JP4323460B2 - 周波数測定回路 - Google Patents

Description

本発明は、入力信号の波数を一定の期間カウントすることにより入力信号の周波数を測定することができる周波数測定回路に関し、特に、従来例よりも高精度に周波数を測定することができる周波数測定回路に関する。本発明の周波数測定回路は、半導体集積回路装置などに搭載される時定数調整回路などに適用される。

発振器やフィルタなどの時定数を有する回路を半導体集積回路に搭載すると、半導体集積回路のプロセス変動や動作条件により、その時定数が変動してしまう場合がある。これらの回路の時定数（例えば、発振周波数や特定周波数等）が、ある特定範囲内に納まるようにするために、時定数調整装置が使用される。

時定数調整装置は、例えば、本願出願人が平成１０年８月６日に特許出願した「フィルタ特性調整方法及び装置」（平成１０年特許願第２２２１９８号）に、フィルタの特性周波数を調整するフィルタ特性調整装置として開示されている。かかる時定数調整装置は、例えば、フィルタに広い周波数帯域の信号が含まれるステップ信号を入力し、フィルタの特性周波数に対応した出力信号を出力させ、その出力信号の周波数を測定し、その得られた周波数が所望の特性周波数になるように制御信号をフィルタに供給する。周波数の測定には、出力信号の所定サイクル間における基準クロックの波数をカウントすることにより行うことが一般的である。

かかる時定数調整装置の調整精度は、その構成要素である周波数測定回路の精度が大きく影響する。上記の如くステップ信号を入力してその出力信号の周波数を測定する場合、出力信号の波形は短時間で減衰してしまうので、短時間で基準クロックの波数をカウントすることが要求される。更に、基準クロックの周波数は、他の回路からの要求により、あまり自由度をもって設定することはできない。

図１１は、従来の周波数測定回路の構成図である。また、図１２は、その動作波形図である。図１１に示した周波数測定回路は、入力信号Ｃinの周波数を測定する回路であり、入力信号Ｃinより周期が短く、既知の周波数を有する基準クロックＣｂを利用して、入力信号Ｃinの周期を測定する。周波数測定回路は、入力信号Ｃinが入力され、その入力信号Ｃinの所定のパルス数（または波数）をカウントし、その間セレクト信号SELを生成するセレクト信号生成回路１と、セレクト信号SELがＨレベルの間、基準クロックＣｂを通過させるセレクタ回路２と、供給される基準クロックＣｂのパルス数（波数）をカウントする基準クロック波数測定回路３とを有する。また、共に波数測定機能を有するセレクト信号生成回路１と基準クロック波数測定回路３とには、リセット信号Rstが供給される。

図１２に示される通り、測定対象である入力信号Ｃinの周期をｔｍ、基準クロックＣｂの周期をｔBとすると、入力信号ＣinのＭ周期の期間において基準クロックＣｂをカウントすることにより、入力信号Ｃinの周期を測定することができ、入力信号Ｃinの周波数ｆmを得ることができる。図１２の動作波形図に示される通り、最初にリセット信号RstがＬレベルになることにより、セレクト信号生成回路１と基準クロック波数測定回路３とがリせットされる。そして、時間ｔ０からｔBまでに対応する入力信号CinのＭ周期の間、セレクト信号SELをＨレベルにし、基準クロック波数測定回路３に基準クロックＣｂを供給する。基準クロック波数測定回路３は、その間の基準クロックＣｂの例えば立ち上がりエッジの数をカウントし、最終的なカウント値を周波数測定結果OUTとして出力する。

通常は、入力信号Cinの位相と基準クロックＣｂの位相とが完全に一致する場合は少ない。従って、入力信号Cinの立ち上がりエッジ（ｔ０）からＭ番目の立ち上がりエッジ（ｔＭ）までの期間において、基準クロックＣｂの立ち上がりエッジ（又は立ち下がりエッジ、又は両エッジ）をカウントすることで、基準クロック波数測定回路３は、精度良く基準クロックＣｂの波数Ｎをカウントすることができる。カウントする期間は、入力信号Cinの立ち上がり又は立ち下がりのいずれかのエッジからエッジまでとすることもできる。
特開平２−２８７１１４号公報

しかしながら、測定開始または終了時刻に両波数測定回路１，３の動作周期を決めている入力信号と基準クロックのエッジが一致した時に、基準クロック波数測定回路３では計測誤差を生じる可能性がある。即ち、図１２に示される通り、波数カウント開始時間ｔ０と波数カウント終了時間ｔＭとで、入力信号Cinと基準クロックＣｂとの位相が一致する場合がないわけではない。かかる最悪ケースでは、基準クロック波数測定回路３内の波数測定回路が、基準クロックＣｂの立ち上がりエッジを、時間ｔ０とｔＭとでミスカウントする場合がある。その可能性は、（１）両時間ｔ０，ｔＭで共に基準クロックＣｂの立ち上がりエッジをカウントしなかった場合と、（２）両時間ｔ０，ｔＭで共に基準クロックＣｂの立ち上がりエッジをカウントした場合とがある。上記（１）の場合、合計カウント数はＮ−１になり、（２）の場合、合計カウント数はＮ＋１になる。尚、両時間ｔ０，ｔＭのいずれか一方で、基準クロックの立ち上がりエッジがカウントされた場合は、通常時のカウント数と同じになるので問題はない。

通常の場合に、入力信号Cinの測定波数Ｍに対して、基準クロック波数測定回路３による基準クロックのカウント波数Ｎの場合、基準クロックの周波数をｆBとすると、入力信号の周波数ｆｍは、
ｆｍ＝（Ｍ／Ｎ）ｆB （１）
になる。

一方、上記の位相が一致した場合に、入力信号の測定波数Ｍに対して、基準クロックのカウント波数Ｎ±１の場合、入力信号の周波数ｆｍは、
ｆｍ＝（Ｍ／（Ｎ±１））ｆB （２）
になる。

従って、計測誤差は、次式の通りになる。

従来例において、測定周波数精度を上げるためには、前記（３）式より、測定波数Mを大きくしてカウント波数Ｎを大きくしたり、または波数測定回路３がカウントする基準クロックＣｂの周波数ｆBを高くしてカウント波数Ｎを大きくすることが考えられる。しかし、測定波数Mを大きくすると測定時間が長くなる。

前述の通り、フィルタにステップ信号を入力してそこから出力される出力波形の周波数を測定する場合、出力信号は短時間で減衰するので、測定時間が長くなるのは好ましくない。また、基準クロックを高くすると、消費電流の増大が考えられ、また、基準クロックは、半導体集積回路を使用する都合上、任意に設定できない場合が多いため、むやみに高く設定する事は出来ない。

そこで、本発明の目的は、測定時間が短くても周波数測定精度を上げることができる周波数測定回路を提供することにある。

また、本発明の別の目的は、基準クロック周波数を高くせずに、周波数測定精度を上げることができる周波数測定回路を提供することにある。

上記の目的を達成するために、本発明の一つの側面は、入力信号の所定波数を有するカウント期間において、基準クロックをカウントする周波数測定ユニットを複数設け、各周波数測定ユニットは、それぞれのカウント期間をずらして基準クロックをカウントすることを特徴とする周波数測定回路である。そして、複数の周波数測定ユニットのカウント数を加算する加算器が設けられる。カウント期間をずらすことにより、一つの周波数測定ユニットにおいて、入力信号と基準クロックとの位相がカウント開始と終了で一致したとしても、他の周波数測定ユニットでも一致する可能性はほとんどない。従って、この加算されたカウント数を利用することで、高い精度の周波数測定が可能になる。しかも、カウント期間をずらしただけで互いに重なり合うようにすることで、トータルの測定期間を長くする必要はない。

上記の目的を達成するために、本発明の第２の側面は、入力信号の周波数を測定する周波数測定回路において、
前記入力信号の所定波数を有する第１のカウント期間において、基準クロックをカウントする第１の周波数測定ユニットと、
前記入力信号の所定波数を有する第２のカウント期間において、基準クロックをカウントする第２の周波数測定ユニットと、
前記第１及び第２の周波数測定ユニットのカウント数を加算する加算器とを有し、
前記第１及び第２のカウント期間が互いにシフトして重なっていることを特徴とする。

上記の第１及び第２の周波数測定ユニットは、必要に応じて３ユニット以上にしても良い。その場合、それぞれのカウント期間も互いにずれていることが好ましい。

上記の目的を達成するために、本発明の第３の側面は、入力信号の周波数を測定する周波数測定回路において、
前記入力信号の所定波数を有するカウント期間において、基準クロックをカウントする周波数測定ユニットを有し、前記周波数測定ユニットは、前記カウント期間の開始時と終了時のカウントの重み付け量を他の時より低くして、前記カウントをすることを特徴とする。

第３の側面の場合は、周波数測定ユニットを複数設けることなく、高精度の周波数測定を可能にする。

以上、本発明によれば、周波数測定装置において、測定時間を長くとることなく測定誤差を少なく（精度向上）することができる。また、本発明によれば、周波数測定装置において、基準クロックの周波数を高くすることになく、周波数測定精度を向上させることができる。

以下、図面を参照して本発明の実施の形態例を説明する。しかしながら、かかる実施の形態例が、本発明の技術的範囲を限定するものではない。

図１は、本実施の形態の原理図である。図１の原理図によれば、周波数測定回路は、複数の周波数測定ユニット１０，２０．．．Ｋ０を有する。周波数測定ユニット１０は、従来例と同様に、入力信号Cinを波数測定機能を有するセレクト信号生成回路１１に入力し、特定波数(=M)の間セレクタ回路１２を通過状態にするセレクト信号SEL1を生成する。そして、基準クロック波数測定回路１３でセレクタ回路１２を通過してきた基準クロックＣｂの波数をカウントする。他の周波数測定ユニットも同じ構成である。但し、各周波数測定ユニットのカウント期間は、それぞれずれていて一部重なっている。従って、各ユニットのカウントの開始と終了時間は、異なっている。

ここで、カウント期間の測定波数をＭとすると、セレクト信号生成回路１１が、入力信号Cinの立ち上り若しくは立ち下がりエッジ、または立ち上りと立ち下がりエッジに同期して、それらエッジ数Ｍをカウントする期間セレクト信号をＨレベルにする。その結果、入力信号の波数Ｍの期間基準クロックCbが基準クロック波数測定回路１３によりカウントされる。この波数測定回路１３は、基準クロックCbの立ち上り若しくは立ち下がりエッジ、または立ち上りと立ち下がりエッジをカウントする。即ち、セレクタ信号生成回路１１は、入力信号Cinの周期ｔｍに同期して動作し、基準クロック波数測定回路１３は、基準クロックCbの周期ｔBに同期して動作する。その場合、各周波数ユニット１０，２０，Ｋ０で測定される周波数ｆｍは、基準クロックCbの周波数をｆBとすると、
ｆｍ＝（Ｍ／Ｎ）ｆB （４）
になる。

本実施の形態では、周波数測定ユニットを複数設け、それぞれの測定開始時刻を、入力信号Ｃinの１周期ｔｍ(または複数周期）分ずらす構成をとる。ここで、セレクト信号生成回路１１と基準クロック波数測定回路１３の動作周期（ｔｍ、ｔB）が割り切れない関係にある場合、第１の周波数測定ユニット１０における入力信号Cin（周波数ｆｍ）と基準クロックCb（周波数ｆB）との位相関係と、第２の周波数測定ユニット２０における入力信号Cin（周波数ｆｍ）と基準クロックCb（周波数ｆB）との位相関係とは、互いにずれることになる。従って、もし第１の周波数測定ユニット１０で、測定開始または終了時刻に入力信号Cinと基準クロックCbのエッジタイミングが一致した場合、第２の周波数測定ユニット２０では、そのエッジタイミングは一致しない事になる。

従って、複数(=K)存在する全ての周波数測定ユニットにおいて、入力信号Cin（周波数ｆｍ）と基準クロックCb（周波数ｆB）との位相関係が異なっていた場合、あるユニットでは位相が一致しても、他のＫ−１個のユニットでは位相が不一致となる。即ち、Ｋ−１個のユニットでは、基準クロックのカウントミスは発生しない。図１に示される通り、各ユニットのカウント数が演算器１４で加算され、その合計カウント数に従って入力信号の周波数が測定される。
上記の場合の周波数測定誤差は、

即ち、上記式（３）と（５）とを比較すると、本実施の形態は、従来方式に対して、周波数測定誤差が(N+1)/(KN+1)倍に減少することが理解される。

図２は、第１の実施の形態例における周波数測定回路の構成図である。図３は、その動作波形図である。この例は、図１の原理図において、周波数測定ユニットの数をＫ＝２にした例である。そして、カウント期間の波数をＭ、セレクト信号生成回路１１，２１及び基準クロック波数測定回路１３，２３は共に、入力の立ち上がりエッジに同期して動作する。即ち、セレクト信号は、入力信号Cinの立ち上がりエッジからＭ番目の立ち上がりエッジまでの期間にＨレベルにされる。また、基準クロックCbの立ち上がりエッジの数が、波数としてカウントされる。

図３に示される通り、この実施の形態例では、入力信号Cinと基準クロックCbの周期ｔｍ、ｔBとの関係が、ｔｍ：ｔB＝３．５：１である。従って、図３の時間ｔ０，ｔ２，ｔ４．．．（偶数波形の時）で入力信号Cinと基準クロックCbの位相（立ち上がりエッジ、０°）が一致する。但し、時間ｔ１，ｔ３，ｔ５．．．（奇数波形の時）では入力信号Cinと基準クロックCbの位相は一致しない。

第１のリセット信号Rst1は、第１の周波数測定ユニット１０のセレクト信号生成回路１１と基準クロック波数測定回路１３とに与えられる。また、第１のリセット信号Rst1は、更に、第２の周波数測定ユニット２０の基準クロック波数測定回路２３に与えられても良い。このリセット信号Rst1に応答して、セレクト信号生成回路１１は、次の入力信号Cinの立ち上がりエッジ（ｔ０）からＭ個の立ち上がりエッジをカウントし、時間ｔＭまでの間、Ｈレベルのセレクト信号SEL1を生成する。セレクト信号SEL1に応答して、セレクト回路１２は、基準クロックCbの通過を許可し、基準クロック波数測定回路１３に基準クロックCbを供給する。

第１のリセット信号Rst1に応答して、カウント数がリセットされていた基準クロック波数測定回路１３は、基準クロックCbの立ち上がりエッジの数（波数）をカウントする。

一方、セレクト信号生成回路１１は、第１のリセット信号Rst1に応答して、入力信号Cinの次の立ち上がりエッジ（ｔ０）に同期して、第２のリセット信号Rst2を生成する。この第２のリセット信号Rst2に応答して、次の入力信号Cinの立ち上がりエッジ（ｔ１）からＭ個の立ち上がりエッジをカウントして、時間ｔM+1までの期間、Ｈレベルのセレクト信号SEL2を生成する。このセレクト信号SEL2に応答して、第２の周波数測定ユニット内の基準クロック波数測定回路２３が、基準クロックCbの立ち上がりエッジをカウントする。

そして、両ユニット１０，２０のカウント数が、加算器１４によって加算され、加算されたカウント数が周波数測定結果OUTとして出力される。このカウント数を２Ｍで除して、逆数をとることにより、入力信号Cinの周波数を求めることができる。

さて、第１の周波数測定ユニット１０では、カウント期間の開始ｔ０と終了ｔＭとで入力信号Cin及び基準クロックCbの位相が一致し、両立ち上がりエッジのタイミングが一致している。従って、基準クロックの波数測定の開始点と終了点でカウント誤差を生じる可能性がある。つまり、入力信号のＭ周期の間に、カウント数がＮになる場合と、Ｎ±１になる場合とがある。

ところが、第２の周波数測定ユニット２０では、カウント期間が第１のユニットのカウント期間から入力信号の１周期分ずれている。従って、入力信号と基準クロックの周期または周波数が割り切れない関係にある場合は、第２のユニット２０のカウント期間の最初ｔ１と終了ｔM+1とでは、入力信号と基準クロックの立ち上がりエッジが一致することはない。従って、第２の周波数測定ユニット２０では、カウント誤差が生じる可能性はなく、入力信号のＭ周期の期間における基準クロックの波数のカウント数は、Ｎになる。

第１及び第２の周波数測定ユニットが求めたカウント数を加算した合計カウント数は、図３に示される通り、２Ｎ、２Ｎ−１、又は２Ｎ＋１のいずれかである。従って、正しいカウント数２Ｎに対して、誤ったカウント数２Ｎ±１になる場合が存在することから、周波数測定誤差Δｆは、

となる。即ち、従来例に比較して、周波数測定誤差は、(N+1)/(2N+1)倍になることが理解される。

上記の実施の形態例において、式（５）（６）から明らかな通り、周波数測定ユニットの数を増やすことにより、式（５）のＫを大きくすることができ、周波数測定誤差を小さくすることができる。但し、単に周波数測定ユニットの数を増やすだけでは、集積回路規模の増大を招くだけであり好ましくない。そこで、最小の周波数測定誤差を得ることができる最小規模の周波数測定回路について説明する。

図４は、入力信号と基準クロックの周期が７：３の場合の例を示す動作波形図である。入力信号Cinと基準クロックCbの周期が、ｔｍ：ｔB＝７：３の場合は、図４に示される通り、時間ｔ０で両クロックの立ち上がりエッジが一致するとすると、入力信号の３周期後の時間ｔ３で再度立ち上がりエッジが一致することになる。そして、時間ｔ３以降は、この入力信号の３周期の関係が単に繰り返される。

このような場合は、カウント期間は、例えば時間ｔ０からｔ３までのＴ１と、それから１周期遅れた時間ｔ１からｔ４までのＴ２と、そして、更に１周期遅れた時間ｔ２からのＴ３とに設定することで、最小の誤差を実現することができる。即ち、カウント期間Ｔ１ではカウント誤差が生じる可能性があっても、カウント期間Ｔ２，Ｔ３ではカウント誤差が生じない。そして、時間ｔ３から始まるカウント期間Ｔ４は、再度カウント誤差が生じる可能性がある。

従って、カウント期間Ｔ１とＴ２の２つの周波数測定ユニットを設けるよりも、カウント期間Ｔ１，Ｔ２，Ｔ３の３つの周波数測定ユニットを設けたほうが、上記式（４）のＫの値から、より小さい測定誤差になることが理解される。但し、カウント期間Ｔ４を有する周波数測定ユニットを追加すると、２つのユニットでカウント誤差が生じる可能性があることになり、２つの周波数測定ユニットを有する場合と同じ測定誤差になる。

即ち、図４のｔｍ：ｔB＝７：３の場合は、少なくとも３つの周波数測定ユニットを設けることにより、測定誤差を最小にすることができる。別の言い方をすると、３Ｎ個（Ｎは正の整数）の周波数測定ユニットを有する場合は、この最小の測定誤差を維持することができる。但し、６ユニット、９ユニットと測定ユニットを増やすと、回路規模の増大と共に消費電力の増大を招くだけであり、好ましくない。

そこで、入力信号の周期ｔｍと基準クロックの周期ｔBに対して、周波数測定ユニットが、少なくともｔｍとｔBの最小公倍数をｔｍで除した数だけ設けられることが、最小の測定誤差または最大の測定精度にする要件である。または、ｔｍとｔBの最小公倍数をｔｍで除した数の整数倍のユニット数にしても、最小誤差を維持することができる。

従って、本実施の形態例の周波数測定回路が対象とする入力信号と基準クロックの周期に従って、上記の最小誤差が実現できる周波数測定ユニット数にすることが好ましい。

図５は、入力信号と基準クロックの周期が３：１の場合の例を示す動作波形図である。入力信号Cinと基準クロックCbの周期が、ｔｍ：ｔB＝３：１の場合は、周期が割り切れる関係になるので、図５に示される通り、時間ｔ０で両クロックの立ち上がりエッジが一致するとすると、入力信号の立ち上がりエッジ毎に基準クロックの立ち上がりエッジと一致することになる。従って、カウント期間を時間ｔ０からｔ１までと、時間ｔ１からｔ２までとにずらしても、いずれの測定ユニットでもカウント誤差が発生する可能性がある。

従って、図５のような例の場合は、入力信号Cinの立ち上がりエッジと立ち下がりエッジの両方を利用して、セレクト信号を生成する。即ち、第１の測定ユニット内のセレクト信号生成回路は、時間ｔ０からｔ１までの第１のカウント期間Ｔ１でＨレベルになるセレクト信号を生成する。また、第２の測定ユニット内のセレクト信号生成回路は、時間ｔ0.5からｔ1.5までの第２のカウント期間Ｔ２でＨレベルになるセレクト信号を生成する。即ち、入力信号Ｃinの周期を、ｔｍ／２に設定することにより、その再設定した周期ｔｍ／２と基準クロックCbの周期ｔBとは、ｔｍ：ｔB＝1.5：１と割り切れる関係にならないので、時間ｔ0.5では、基準クロックの立ち上がりエッジが一致することはない。

このように、図５のような入力信号と基準クロックとの関係にある場合は、入力信号の両方のエッジを利用することにより、両クロックの周期を割り切れない関係にして、複数のカウント周期を利用した誤差精度が小さい周波数測定回路を実現することができる。

尚、図４の場合に、基準クロックCbの立ち上がりエッジと立ち下がりエッジの両方を、基準クロック波数測定回路１３，２３がカウントすることも可能である。その理由は、図３の場合と異なり、時間ｔ１、ｔ２で、基準クロックの立ち下がりエッジが入力信号の立ち上がりエッジに一致していないからである。基準クロックの両エッジをカウントする場合は、同じカウント期間において、カウント数を２倍にすることができ、誤差をより小さくすることができる。

入力信号や基準クロックの両エッジを利用する場合は、上記の定義した周期ｔｍ、ｔBは、半周期に置き換えられる。従って、図５の場合は、入力信号の半周期ｔｍと基準クロックの周期ｔBとの関係から、最小精度になる場合の測定ユニットの数が特定される。

図６は、第２の実施の形態例における周波数測定回路の構成図である。第２の実施の形態例では、第１の実施の形態例のように複数の周波数測定ユニットを設けるのではなく、単一の周波数測定ユニットを有する。そして、カウント期間の開始時と終了時のカウントの重み付け量を他の時より低くしてカウントをすることにより、実質的に複数のずれたカウント期間で基準クロックの波数をカウントする場合と同じ結果を得ることができる。

図６に示された周波数測定回路では、入力信号Cinが供給され、その波数を測定する入力信号波数測定回路１６が設けられる。この入力信号波数測定回路１６は、リセット信号Rstに応答して、入力信号Cinの波数をカウントし、そのカウント値を波数測定結果信号Ｓ１６として出力する。セレクト信号生成器１７は、その波数測定結果信号Ｓ１６に応答して、カウント１から所定のカウント（例えばＭ＋１）までの間、セレクト信号SELをＨレベルにする。セレクト回路１２は、セレクト信号SELがＨレベルの間、基準クロックＣｂを通過させ、重み付け波数測定回路１５にその基準クロックを供給する。

重み付け波数測定回路１５は、波数測定結果信号Ｓ１６に応じた重み付け量で、基準クロックＣｂの波数をカウントする。その重み付け量は、カウント開始時とカウント終了時の重み付け量が、それ以外の時の重み付け量より小さく設定される。

図７は、第２の実施の形態例における周波数測定回路の動作波形図である。この例も、入力信号Ｃinの立ち上がりエッジのうち、時間ｔ０，ｔ２，ｔ４．．．において、基準クロックCbの立ち上がりエッジが一致する例である。そして、カウント期間は、時間ｔ０から時間ｔM+1のＭ＋１周期の期間である。

上記した通り、入力信号波数測定回路１６は、リセット信号Rstに応答して、入力信号Cinの波数のカウントを開始する。従って、時間ｔ０でカウント値Ｓ１６は「１」に、時間ｔ１でカウント値Ｓ１６は「２」にというように、カウント値Ｓ１６が増大する。時間ｔ０からセレクタ信号SELがＨレベルになるので、基準クロックＣｂが時間ｔ０から重み付け波数測定回路１５に供給開始される。

重み付け波数測定回路１５は、波数測定結果信号（カウント値）Ｓ１６に基づいて、カウントする重み付け量を変更する。図７に示される通り、時間ｔ０の周期では、重み付け量を１にしてカウントし、時間ｔ１の周期から時間ｔＭの周期までは、重み付け量を２にしてカウントし、更に、時間ｔM+1の周期では、再度重み付け量を１にしてカウントする。その結果、重み付け波数測定回路１５は、時間ｔ０からｔＭまでのカウント期間に基準クロックの波数をカウントした値と、時間ｔ１からｔM+1までのカウント期間に基準クロックの波数をカウントした値とを合計した値をカウントするになる。即ち、図２に示した第１の実施の形態例と同じカウント結果になる。

図８は、重み付け波数測定回路の構成図である。図８の重み付け波数測定回路１５は、加算器１００と、その出力を基準クロックＣｂに同期して保持するカウントレジスタ１０２と、加算器１００の一方の入力に重み付け量Ｓ１０４を供給する重み付け量発生回路１０４とを有する。カウントレジスタ１０２の出力OUTは、加算器１００の他方の入力に供給される。重み付け量発生回路１０４は、供給される波数測定結果信号Ｓ１６に従って、重み付け量Ｓ１０４を生成する。重み付け量は、図７で説明した通り、例えばカウント期間の開始時に最小値の１にし、その後波数測定結果Ｓ１６が２〜Ｍの間は２にし、カウント期間の最後の周期で最小値の１にする。或いは、１，２，３，３．．．．３，２，１になるようにするこもできる。この場合は、図１においてＫ＝３にした場合と同じになる。

図８の重み付け波数測定回路は、基準クロックＣｂに同期して、加算器１００が重み付け量Ｓ１０４をカウントレジスタ１０２内のカウント値に加算する。その加算した値が、カウントレジスタ１０２に保持される。

図７に示される通り、第２の実施の形態例では、時間ｔ０，ｔＭにおいて、入力信号と基準クロックとの立ち上がりエッジが一致する場合でも、時間ｔ０でカウントミスが生じてカウント誤差が−１になる可能性があり、また、時間ｔＭにおいて重み付け量が２か１になり、カウント誤差が＋１になる可能性があるので、カウント値は、２Ｎ、２Ｎ−１、または２Ｎ＋１のいずれかになる。従って、誤差精度は、上記式（６）と同じになる。

さて、第１の実施の形態例で、周波数測定ユニットを、入力信号と基準クロックの周期の最小公倍数を入力信号の周期で除した数にすることにより、最小の誤差にすることができることを説明した。第２の実施の形態例では、重み付け量の設定を変えることで、実質的に図１の周波数測定ユニットの数を変更設定することができる。例えば、外部からの設定信号Ｓ１０５により、重み付け量を
（１）１，２，２．．．２，１にすると、Ｋ＝２
（２）１，２，３，３．．．．３，２，１にすると、Ｋ＝３
（３）１，２，３．．．Ｌ，Ｌ．．．Ｌ．．．３，２，１にすると、Ｋ＝Ｌ
の周波数測定ユニットを設けた場合と同じ測定結果を得ることができる。従って、かかる重み付け量の設定を外部から行うことができるようにすると、汎用の周波数測定回路を実現することができる。

従って、入力信号の周期ｔｍと基準クロックの周期ｔBに対して、最大の精度を得るための重み付け量は、少なくともｔｍとｔBの最小公倍数をｔｍで除した数の種類だけ有する必要がある。即ち、上記のＬの値をｔｍとｔBの最小公倍数をｔｍで除した数に設定すれば良い。

上記の重み付け量は、必ずしも正数である必要はない。負数であってもよく、その場合は、その絶対数がカウント開始時と終了時に最小値になり、徐々に増加または減少すれば良い。

図９は、周波数測定回路の応用例であるフィルタ特性調整回路の構成図である。図１０は、その動作波形図である。この例では、半導体集積回路で構成されたフィルタ装置１１０の特性周波数を測定して、その周波数を調整可能にする。調整工程では、ステップ信号生成装置１１２が、図１０に示したステップ信号を発生し、セレクタ回路１１３を介してフィルタ装置１１０に供給する。ステップ信号には広い周波数帯の信号が含まれる。従って、フィルタ装置１１０の特性周波数に対応した周波数の信号がフィルタ装置の出力信号として出力される。フィルタ装置１１０がバンドパスフィルタの場合は、特性周波数はその通過帯域の中心周波数である。フィルタ装置１１０を通過した応答波形は、図１０に示される通り、短時間で減衰する信号である。

応答波形周期測定装置１１４は、本実施の形態例の周波数測定装置に対応する。応答波形周波数測定装置１１４内には、応答波形と測定基準レベルとを比較して、図１０に示したパルス信号を生成するコンパレータ機能を有する。このパルス信号が、本実施の形態例の周波数測定装置の入力信号として供給される。そして、短い期間において、基準クロックをカウントすることにより、このパルス信号の周波数（周期）が測定される。

応答波形周期測定装置１１４は、測定結果を制御装置１１５に与え、制御装置１１５は、測定結果に応じて、特性周波数制御信号をフィルタ装置１１０に供給して、その特性周波数の調整を行う。調整が終了すると、プロセスのバラツキや動作環境に伴う特性周波数のバラツキが除去される。その後は、セレクタ装置１１３が入力信号側に切り替えて、携帯電話の受信信号などをフィルタ装置１１０に供給し、フィルタ装置１１０の出力信号を取得する。上記の応用例はあくまでも一例である。

以上の実施の形態例に従って、本実施の形態をまとめると次の通りになる。

１．入力信号の周波数を測定する周波数測定回路において、
前記入力信号の所定波数を有する第１のカウント期間において、基準クロックをカウントする第１の周波数測定ユニットと、
前記入力信号の所定波数を有する第２のカウント期間において、基準クロックをカウントする第２の周波数測定ユニットと、
前記第１及び第２の周波数測定ユニットのカウント数を加算する加算器とを有し、
前記第１及び第２のカウント期間が互いにシフトして重なっていることを特徴とする周波数測定回路。

２．上記１において、前記第１及び第２の周波数測定ユニットは、前記入力信号の所定波数をカウントして前記カウント期間においてセレクト信号を生成するセレクト信号生成回路と、前記セレクト信号に応答して前記基準クロックの供給を許可するセレクト回路と、前記セレクト回路から供給される基準クロックをカウントする基準クロック波数測定回路とを有することを特徴とする周波数測定回路。

３．上記１において、前記入力信号の周期ｔｍと前記基準クロックの周期ｔBに対して、前記周波数測定ユニットは、少なくともｔｍとｔBの最小公倍数をｔｍで除した数だけ設けられることを特徴とする周波数測定回路。

４．上記１または３において、前記入力信号がクロック信号であって、前記カウント期間は、当該入力クロック信号の立ち上がりエッジまたは立ち下がりエッジから開始し、終了することを特徴とする周波数測定回路。

５．上記４において、前記入力信号の所定波数は、前記入力クロック信号の立ち上がりエッジ数、立ち下がりエッジ数、又は両エッジ数のいずれかであることを特徴とする周波数測定回路。

６．入力信号の周波数を測定する周波数測定回路において、
前記入力信号の所定波数を有するカウント期間において、基準クロックをカウントする周波数測定ユニットを有し、前記周波数測定ユニットは、前記カウント期間の開始時と終了時のカウントの重み付け量を他の時より低くして、前記カウントをすることを特徴とする周波数測定回路。

７．上記６において、前記重み付け量は、前記カウント期間の開始時と終了時で最小値、前記開始時から経過するに従い増加し、前記終了時に近づくに従い減少する量であることを特徴とする周波数測定回路。

８．上記６において、前記重み付け量は、正数または負数であり、当該重み付け量の絶対値が、前記カウント期間の開始時と終了時で最小値、前記開始時から経過するに従い増加し、前記終了時に近づくに従い減少することを特徴とする周波数測定回路。

９．上記６において、前記周波数測定ユニットは、前記入力信号の所定波数をカウントして前記カウント期間においてセレクト信号を生成するセレクト信号生成回路と、前記セレクト信号に応答して前記基準クロックの供給を許可するセレクト回路と、前記セレクト回路から供給される基準クロックを、前記重み付け量に従ってカウントする基準クロック波数測定回路とを有することを特徴とする周波数測定回路。

１０．上記６乃至９のいずれかにおいて、前記入力信号の周期ｔｍと前記基準クロックの周期ｔBに対して、前記重み付け量は、少なくともｔｍとｔBの最小公倍数をｔｍで除した数だけ有することを特徴とする周波数測定回路。

１１．上記６乃至１０のいずれかにおいて、前記入力信号がクロック信号であって、前記カウント期間は、当該入力クロック信号の立ち上がりエッジまたは立ち下がりエッジから開始し、終了することを特徴とする周波数測定回路。

１２．上記１１において、前記入力信号の所定波数は、前記入力クロック信号の立ち上がりエッジ数、立ち下がりエッジ数、又は両エッジ数のいずれかであることを特徴とする周波数測定回路。

以上、本発明の保護範囲は、上記の実施の形態例に限定されるものではなく、特許請求の範囲に記載された発明とその均等物にまで及ぶものである。

実施の形態の原理図である。 第１の実施の形態例における周波数測定回路の構成図である。 第１の実施の形態例における周波数測定回路の動作波形図である。 入力信号と基準クロックの周期が７：３の場合の例を示す動作波形図である。 入力信号と基準クロックの周期が３：１の場合の例を示す動作波形図である。 第２の実施の形態例における周波数測定回路の構成図である。 第２の実施の形態例における周波数測定回路の動作波形図である。 重み付け波数測定回路の構成図である。 周波数測定回路の応用例であるフィルタ特性調整回路の構成図である。 図９のフィルタ特性調整回路の動作波形図である。 従来の周波数測定回路の構成図である。 従来の周波数測定回路の動作波形図である。

符号の説明

１０、２０、Ｋ０ 周波数測定ユニット
１４ 加算器
１２、２２ セレクト回路
Ｃｂ 基準クロック
Ｃin 入力信号
ｆB 基準クロック周波数
ｆm 入力信号周波数
ｔｂ 基準クロック周期
ｔｍ 入力信号周波数

Claims (10)

1. 入力信号の測定波数の期間における、前記入力信号より周波数が高い基準クロックのカウント数に基づいて、前記入力信号の周波数を測定する周波数測定回路において、
   前記入力信号の前記測定波数より多い所定波数を有するカウント期間において、前記基準クロックをカウントする周波数測定ユニットを有し、
   前記周波数測定ユニットは、前記カウント期間の開始時と終了時のカウントの重み付け量を他の時より低くして、前記カウントを行い、
   前記周波数測定ユニットは、当該重み付けされた総カウント数と、前記カウント期間内の前記重み付けに対応した前記入力信号の波数とに基づいて、前記入力信号の測定波数の期間内の前記基準クロックのカウント数に対応する前記入力信号の周波数を演算することを特徴とする周波数測定回路。
2. 請求項１において、前記重み付け量は、前記カウント期間の開始時と終了時で最小値、前記開始時から経過するに従い増加し、前記終了時に近づくに従い減少する量であることを特徴とする周波数測定回路。
3. 請求項１において、前記重み付け量は、正数または負数であり、
   当該重み付け量の絶対値が、前記カウント期間の開始時と終了時で最小値、前記開始時から経過するに従い増加し、
   前記終了時に近づくに従い減少することを特徴とする周波数測定回路。
4. 請求項１において、前記周波数測定ユニットは、前記入力信号の所定波数をカウントして前記カウント期間においてセレクト信号を生成するセレクト信号生成回路と、
   前記セレクト信号に応答して前記基準クロックの供給を許可するセレクト回路と、
   前記セレクト回路から供給される基準クロックを、前記重み付け量に従ってカウントする基準クロック波数測定回路とを有することを特徴とする周波数測定回路。
5. 請求項１において、前記重み付け量は、前記カウント期間開始時から経過するに従い、 少なくとも前記入力信号の周期ｔｍと前記基準クロックの周期ｔBの最小公倍数をｔｍで除した商に達するまで入力信号の１周期ごとに１ずつ増加し、
   前記商を入力信号の１または２以上の周期維持し、
   前記カウント期間の終了時に近づくに従い入力信号の１周期ごとに１ずつ減少することを特徴とする周波数測定回路。
6. 請求項１において、前記入力信号がクロック信号であって、前記カウント期間は、当該入力クロック信号の立ち上がりエッジまたは立ち下がりエッジから開始し、終了することを特徴とする周波数測定回路。
7. 請求項６において、前記入力信号の所定波数は、前記入力クロック信号の立ち上がりエッジ数、立ち下がりエッジ数、又は両エッジ数のいずれかであることを特徴とする周波数測定回路。
8. 請求項１において、前記入力信号の測定波数がMの場合、前記測定波数より多い所定波数がM+K−１であり、前記重み付けされた総カウント数がKN±１であり、前記カウント期間内の前記重み付けに対応した前記入力信号の波数がKMであることを特徴とする周波数測定回路。
9. 入力信号の測定波数の期間における、前記入力信号より周波数が高い基準クロックのカウント数に基づいて、前記入力入力信号の周波数を測定する周波数測定回路であって、
   前記入力信号の前記測定波数より多い所定波数を有するカウント期間において、前記入力信号の波数をカウントする入力信号波数測定ユニットと、
   前記カウント期間において、前記波数に対応する重み付け量で前記基準クロックをカウントする重み付け波数測定回路とを有し、
   前記重み付け波数測定回路は、前記カウント期間の開始時と終了時のカウントの重み付け量を他の時より低くしてカウントをし、
   前記重み付け波数測定回路は、当該重み付けされた総カウント数と、前記カウント期間内の前記重み付けに対応した前記入力信号の波数とに基づいて、前記入力信号の測定波数の期間内の前記基準クロックのカウント数に対応する前記入力信号の周波数を演算することを特徴とする周波数測定回路。
10. 請求項９において、前記入力信号の測定波数がMの場合、前記測定波数より多い所定波数がM+K−１であり、前記重み付けされた総カウント数がKN±１であり、前記カウント期間内の前記重み付けに対応した前記入力信号の波数がKMであることを特徴とする周波数測定回路。

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