JP2002124871A - 半導体装置および動作方法 - Google Patents
半導体装置および動作方法Info
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Abstract
(57)【要約】
【課題】 位相ジッタを適切に抑制できるＰＬＬ機能を
持つ半導体装置およびその動作方法を得る。 【解決手段】 第１のＰＬＬ機能部ＰＬＬ（１）：１、
第１のＰＬＬ機能部ＰＬＬ（１）：１に直列接続された
第２のＰＬＬ機能部ＰＬＬ（２）：２を備え、第１のＰ
ＬＬ機能部ＰＬＬ（１）：１における位相ジッタを判定
し、その判定結果に応じて第１のＰＬＬ機能部ＰＬＬ
（１）：１における逓倍設定を行うとともに、第２のＰ
ＬＬ機能部ＰＬＬ（２）：１における逓倍設定を行うジ
ッタ判定回路３を設けた。
持つ半導体装置およびその動作方法を得る。 【解決手段】 第１のＰＬＬ機能部ＰＬＬ（１）：１、
第１のＰＬＬ機能部ＰＬＬ（１）：１に直列接続された
第２のＰＬＬ機能部ＰＬＬ（２）：２を備え、第１のＰ
ＬＬ機能部ＰＬＬ（１）：１における位相ジッタを判定
し、その判定結果に応じて第１のＰＬＬ機能部ＰＬＬ
（１）：１における逓倍設定を行うとともに、第２のＰ
ＬＬ機能部ＰＬＬ（２）：１における逓倍設定を行うジ
ッタ判定回路３を設けた。
Description
【０００１】
【発明の属する技術分野】この発明は、半導体装置、特
に、入力周波数が低く、入出力条件が複数あるＰＬＬ機
能を有する半導体装置、および、その動作方法に関する
ものである。
に、入力周波数が低く、入出力条件が複数あるＰＬＬ機
能を有する半導体装置、および、その動作方法に関する
ものである。
【０００２】
【従来の技術】ＰＬＬ（Ｐｈａｓｅ Ｌｏｃｋｄ Ｌｏ
ｏｐ）は、入力クロック信号の位相に同期したクロック
信号を出力する回路である。図６は従来技術におけるＰ
ＬＬ回路の構成を示すものである。ＰＬＬ機能部１０の
入力端子ＣＬＫＲＥＦには入力クロック信号として基準
クロック信号が入力され、出力端子ＣＬＫＯＵＴは入力
端子ＣＬＫＲＥＦへの入力信号の位相に同期したＮ逓倍
のクロック信号を出力する。
ｏｐ）は、入力クロック信号の位相に同期したクロック
信号を出力する回路である。図６は従来技術におけるＰ
ＬＬ回路の構成を示すものである。ＰＬＬ機能部１０の
入力端子ＣＬＫＲＥＦには入力クロック信号として基準
クロック信号が入力され、出力端子ＣＬＫＯＵＴは入力
端子ＣＬＫＲＥＦへの入力信号の位相に同期したＮ逓倍
のクロック信号を出力する。
【０００３】ＰＬＬ回路が以下のような仕様の場合、位
相ジッタを小さくすることは困難である。 （ａ）入力クロック信号の周波数が低い（１００ｋＨｚ
以下）。 （ｂ）ＰＬＬ回路の入出力条件が複数ある。 ここで、位相ジッタとはＰＬＬ回路の入力クロック信号
位相に対するＰＬＬ回路の出力クロック信号位相の揺ら
ぎである。図７に位相ジッタの発生状況を示す。図７
（ａ）は、入力端子ＣＬＫＲＥＦに入力される基準クロ
ック信号と入力端子ＣＬＫに入力される入力クロック信
号との対比を示す波形図、図７（ｂ）は、その部分拡大
図である。
相ジッタを小さくすることは困難である。 （ａ）入力クロック信号の周波数が低い（１００ｋＨｚ
以下）。 （ｂ）ＰＬＬ回路の入出力条件が複数ある。 ここで、位相ジッタとはＰＬＬ回路の入力クロック信号
位相に対するＰＬＬ回路の出力クロック信号位相の揺ら
ぎである。図７に位相ジッタの発生状況を示す。図７
（ａ）は、入力端子ＣＬＫＲＥＦに入力される基準クロ
ック信号と入力端子ＣＬＫに入力される入力クロック信
号との対比を示す波形図、図７（ｂ）は、その部分拡大
図である。
【０００４】ＰＬＬ回路は入力クロック信号と出力クロ
ック信号の位相差で制御するフィードバック制御回路で
ある。よって、位相ジッタは入力クロックと出力クロッ
クを位相比較する前の位相ジッタが１番悪く、また入力
周波数が低いほど位相ジッタ特性は悪くなる。そして、
ＰＬＬ回路の入出力条件が複数あると１段のＰＬＬでは
すべての条件で位相ジッタを小さくすることは困難であ
る。
ック信号の位相差で制御するフィードバック制御回路で
ある。よって、位相ジッタは入力クロックと出力クロッ
クを位相比較する前の位相ジッタが１番悪く、また入力
周波数が低いほど位相ジッタ特性は悪くなる。そして、
ＰＬＬ回路の入出力条件が複数あると１段のＰＬＬでは
すべての条件で位相ジッタを小さくすることは困難であ
る。
【０００５】ＰＬＬを２段構成とする先行技術として
は、特開平９−２８４１２６号公報があるが、この先行
技術では、外部入力により１段目と２段目のＰＬＬの発
振比率を決めるものであって、構成が煩雑であるばかり
でなく、半導体装置内部で適切に位相ジッタを抑制する
ことはできないものである。
は、特開平９−２８４１２６号公報があるが、この先行
技術では、外部入力により１段目と２段目のＰＬＬの発
振比率を決めるものであって、構成が煩雑であるばかり
でなく、半導体装置内部で適切に位相ジッタを抑制する
ことはできないものである。
【０００６】
【発明が解決しようとする課題】この発明は、位相ジッ
タを適切に抑制することができるＰＬＬ機能を持つ半導
体装置およびその動作方法を得ようとするものである。
タを適切に抑制することができるＰＬＬ機能を持つ半導
体装置およびその動作方法を得ようとするものである。
【０００７】
【課題を解決するための手段】第１の発明に係る半導体
装置では、第１のＰＬＬ機能部、前記第１のＰＬＬ機能
部に直列接続された第２のＰＬＬ機能部を備え、前記第
１のＰＬＬ機能部における位相ジッタを判定し、その判
定結果に応じて前記第１のＰＬＬ機能部における逓倍設
定を行うジッタ判定回路を設けたものである。
装置では、第１のＰＬＬ機能部、前記第１のＰＬＬ機能
部に直列接続された第２のＰＬＬ機能部を備え、前記第
１のＰＬＬ機能部における位相ジッタを判定し、その判
定結果に応じて前記第１のＰＬＬ機能部における逓倍設
定を行うジッタ判定回路を設けたものである。
【０００８】第２の発明に係る半導体装置では、第１の
ＰＬＬ機能部、前記第１のＰＬＬ機能部に直列接続され
た第２のＰＬＬ機能部を備え、前記第１のＰＬＬ機能部
における位相ジッタを判定し、その判定結果に応じて前
記第１のＰＬＬ機能部における逓倍設定を行うととも
に、前記第２のＰＬＬ機能部における逓倍設定を行うジ
ッタ判定回路を設けたものである。
ＰＬＬ機能部、前記第１のＰＬＬ機能部に直列接続され
た第２のＰＬＬ機能部を備え、前記第１のＰＬＬ機能部
における位相ジッタを判定し、その判定結果に応じて前
記第１のＰＬＬ機能部における逓倍設定を行うととも
に、前記第２のＰＬＬ機能部における逓倍設定を行うジ
ッタ判定回路を設けたものである。
【０００９】第３の発明に係る半導体装置では、基準信
号と第１のＰＬＬ機能部の出力信号との位相差を導出す
る位相差比較回路、前記位相差比較回路により導出され
た位相差について所定期間における最小値と最大値との
差を位相ジッタとして出力するジッタ計算回路、前記ジ
ッタ計算回路の出力と判定値とを比較し、その比較結果
に応じて逓倍設定を行う判定値比較回路を有するジッタ
判定回路を設けたものである。
号と第１のＰＬＬ機能部の出力信号との位相差を導出す
る位相差比較回路、前記位相差比較回路により導出され
た位相差について所定期間における最小値と最大値との
差を位相ジッタとして出力するジッタ計算回路、前記ジ
ッタ計算回路の出力と判定値とを比較し、その比較結果
に応じて逓倍設定を行う判定値比較回路を有するジッタ
判定回路を設けたものである。
【００１０】第４の発明に係る半導体装置では、それぞ
れ一方の入力端子にバッファを介して基準信号を入力さ
れて、互いに異なる位相の基準信号を受けるとともに、
他方の入力端子に前記第１のＰＬＬ機能部の出力信号を
受ける複数のＤＦＦを有する位相差比較回路を設けたも
のである。
れ一方の入力端子にバッファを介して基準信号を入力さ
れて、互いに異なる位相の基準信号を受けるとともに、
他方の入力端子に前記第１のＰＬＬ機能部の出力信号を
受ける複数のＤＦＦを有する位相差比較回路を設けたも
のである。
【００１１】第５の発明に係る半導体装置では、それぞ
れ一方の入力端子に異なる数のバッファを介して基準信
号を入力されて、互いに異なる位相の基準信号を受ける
とともに、他方の入力端子に前記第１のＰＬＬ機能部の
出力信号を受ける複数のＤＦＦを有する位相差比較回路
を設け、前記ＤＦＦのＱ端子から前記位相差比較回路の
出力として位相差を導出するようにしたものである。
れ一方の入力端子に異なる数のバッファを介して基準信
号を入力されて、互いに異なる位相の基準信号を受ける
とともに、他方の入力端子に前記第１のＰＬＬ機能部の
出力信号を受ける複数のＤＦＦを有する位相差比較回路
を設け、前記ＤＦＦのＱ端子から前記位相差比較回路の
出力として位相差を導出するようにしたものである。
【００１２】第６の発明に係る半導体装置では、それぞ
れ一方の入力端子にインバータを介して基準信号を入力
されて、互いに異なる位相の基準信号を受けるととも
に、他方の入力端子に前記第１のＰＬＬ機能部の出力信
号を受ける複数のＤＦＦを有する位相差比較回路を設け
たものである。
れ一方の入力端子にインバータを介して基準信号を入力
されて、互いに異なる位相の基準信号を受けるととも
に、他方の入力端子に前記第１のＰＬＬ機能部の出力信
号を受ける複数のＤＦＦを有する位相差比較回路を設け
たものである。
【００１３】第７の発明に係る半導体装置では、それぞ
れ一方の入力端子に異なる数のインバータを介して基準
信号を入力されて、互いに異なる位相の基準信号を受け
るとともに、他方の入力端子に前記第１のＰＬＬ機能部
の出力信号を受ける複数のＤＦＦを有する位相差比較回
路を設け、奇数番目の前記ＤＦＦのＱＣ端子および偶数
番目の前記ＤＦＦのＱ端子から前記位相差比較回路の出
力として位相差を導出するようにしたものである。
れ一方の入力端子に異なる数のインバータを介して基準
信号を入力されて、互いに異なる位相の基準信号を受け
るとともに、他方の入力端子に前記第１のＰＬＬ機能部
の出力信号を受ける複数のＤＦＦを有する位相差比較回
路を設け、奇数番目の前記ＤＦＦのＱＣ端子および偶数
番目の前記ＤＦＦのＱ端子から前記位相差比較回路の出
力として位相差を導出するようにしたものである。
【００１４】第８の発明に係る半導体装置の動作方法で
は、第１のＰＬＬ機能部、前記第１のＰＬＬ機能部に直
列接続された第２のＰＬＬ機能部を備えた半導体装置を
動作させるにあたり、前記第１のＰＬＬ機能部における
位相ジッタを判定し、その判定結果に応じて前記第１の
ＰＬＬ機能部における逓倍設定を行うようにしたもので
ある。
は、第１のＰＬＬ機能部、前記第１のＰＬＬ機能部に直
列接続された第２のＰＬＬ機能部を備えた半導体装置を
動作させるにあたり、前記第１のＰＬＬ機能部における
位相ジッタを判定し、その判定結果に応じて前記第１の
ＰＬＬ機能部における逓倍設定を行うようにしたもので
ある。
【００１５】第９の発明に係る半導体装置の動作方法で
は、第１のＰＬＬ機能部、前記第１のＰＬＬ機能部に直
列接続された第２のＰＬＬ機能部を備えた半導体装置を
動作させるにあたり、前記第１のＰＬＬ機能部における
位相ジッタを判定し、その判定結果に応じて前記第１の
ＰＬＬ機能部における逓倍設定を行うとともに、前記第
１のＰＬＬ機能部における逓倍設定状況にしたがって前
記第２のＰＬＬ機能部における逓倍設定を行うようにし
たものである。
は、第１のＰＬＬ機能部、前記第１のＰＬＬ機能部に直
列接続された第２のＰＬＬ機能部を備えた半導体装置を
動作させるにあたり、前記第１のＰＬＬ機能部における
位相ジッタを判定し、その判定結果に応じて前記第１の
ＰＬＬ機能部における逓倍設定を行うとともに、前記第
１のＰＬＬ機能部における逓倍設定状況にしたがって前
記第２のＰＬＬ機能部における逓倍設定を行うようにし
たものである。
【００１６】第１０の発明に係る半導体装置の動作方法
では、第１のＰＬＬ機能部、前記第１のＰＬＬ機能部に
直列接続された第２のＰＬＬ機能部を備えた半導体装置
を動作させるにあたり、基準信号と第１のＰＬＬ機能部
の出力信号との位相差を導出する位相差比較回路により
導出された位相差について所定期間における最小値と最
大値との差を位相ジッタとして出力するジッタ計算回路
の出力と判定値とを比較し、その比較結果に応じて逓倍
設定を行うようにしたものである。
では、第１のＰＬＬ機能部、前記第１のＰＬＬ機能部に
直列接続された第２のＰＬＬ機能部を備えた半導体装置
を動作させるにあたり、基準信号と第１のＰＬＬ機能部
の出力信号との位相差を導出する位相差比較回路により
導出された位相差について所定期間における最小値と最
大値との差を位相ジッタとして出力するジッタ計算回路
の出力と判定値とを比較し、その比較結果に応じて逓倍
設定を行うようにしたものである。
【００１７】第１１の発明に係る半導体装置の動作方法
では、第１のＰＬＬ機能部、前記第１のＰＬＬ機能部に
直列接続された第２のＰＬＬ機能部を備えた半導体装置
を動作させるにあたり、前記第１のＰＬＬ機能部におけ
る逓倍設定の初期値を所定の値にするとともに、前記第
１のＰＬＬ機能部における位相ジッタを判定し、位相ジ
ッタ値が所定範囲を超える場合には、前記第１のＰＬＬ
機能部における逓倍設定を上げるようにしたものであ
る。
では、第１のＰＬＬ機能部、前記第１のＰＬＬ機能部に
直列接続された第２のＰＬＬ機能部を備えた半導体装置
を動作させるにあたり、前記第１のＰＬＬ機能部におけ
る逓倍設定の初期値を所定の値にするとともに、前記第
１のＰＬＬ機能部における位相ジッタを判定し、位相ジ
ッタ値が所定範囲を超える場合には、前記第１のＰＬＬ
機能部における逓倍設定を上げるようにしたものであ
る。
【００１８】
【発明の実施の形態】実施の形態１．この発明による実
施の形態１を、図１ないし図４について説明する。図１
は、この発明による実施の形態１における全体構成を示
すブロック図である。図２は、この発明による実施の形
態１におけるジッタ判定回路の構成を示すブロック図で
ある。図３は、この発明による実施の形態１における位
相差比較回路の構成を示すブロック図である。図４は、
この発明による実施の形態１における位相差比較回路の
タイムチャートを示す波形図である。図中、同一符号は
同一または相当部分を示す。
施の形態１を、図１ないし図４について説明する。図１
は、この発明による実施の形態１における全体構成を示
すブロック図である。図２は、この発明による実施の形
態１におけるジッタ判定回路の構成を示すブロック図で
ある。図３は、この発明による実施の形態１における位
相差比較回路の構成を示すブロック図である。図４は、
この発明による実施の形態１における位相差比較回路の
タイムチャートを示す波形図である。図中、同一符号は
同一または相当部分を示す。
【００１９】図１は、実施の形態１におけるＰＬＬ機能
を有する半導体装置の全体構成を示すものである。図１
において、１は第１のＰＬＬ機能部〔以下、ＰＬＬ
（１）という〕、２は第２のＰＬＬ機能部〔以下、ＰＬ
Ｌ（２）という〕、３はジッタ判定回路、ＣＬＫＲＥＦ
は入力端子、ＣＬＫ１はＰＬＬ（１）：１の出力端子、
ＣＬＫ２はＰＬＬ（１）：２の出力端子である。ＰＬＬ
（１）：１，ＰＬＬ（２）：２およびジッタ判定回路３
は、同一の半導体集積回路を構成するものとして互いに
一体に集積化されている。
を有する半導体装置の全体構成を示すものである。図１
において、１は第１のＰＬＬ機能部〔以下、ＰＬＬ
（１）という〕、２は第２のＰＬＬ機能部〔以下、ＰＬ
Ｌ（２）という〕、３はジッタ判定回路、ＣＬＫＲＥＦ
は入力端子、ＣＬＫ１はＰＬＬ（１）：１の出力端子、
ＣＬＫ２はＰＬＬ（１）：２の出力端子である。ＰＬＬ
（１）：１，ＰＬＬ（２）：２およびジッタ判定回路３
は、同一の半導体集積回路を構成するものとして互いに
一体に集積化されている。
【００２０】ＰＬＬ（１）：１およびＰＬＬ（２）：２
は、互いに直列に接続され、１段目のＰＬＬ（１）：１
の出力端子ＣＬＫ１にジッタ判定回路３が接続されてい
る。これらＰＬＬ（１）：１，ＰＬＬ（２）：２および
ジッタ判定回路３の全体で、１つのＮ逓倍ＰＬＬ回路と
して機能する。ＰＬＬ（１）：１は０Ｈｚから１０ＭＨ
ｚまでを発振するＰＬＬであり、従来のＰＬＬに比べて
ＶＣＯゲインを低くし位相ジッタを小さくする。
は、互いに直列に接続され、１段目のＰＬＬ（１）：１
の出力端子ＣＬＫ１にジッタ判定回路３が接続されてい
る。これらＰＬＬ（１）：１，ＰＬＬ（２）：２および
ジッタ判定回路３の全体で、１つのＮ逓倍ＰＬＬ回路と
して機能する。ＰＬＬ（１）：１は０Ｈｚから１０ＭＨ
ｚまでを発振するＰＬＬであり、従来のＰＬＬに比べて
ＶＣＯゲインを低くし位相ジッタを小さくする。
【００２１】動作開始時のＰＬＬ（１）：１における逓
倍設定の初期値を１０とし、ジッタ判定回路３でＰＬＬ
（１）：１の出力端子ＣＬＫ１における出力信号の位相
ジッタが設定値以内に入らなければ逓倍設定を上げる。
すなわち、逓倍設定の初期値を１０として動作を行った
ときの位相ジッタをジッタ判定回路３で判定し、その位
相ジッタの値が予め決めた設定範囲を超える場合には、
ジッタ判定回路３の出力により、ＰＬＬ（１）：１にお
ける逓倍設定を上げるのである。そして、ＰＬＬ
（１）：１の逓倍設定の変更に応じて、ＰＬＬ（２）：
２もジッタ判定回路３の出力によって逓倍設定が変更さ
れる。
倍設定の初期値を１０とし、ジッタ判定回路３でＰＬＬ
（１）：１の出力端子ＣＬＫ１における出力信号の位相
ジッタが設定値以内に入らなければ逓倍設定を上げる。
すなわち、逓倍設定の初期値を１０として動作を行った
ときの位相ジッタをジッタ判定回路３で判定し、その位
相ジッタの値が予め決めた設定範囲を超える場合には、
ジッタ判定回路３の出力により、ＰＬＬ（１）：１にお
ける逓倍設定を上げるのである。そして、ＰＬＬ
（１）：１の逓倍設定の変更に応じて、ＰＬＬ（２）：
２もジッタ判定回路３の出力によって逓倍設定が変更さ
れる。
【００２２】このような逓倍設定では、ＰＬＬ（１）：
１をＭ逓倍に設定すると、ＰＬＬ（２）：２はＮ／Ｍ逓
倍に設定される。すなわち、ＰＬＬ（１）：１およびＰ
ＬＬ（２）：２を含む半導体装置のＰＬＬ回路全体では
Ｎ逓倍にすることを前提とすると、ＰＬＬ（２）：２に
おける逓倍設定は、その１／ＭつまりＮ／Ｍ逓倍に設定
されるのである。
１をＭ逓倍に設定すると、ＰＬＬ（２）：２はＮ／Ｍ逓
倍に設定される。すなわち、ＰＬＬ（１）：１およびＰ
ＬＬ（２）：２を含む半導体装置のＰＬＬ回路全体では
Ｎ逓倍にすることを前提とすると、ＰＬＬ（２）：２に
おける逓倍設定は、その１／ＭつまりＮ／Ｍ逓倍に設定
されるのである。
【００２３】ＰＬＬ（２）：２は、ＰＬＬ（１）：１に
より入力周波数を高くしているので、位相ジッタは小さ
い。すなわち、ＰＬＬ（１）：１によってＭ逓倍された
結果のＰＬＬ（１）：の出力周波数がＰＬＬ（１）：１
の出力端子ＣＫＬ１からＰＬＬ（２）：２へ入力される
ので、ＰＬＬ（２）：２の入力周波数は比較的高く、そ
の位相ジッタは比較的小さくなるのである。
より入力周波数を高くしているので、位相ジッタは小さ
い。すなわち、ＰＬＬ（１）：１によってＭ逓倍された
結果のＰＬＬ（１）：の出力周波数がＰＬＬ（１）：１
の出力端子ＣＫＬ１からＰＬＬ（２）：２へ入力される
ので、ＰＬＬ（２）：２の入力周波数は比較的高く、そ
の位相ジッタは比較的小さくなるのである。
【００２４】図２はジッタ判定回路の構成図である。図
２において、３はジッタ判定回路、４は位相差比較回
路、５はジッタ計算回路、６は判定値比較回路である。
ジッタ判定回路３は、このように位相差比較回路４，ジ
ッタ計算回路５と判定値比較回路６からなる。
２において、３はジッタ判定回路、４は位相差比較回
路、５はジッタ計算回路、６は判定値比較回路である。
ジッタ判定回路３は、このように位相差比較回路４，ジ
ッタ計算回路５と判定値比較回路６からなる。
【００２５】図３は位相差比較回路の構成図である。図
３において、４は位相差比較回路、７ａ，７ｂ，７ｃ…
７ｙ，７ｚは、それぞれＤＦＦ、８ａ，８ｂ，８ｃ…８
ｙ，８ｚは、それぞれバッファ、ＩＮは基準クロック信
号入力端子、ＣＬＫは比較クロック信号入力端子であ
る。入力端子ＩＮにＣＬＫＲＥＦ端子からの基準クロッ
ク信号を入力し、入力端子ＣＬＫに出力端子ＣＬＫ１か
らのクロック信号を入力する。
３において、４は位相差比較回路、７ａ，７ｂ，７ｃ…
７ｙ，７ｚは、それぞれＤＦＦ、８ａ，８ｂ，８ｃ…８
ｙ，８ｚは、それぞれバッファ、ＩＮは基準クロック信
号入力端子、ＣＬＫは比較クロック信号入力端子であ
る。入力端子ＩＮにＣＬＫＲＥＦ端子からの基準クロッ
ク信号を入力し、入力端子ＣＬＫに出力端子ＣＬＫ１か
らのクロック信号を入力する。
【００２６】図４に位相差比較回路４のタイムチャート
を示す。入力端子ＩＮからバッファ８ａを経由した信号
Ａ、入力端子ＩＮからバッファ８ａ，８ｂを経由した信
号Ｂ、および、入力端子ＩＮからバッファ８ａ，８ｂ，
８ｃを経由した信号Ｃは、入力端子ＩＮに接続されたバ
ッファ８ａ，８ｂ，８ｃの遅延分だけ遅れた波形とな
る。
を示す。入力端子ＩＮからバッファ８ａを経由した信号
Ａ、入力端子ＩＮからバッファ８ａ，８ｂを経由した信
号Ｂ、および、入力端子ＩＮからバッファ８ａ，８ｂ，
８ｃを経由した信号Ｃは、入力端子ＩＮに接続されたバ
ッファ８ａ，８ｂ，８ｃの遅延分だけ遅れた波形とな
る。
【００２７】入力端子ＣＬＫの入力信号は入力端子ＩＮ
の入力信号に対してジッタを持っており、入力端子ＩＮ
の信号入力毎にＤＦＦ７ａ，７ｂ，７ｃ…７ｙ，７ｚに
より導出されるｎビットのデジタル値が変化し、その値
を位相差として出力する。すなわち、入力端子ＩＮの入
力信号に対する入力端子ＣＬＫの入力信号のジッタの大
きさによって、入力端子ＩＮからバッファ８ａ，８ｂ，
８ｃ…８ｙ，８ｚを経由した一方の入力端子であるＤ端
子への入力信号の立ち上がりと入力端子ＣＬＫから入力
される他方の入力端子への入力信号の立ち上がりが一致
するＤＦＦ７ａ，７ｂ，７ｃ…７ｙ，７ｚのいくつかが
動作し、ＤＦＦ７ａ，７ｂ，７ｃ…７ｙ，７ｚはその動
作により各Ｑ端子からそれぞれＬＳＢからＭＳＢに至る
ｎビットのデジタル出力の内のいずれか１ビットに相当
する出力を導出するように構成されているので、入力端
子ＣＬＫの入力信号のジッタ値に応じたｎビットのデジ
タル出力が導出されることになる。ｎビットの位相差出
力のうちｋビットが１の場合、バッファの遅延時間をｔ
とすると、ｋ×ｔが位相差となる。例えばバッファの遅
延値が１００ｐｓの場合、位相差の出力を００００・・
・０１１１とすると位相差は３００ｐｓとなる。
の入力信号に対してジッタを持っており、入力端子ＩＮ
の信号入力毎にＤＦＦ７ａ，７ｂ，７ｃ…７ｙ，７ｚに
より導出されるｎビットのデジタル値が変化し、その値
を位相差として出力する。すなわち、入力端子ＩＮの入
力信号に対する入力端子ＣＬＫの入力信号のジッタの大
きさによって、入力端子ＩＮからバッファ８ａ，８ｂ，
８ｃ…８ｙ，８ｚを経由した一方の入力端子であるＤ端
子への入力信号の立ち上がりと入力端子ＣＬＫから入力
される他方の入力端子への入力信号の立ち上がりが一致
するＤＦＦ７ａ，７ｂ，７ｃ…７ｙ，７ｚのいくつかが
動作し、ＤＦＦ７ａ，７ｂ，７ｃ…７ｙ，７ｚはその動
作により各Ｑ端子からそれぞれＬＳＢからＭＳＢに至る
ｎビットのデジタル出力の内のいずれか１ビットに相当
する出力を導出するように構成されているので、入力端
子ＣＬＫの入力信号のジッタ値に応じたｎビットのデジ
タル出力が導出されることになる。ｎビットの位相差出
力のうちｋビットが１の場合、バッファの遅延時間をｔ
とすると、ｋ×ｔが位相差となる。例えばバッファの遅
延値が１００ｐｓの場合、位相差の出力を００００・・
・０１１１とすると位相差は３００ｐｓとなる。
【００２８】ジッタ計算回路５は位相差比較回路３で検
出した入力端子ＩＮの入力信号と入力端子ＣＬＫの入力
信号の位相差をある時間Ｔの間蓄積し、その位相差の最
小値と最大値の差を位相ジッタとして出力する。
出した入力端子ＩＮの入力信号と入力端子ＣＬＫの入力
信号の位相差をある時間Ｔの間蓄積し、その位相差の最
小値と最大値の差を位相ジッタとして出力する。
【００２９】位相差測定の限界はＤＦＦ７ａ，７ｂ，７
ｃ…７ｙ，７ｚの数で決まる。位相差出力がｎビットに
ついて全て“１”の場合は、バッファの遅延時間をｔと
すると、ｎ×ｔ以上となるので、その場合、位相差の最
大値とはしない。
ｃ…７ｙ，７ｚの数で決まる。位相差出力がｎビットに
ついて全て“１”の場合は、バッファの遅延時間をｔと
すると、ｎ×ｔ以上となるので、その場合、位相差の最
大値とはしない。
【００３０】判定値比較回路６は計算したジッタ値と判
定値を比較し、判定値に入っていない時はＰＬＬの逓倍
設定を１つ上げる。１つ前の逓倍設定のジッタ値を記憶
しておき１つ前の逓倍設定よりジッタが大きくなったら
逓倍設定を固定する。
定値を比較し、判定値に入っていない時はＰＬＬの逓倍
設定を１つ上げる。１つ前の逓倍設定のジッタ値を記憶
しておき１つ前の逓倍設定よりジッタが大きくなったら
逓倍設定を固定する。
【００３１】以上のように、ＰＬＬを２段の直列構成に
し１段目のＰＬＬの出力にジッタ判定回路をつけること
で複数の入力周波数に対して、位相ジッタの少ない逓倍
数を選ぶことができる。
し１段目のＰＬＬの出力にジッタ判定回路をつけること
で複数の入力周波数に対して、位相ジッタの少ない逓倍
数を選ぶことができる。
【００３２】この発明による実施の形態１によれば、第
１のＰＬＬ機能部１、前記第１のＰＬＬ機能部ＰＬＬ
（１）：１に直列接続された第２のＰＬＬ機能部ＰＬＬ
（２）：２を備え、前記第１のＰＬＬ機能部ＰＬＬ
（１）：１における位相ジッタを判定し、その判定結果
に応じて前記第１のＰＬＬ機能部ＰＬＬ（１）：１にお
けるＭ倍の逓倍設定を行うとともに、前記第２のＰＬＬ
機能部ＰＬＬ（２）：２におけるＮ／Ｍ倍の逓倍設定を
行うジッタ判定回路３を設けたので、前記第１のＰＬＬ
機能部ＰＬＬ（１）：１における位相ジッタの判定結果
に応じて前記第１のＰＬＬ機能部ＰＬＬ（１）：１およ
び前記第２のＰＬＬ機能部ＰＬＬ（２）：２の逓倍設定
を行うことにより、位相ジッタを適切に抑制できるＰＬ
Ｌ機能を持つ半導体装置を得ることができる。
１のＰＬＬ機能部１、前記第１のＰＬＬ機能部ＰＬＬ
（１）：１に直列接続された第２のＰＬＬ機能部ＰＬＬ
（２）：２を備え、前記第１のＰＬＬ機能部ＰＬＬ
（１）：１における位相ジッタを判定し、その判定結果
に応じて前記第１のＰＬＬ機能部ＰＬＬ（１）：１にお
けるＭ倍の逓倍設定を行うとともに、前記第２のＰＬＬ
機能部ＰＬＬ（２）：２におけるＮ／Ｍ倍の逓倍設定を
行うジッタ判定回路３を設けたので、前記第１のＰＬＬ
機能部ＰＬＬ（１）：１における位相ジッタの判定結果
に応じて前記第１のＰＬＬ機能部ＰＬＬ（１）：１およ
び前記第２のＰＬＬ機能部ＰＬＬ（２）：２の逓倍設定
を行うことにより、位相ジッタを適切に抑制できるＰＬ
Ｌ機能を持つ半導体装置を得ることができる。
【００３３】また、この発明による実施の形態１によれ
ば、前記ジッタ判定回路３として、基準信号と第１のＰ
ＬＬ機能部ＰＬＬ（１）：１の出力信号との位相差を導
出する位相差比較回路４、前記位相差比較回路４により
導出された位相差について所定期間における最小値と最
大値との差を位相ジッタとして出力するジッタ計算回路
５、前記ジッタ計算回路５の出力と判定値とを比較し、
その比較結果に応じて逓倍設定を行う判定値比較回路を
有するジッタ判定回路６を設けたので、位相ジッタにつ
いて的確な判定を行えるジッタ判定回路６の判定結果に
よって前記第１のＰＬＬ機能部ＰＬＬ（１）：１および
前記第２のＰＬＬ機能部ＰＬＬの逓倍設定を行うことに
より、位相ジッタを適切に抑制できるＰＬＬ機能を持つ
半導体装置を得ることができる。
ば、前記ジッタ判定回路３として、基準信号と第１のＰ
ＬＬ機能部ＰＬＬ（１）：１の出力信号との位相差を導
出する位相差比較回路４、前記位相差比較回路４により
導出された位相差について所定期間における最小値と最
大値との差を位相ジッタとして出力するジッタ計算回路
５、前記ジッタ計算回路５の出力と判定値とを比較し、
その比較結果に応じて逓倍設定を行う判定値比較回路を
有するジッタ判定回路６を設けたので、位相ジッタにつ
いて的確な判定を行えるジッタ判定回路６の判定結果に
よって前記第１のＰＬＬ機能部ＰＬＬ（１）：１および
前記第２のＰＬＬ機能部ＰＬＬの逓倍設定を行うことに
より、位相ジッタを適切に抑制できるＰＬＬ機能を持つ
半導体装置を得ることができる。
【００３４】さらに、この発明による実施の形態１によ
れば、前記位相差比較回路４として、それぞれ一方の入
力端子であるＤ端子に異なる数のバッファ８ａ，８ｂ，
８ｃ…８ｙ，８ｚを介して基準信号を入力されて、互い
に異なる位相の基準信号を受けるとともに、他方の入力
端子に前記第１のＰＬＬ機能部ＰＬＬ（１）：１の出力
信号を受ける複数のＤＦＦ：７ａ，７ｂ，７ｃ…７ｙ，
７ｚを有する位相差比較回路４を設け、ＤＦＦ：７ａ，
７ｂ，７ｃ…７ｙ，７ｚのＱ端子から前記位相差比較回
路４のデジタル出力として位相差を導出するようにした
ので、ＤＦＦ：７ａ，７ｂ，７ｃ…７ｙ，７ｚおよびバ
ッファ８ａ，８ｂ，８ｃ…８ｙ，８ｚからなる位相差比
較回路４を有し位相ジッタについて的確な判定を行える
ジッタ判定回路６の判定結果によって前記第１のＰＬＬ
機能部ＰＬＬ（１）：１および前記第２のＰＬＬ機能部
ＰＬＬの逓倍設定を行うことにより、位相ジッタを適切
に抑制できるＰＬＬ機能を持つ半導体装置を得ることが
できる。
れば、前記位相差比較回路４として、それぞれ一方の入
力端子であるＤ端子に異なる数のバッファ８ａ，８ｂ，
８ｃ…８ｙ，８ｚを介して基準信号を入力されて、互い
に異なる位相の基準信号を受けるとともに、他方の入力
端子に前記第１のＰＬＬ機能部ＰＬＬ（１）：１の出力
信号を受ける複数のＤＦＦ：７ａ，７ｂ，７ｃ…７ｙ，
７ｚを有する位相差比較回路４を設け、ＤＦＦ：７ａ，
７ｂ，７ｃ…７ｙ，７ｚのＱ端子から前記位相差比較回
路４のデジタル出力として位相差を導出するようにした
ので、ＤＦＦ：７ａ，７ｂ，７ｃ…７ｙ，７ｚおよびバ
ッファ８ａ，８ｂ，８ｃ…８ｙ，８ｚからなる位相差比
較回路４を有し位相ジッタについて的確な判定を行える
ジッタ判定回路６の判定結果によって前記第１のＰＬＬ
機能部ＰＬＬ（１）：１および前記第２のＰＬＬ機能部
ＰＬＬの逓倍設定を行うことにより、位相ジッタを適切
に抑制できるＰＬＬ機能を持つ半導体装置を得ることが
できる。
【００３５】そして、この発明による実施の形態１によ
れば、第１のＰＬＬ機能部、前記第１のＰＬＬ機能部に
直列接続された第２のＰＬＬ機能部を備えた半導体装置
を動作させるにあたり、前記第１のＰＬＬ機能部におけ
る位相ジッタを判定し、その判定結果に応じて前記第１
のＰＬＬ機能部における逓倍設定を行うとともに、前記
第１のＰＬＬ機能部における逓倍設定状況にしたがって
前記第２のＰＬＬ機能部における逓倍設定を行うように
したので、前記第１のＰＬＬ機能部ＰＬＬ（１）：１に
おける位相ジッタの判定結果に応じて前記第１のＰＬＬ
機能部ＰＬＬ（１）：１および前記第２のＰＬＬ機能部
ＰＬＬ（２）：２の逓倍設定を行うことにより、位相ジ
ッタを適切に抑制できるＰＬＬ機能を持つ半導体装置の
動作方法を得ることができる。
れば、第１のＰＬＬ機能部、前記第１のＰＬＬ機能部に
直列接続された第２のＰＬＬ機能部を備えた半導体装置
を動作させるにあたり、前記第１のＰＬＬ機能部におけ
る位相ジッタを判定し、その判定結果に応じて前記第１
のＰＬＬ機能部における逓倍設定を行うとともに、前記
第１のＰＬＬ機能部における逓倍設定状況にしたがって
前記第２のＰＬＬ機能部における逓倍設定を行うように
したので、前記第１のＰＬＬ機能部ＰＬＬ（１）：１に
おける位相ジッタの判定結果に応じて前記第１のＰＬＬ
機能部ＰＬＬ（１）：１および前記第２のＰＬＬ機能部
ＰＬＬ（２）：２の逓倍設定を行うことにより、位相ジ
ッタを適切に抑制できるＰＬＬ機能を持つ半導体装置の
動作方法を得ることができる。
【００３６】さらにまた、この発明による実施の形態に
よれば、第１のＰＬＬ機能部ＰＬＬ（１）：１、前記第
１のＰＬＬ機能部ＰＬＬ（１）：１に直列接続された第
２のＰＬＬ機能部ＰＬＬ（２）：２を備えた半導体装置
を動作させるにあたり、基準信号と第１のＰＬＬ機能部
ＰＬＬ（１）：の出力信号との位相差を導出する位相差
比較回路４により導出された位相差について所定期間に
おける最小値と最大値との差を位相ジッタとして出力す
るジッタ計算回路５の出力と判定値とを比較し、その比
較結果に応じて逓倍設定を行うようにしたので、位相ジ
ッタについての的確な判定結果を基に前記第１のＰＬＬ
機能部ＰＬＬ（１）：１および前記第２のＰＬＬ機能部
ＰＬＬの逓倍設定を行うことにより、位相ジッタを適切
に抑制できるＰＬＬ機能を持つ半導体装置の動作方法を
得ることができる。
よれば、第１のＰＬＬ機能部ＰＬＬ（１）：１、前記第
１のＰＬＬ機能部ＰＬＬ（１）：１に直列接続された第
２のＰＬＬ機能部ＰＬＬ（２）：２を備えた半導体装置
を動作させるにあたり、基準信号と第１のＰＬＬ機能部
ＰＬＬ（１）：の出力信号との位相差を導出する位相差
比較回路４により導出された位相差について所定期間に
おける最小値と最大値との差を位相ジッタとして出力す
るジッタ計算回路５の出力と判定値とを比較し、その比
較結果に応じて逓倍設定を行うようにしたので、位相ジ
ッタについての的確な判定結果を基に前記第１のＰＬＬ
機能部ＰＬＬ（１）：１および前記第２のＰＬＬ機能部
ＰＬＬの逓倍設定を行うことにより、位相ジッタを適切
に抑制できるＰＬＬ機能を持つ半導体装置の動作方法を
得ることができる。
【００３７】そしてまた、この発明による実施の形態１
によれば、第１のＰＬＬ機能部ＰＬＬ（１）：１、前記
第１のＰＬＬ機能部ＰＬＬ（１）：１に直列接続された
第２のＰＬＬ機能部ＰＬＬ（２）：２を備えた半導体装
置を動作させるにあたり、前記第１のＰＬＬ機能部ＰＬ
Ｌ（１）：１における逓倍設定の初期値を所定の値にす
るとともに、前記第１のＰＬＬ機能部ＰＬＬ（１）：１
における位相ジッタを判定し、位相ジッタ値が所定範囲
を超える場合には、前記第１のＰＬＬ機能部ＰＬＬ
（１）：１における逓倍設定を上げるようにしたので、
位相ジッタ値が所定範囲を超える場合に前記第１のＰＬ
Ｌ機能部ＰＬＬ（１）：１における逓倍設定を上げるこ
とにより、位相ジッタを適切に抑制できるＰＬＬ機能を
持つ半導体装置の動作方法を得ることができる。
によれば、第１のＰＬＬ機能部ＰＬＬ（１）：１、前記
第１のＰＬＬ機能部ＰＬＬ（１）：１に直列接続された
第２のＰＬＬ機能部ＰＬＬ（２）：２を備えた半導体装
置を動作させるにあたり、前記第１のＰＬＬ機能部ＰＬ
Ｌ（１）：１における逓倍設定の初期値を所定の値にす
るとともに、前記第１のＰＬＬ機能部ＰＬＬ（１）：１
における位相ジッタを判定し、位相ジッタ値が所定範囲
を超える場合には、前記第１のＰＬＬ機能部ＰＬＬ
（１）：１における逓倍設定を上げるようにしたので、
位相ジッタ値が所定範囲を超える場合に前記第１のＰＬ
Ｌ機能部ＰＬＬ（１）：１における逓倍設定を上げるこ
とにより、位相ジッタを適切に抑制できるＰＬＬ機能を
持つ半導体装置の動作方法を得ることができる。
【００３８】実施の形態２．この発明による実施の形態
２を、図５について説明する。図５は、この発明による
実施の形態２における位相差比較回路の構成を示すブロ
ック図である。図中、同一符号は同一または相当部分を
示す。図５において、４は位相差比較回路、７ａ，７
ｂ，７ｃ…７ｙ，７ｚは、それぞれＤＦＦ、９ａ，９
ｂ，９ｃ…９ｙ，９ｚは、それぞれインバータ、ＩＮは
基準クロック信号入力端子、ＣＬＫは比較クロック信号
入力端子である。
２を、図５について説明する。図５は、この発明による
実施の形態２における位相差比較回路の構成を示すブロ
ック図である。図中、同一符号は同一または相当部分を
示す。図５において、４は位相差比較回路、７ａ，７
ｂ，７ｃ…７ｙ，７ｚは、それぞれＤＦＦ、９ａ，９
ｂ，９ｃ…９ｙ，９ｚは、それぞれインバータ、ＩＮは
基準クロック信号入力端子、ＣＬＫは比較クロック信号
入力端子である。
【００３９】この実施の形態２においては、実施の形態
１の位相差比較回路３を図５のものに置き換えている。
図５における位相差比較回路３の構成は、図３に示すバ
ッファをインバータに置き換え、奇数番目のＤＦＦ：７
ａ，７ｃ…７ｙの位相差出力をＤＦＦのＱＣ端子から出
し、偶数番目のＤＦＦ：７ｂ…７ｚの位相差出力をＤＦ
ＦのＱ端子から出したものである。
１の位相差比較回路３を図５のものに置き換えている。
図５における位相差比較回路３の構成は、図３に示すバ
ッファをインバータに置き換え、奇数番目のＤＦＦ：７
ａ，７ｃ…７ｙの位相差出力をＤＦＦのＱＣ端子から出
し、偶数番目のＤＦＦ：７ｂ…７ｚの位相差出力をＤＦ
ＦのＱ端子から出したものである。
【００４０】バッファをインバータに置き換えることに
より、回路規模は大きくなるが、１段あたりの遅延時間
が短くなり、ＰＬＬ（１）：１の出力におけるジッタ測
定精度を上げることができる。
より、回路規模は大きくなるが、１段あたりの遅延時間
が短くなり、ＰＬＬ（１）：１の出力におけるジッタ測
定精度を上げることができる。
【００４１】以上のように、ＰＬＬ（１）：１とジッタ
判定回路３でフィードバック制御しているので、ジッタ
測定の精度を上げることにより、ＰＬＬ（１）：１のジ
ッタを小さくできる。ＰＬＬ（２）：２のジッタは、Ｐ
ＬＬ（１）：１のジッタが重畳されるので、ＰＬＬ
（１）：１の位相ジッタが小さくなるとＰＬＬ（２）：
２の位相ジッタも小さくなる。
判定回路３でフィードバック制御しているので、ジッタ
測定の精度を上げることにより、ＰＬＬ（１）：１のジ
ッタを小さくできる。ＰＬＬ（２）：２のジッタは、Ｐ
ＬＬ（１）：１のジッタが重畳されるので、ＰＬＬ
（１）：１の位相ジッタが小さくなるとＰＬＬ（２）：
２の位相ジッタも小さくなる。
【００４２】この発明による実施の形態では、ＰＬＬを
２段直列のＰＬＬにする。１段目のＰＬＬにジッタ判定
回路３をつけることにより、１段目のＰＬＬは１番ジッ
タ特性が良いところで発振することができる。２段目の
ＰＬＬは１段目のＰＬＬにより入力周波数を高くしてい
るのでジッタ特性を抑えることができる。
２段直列のＰＬＬにする。１段目のＰＬＬにジッタ判定
回路３をつけることにより、１段目のＰＬＬは１番ジッ
タ特性が良いところで発振することができる。２段目の
ＰＬＬは１段目のＰＬＬにより入力周波数を高くしてい
るのでジッタ特性を抑えることができる。
【００４３】この発明による実施の形態２によれば、そ
れぞれ一方の入力端子に異なる数のインバータ９ａ，９
ｂ，９ｃ…９ｙ，９ｚを介して基準信号を入力されて、
互いに異なる位相の基準信号を受けるとともに、他方の
入力端子に前記第１のＰＬＬ機能部ＰＬＬ（１）：１の
出力信号を受ける複数のＤＦＦ：７ａ，７ｂ，７ｃ…７
ｙ，７ｚを有する位相差比較回路４を設け、奇数番目の
前記ＤＦＦ７ａ，７ｃ…７ｙのＱＣ端子および偶数番目
の前記ＤＦＦ７ｂ…７ｚのＱ端子から前記位相差比較回
路４の出力として位相差を導出するようにしたので、Ｄ
ＦＦ：７ａ，７ｂ，７ｃ…７ｙ，７ｚおよびインバータ
９ａ，９ｂ，９ｃ…９ｙ，９ｚからなる位相差比較回路
４を有し位相ジッタについて的確な判定を行えるジッタ
判定回路６の判定結果によって前記第１のＰＬＬ機能部
ＰＬＬ（１）：１および前記第２のＰＬＬ機能部ＰＬＬ
の逓倍設定を行うことにより、位相ジッタを適切に抑制
できるＰＬＬ機能を持つ半導体装置を得ることができ
る。
れぞれ一方の入力端子に異なる数のインバータ９ａ，９
ｂ，９ｃ…９ｙ，９ｚを介して基準信号を入力されて、
互いに異なる位相の基準信号を受けるとともに、他方の
入力端子に前記第１のＰＬＬ機能部ＰＬＬ（１）：１の
出力信号を受ける複数のＤＦＦ：７ａ，７ｂ，７ｃ…７
ｙ，７ｚを有する位相差比較回路４を設け、奇数番目の
前記ＤＦＦ７ａ，７ｃ…７ｙのＱＣ端子および偶数番目
の前記ＤＦＦ７ｂ…７ｚのＱ端子から前記位相差比較回
路４の出力として位相差を導出するようにしたので、Ｄ
ＦＦ：７ａ，７ｂ，７ｃ…７ｙ，７ｚおよびインバータ
９ａ，９ｂ，９ｃ…９ｙ，９ｚからなる位相差比較回路
４を有し位相ジッタについて的確な判定を行えるジッタ
判定回路６の判定結果によって前記第１のＰＬＬ機能部
ＰＬＬ（１）：１および前記第２のＰＬＬ機能部ＰＬＬ
の逓倍設定を行うことにより、位相ジッタを適切に抑制
できるＰＬＬ機能を持つ半導体装置を得ることができ
る。
【００４４】
【発明の効果】第１の発明によれば、第１のＰＬＬ機能
部、前記第１のＰＬＬ機能部に直列接続された第２のＰ
ＬＬ機能部を備え、前記第１のＰＬＬ機能部における位
相ジッタを判定し、その判定結果に応じて前記第１のＰ
ＬＬ機能部における逓倍設定を行うジッタ判定回路を設
けたので、位相ジッタを適切に抑制できるＰＬＬ機能を
持つ半導体装置を得ることができる。
部、前記第１のＰＬＬ機能部に直列接続された第２のＰ
ＬＬ機能部を備え、前記第１のＰＬＬ機能部における位
相ジッタを判定し、その判定結果に応じて前記第１のＰ
ＬＬ機能部における逓倍設定を行うジッタ判定回路を設
けたので、位相ジッタを適切に抑制できるＰＬＬ機能を
持つ半導体装置を得ることができる。
【００４５】第２の発明によれば、第１のＰＬＬ機能
部、前記第１のＰＬＬ機能部に直列接続された第２のＰ
ＬＬ機能部を備え、前記第１のＰＬＬ機能部における位
相ジッタを判定し、その判定結果に応じて前記第１のＰ
ＬＬ機能部における逓倍設定を行うとともに、前記第２
のＰＬＬ機能部における逓倍設定を行うジッタ判定回路
を設けたので、前記第１のＰＬＬ機能部における位相ジ
ッタの判定結果に応じて前記第１のＰＬＬ機能部および
前記第２のＰＬＬ機能部における逓倍設定を行うことに
より、位相ジッタを適切に抑制できるＰＬＬ機能を持つ
半導体装置を得ることができる。
部、前記第１のＰＬＬ機能部に直列接続された第２のＰ
ＬＬ機能部を備え、前記第１のＰＬＬ機能部における位
相ジッタを判定し、その判定結果に応じて前記第１のＰ
ＬＬ機能部における逓倍設定を行うとともに、前記第２
のＰＬＬ機能部における逓倍設定を行うジッタ判定回路
を設けたので、前記第１のＰＬＬ機能部における位相ジ
ッタの判定結果に応じて前記第１のＰＬＬ機能部および
前記第２のＰＬＬ機能部における逓倍設定を行うことに
より、位相ジッタを適切に抑制できるＰＬＬ機能を持つ
半導体装置を得ることができる。
【００４６】第３の発明によれば、基準信号と第１のＰ
ＬＬ機能部の出力信号との位相差を導出する位相差比較
回路、前記位相差比較回路により導出された位相差につ
いて所定期間における最小値と最大値との差を位相ジッ
タとして出力するジッタ計算回路、前記ジッタ計算回路
の出力と判定値とを比較し、その比較結果に応じて逓倍
設定を行う判定値比較回路を有するジッタ判定回路を設
けたので、位相ジッタについて的確な判定を行えるジッ
タ判定回路の判定結果によって第１のＰＬＬ機能部の逓
倍設定を行うことにより、位相ジッタを適切に抑制でき
るＰＬＬ機能を持つ半導体装置を得ることができる。
ＬＬ機能部の出力信号との位相差を導出する位相差比較
回路、前記位相差比較回路により導出された位相差につ
いて所定期間における最小値と最大値との差を位相ジッ
タとして出力するジッタ計算回路、前記ジッタ計算回路
の出力と判定値とを比較し、その比較結果に応じて逓倍
設定を行う判定値比較回路を有するジッタ判定回路を設
けたので、位相ジッタについて的確な判定を行えるジッ
タ判定回路の判定結果によって第１のＰＬＬ機能部の逓
倍設定を行うことにより、位相ジッタを適切に抑制でき
るＰＬＬ機能を持つ半導体装置を得ることができる。
【００４７】第４の発明によれば、それぞれ一方の入力
端子にバッファを介して基準信号を入力されて、互いに
異なる位相の基準信号を受けるとともに、他方の入力端
子に前記第１のＰＬＬ機能部の出力信号を受ける複数の
ＤＦＦを有する位相差比較回路を設けたので、ＤＦＦお
よびバッファからなる位相差比較回路を有し位相ジッタ
について的確な判定を行えるジッタ判定回路の判定結果
によって第１のＰＬＬ機能部の逓倍設定を行うことによ
り、位相ジッタを適切に抑制できるＰＬＬ機能を持つ半
導体装置を得ることができる。
端子にバッファを介して基準信号を入力されて、互いに
異なる位相の基準信号を受けるとともに、他方の入力端
子に前記第１のＰＬＬ機能部の出力信号を受ける複数の
ＤＦＦを有する位相差比較回路を設けたので、ＤＦＦお
よびバッファからなる位相差比較回路を有し位相ジッタ
について的確な判定を行えるジッタ判定回路の判定結果
によって第１のＰＬＬ機能部の逓倍設定を行うことによ
り、位相ジッタを適切に抑制できるＰＬＬ機能を持つ半
導体装置を得ることができる。
【００４８】第５の発明によれば、それぞれ一方の入力
端子に異なる数のバッファを介して基準信号を入力され
て、互いに異なる位相の基準信号を受けるとともに、他
方の入力端子に前記第１のＰＬＬ機能部の出力信号を受
ける複数のＤＦＦを有する位相差比較回路を設け、前記
ＤＦＦのＱ端子から前記位相差比較回路の出力として位
相差を導出するようにしたので、ＤＦＦおよびバッファ
からなり出力として位相差を導出する位相差比較回路を
有し位相ジッタについて的確な判定を行えるジッタ判定
回路の判定結果によって第１のＰＬＬ機能部の逓倍設定
を行うことにより、位相ジッタを適切に抑制できるＰＬ
Ｌ機能を持つ半導体装置を得ることができる。
端子に異なる数のバッファを介して基準信号を入力され
て、互いに異なる位相の基準信号を受けるとともに、他
方の入力端子に前記第１のＰＬＬ機能部の出力信号を受
ける複数のＤＦＦを有する位相差比較回路を設け、前記
ＤＦＦのＱ端子から前記位相差比較回路の出力として位
相差を導出するようにしたので、ＤＦＦおよびバッファ
からなり出力として位相差を導出する位相差比較回路を
有し位相ジッタについて的確な判定を行えるジッタ判定
回路の判定結果によって第１のＰＬＬ機能部の逓倍設定
を行うことにより、位相ジッタを適切に抑制できるＰＬ
Ｌ機能を持つ半導体装置を得ることができる。
【００４９】第６の発明によれば、それぞれ一方の入力
端子にインバータを介して基準信号を入力されて、互い
に異なる位相の基準信号を受けるとともに、他方の入力
端子に前記第１のＰＬＬ機能部の出力信号を受ける複数
のＤＦＦを有する位相差比較回路を設けたので、ＤＦＦ
およびインバータからなる位相差比較回路を有し位相ジ
ッタについて的確な判定を行えるジッタ判定回路の判定
結果によって第１のＰＬＬ機能部の逓倍設定を行うこと
により、位相ジッタを適切に抑制できるＰＬＬ機能を持
つ半導体装置を得ることができる。
端子にインバータを介して基準信号を入力されて、互い
に異なる位相の基準信号を受けるとともに、他方の入力
端子に前記第１のＰＬＬ機能部の出力信号を受ける複数
のＤＦＦを有する位相差比較回路を設けたので、ＤＦＦ
およびインバータからなる位相差比較回路を有し位相ジ
ッタについて的確な判定を行えるジッタ判定回路の判定
結果によって第１のＰＬＬ機能部の逓倍設定を行うこと
により、位相ジッタを適切に抑制できるＰＬＬ機能を持
つ半導体装置を得ることができる。
【００５０】第７の発明によれば、それぞれ一方の入力
端子に異なる数のインバータを介して基準信号を入力さ
れて、互いに異なる位相の基準信号を受けるとともに、
他方の入力端子に前記第１のＰＬＬ機能部の出力信号を
受ける複数のＤＦＦを有する位相差比較回路を設け、奇
数番目の前記ＤＦＦのＱＣ端子および偶数番目の前記Ｄ
ＦＦのＱ端子から前記位相差比較回路の出力として位相
差を導出するようにしたので、ＤＦＦおよびインバータ
からなり出力として位相差を導出する位相差比較回路を
有し位相ジッタについて的確な判定を行えるジッタ判定
回路の判定結果によって第１のＰＬＬ機能部の逓倍設定
を行うことにより、位相ジッタを適切に抑制できるＰＬ
Ｌ機能を持つ半導体装置を得ることができる。
端子に異なる数のインバータを介して基準信号を入力さ
れて、互いに異なる位相の基準信号を受けるとともに、
他方の入力端子に前記第１のＰＬＬ機能部の出力信号を
受ける複数のＤＦＦを有する位相差比較回路を設け、奇
数番目の前記ＤＦＦのＱＣ端子および偶数番目の前記Ｄ
ＦＦのＱ端子から前記位相差比較回路の出力として位相
差を導出するようにしたので、ＤＦＦおよびインバータ
からなり出力として位相差を導出する位相差比較回路を
有し位相ジッタについて的確な判定を行えるジッタ判定
回路の判定結果によって第１のＰＬＬ機能部の逓倍設定
を行うことにより、位相ジッタを適切に抑制できるＰＬ
Ｌ機能を持つ半導体装置を得ることができる。
【００５１】第８の発明によれば、第１のＰＬＬ機能
部、前記第１のＰＬＬ機能部に直列接続された第２のＰ
ＬＬ機能部を備えた半導体装置を動作させるにあたり、
前記第１のＰＬＬ機能部における位相ジッタを判定し、
その判定結果に応じて前記第１のＰＬＬ機能部における
逓倍設定を行うようにしたので、位相ジッタを適切に抑
制できるＰＬＬ機能を持つ半導体装置の動作方法を得る
ことができる。
部、前記第１のＰＬＬ機能部に直列接続された第２のＰ
ＬＬ機能部を備えた半導体装置を動作させるにあたり、
前記第１のＰＬＬ機能部における位相ジッタを判定し、
その判定結果に応じて前記第１のＰＬＬ機能部における
逓倍設定を行うようにしたので、位相ジッタを適切に抑
制できるＰＬＬ機能を持つ半導体装置の動作方法を得る
ことができる。
【００５２】第９の発明によれば、第１のＰＬＬ機能
部、前記第１のＰＬＬ機能部に直列接続された第２のＰ
ＬＬ機能部を備えた半導体装置を動作させるにあたり、
前記第１のＰＬＬ機能部における位相ジッタを判定し、
その判定結果に応じて前記第１のＰＬＬ機能部における
逓倍設定を行うとともに、前記第１のＰＬＬ機能部にお
ける逓倍設定状況にしたがって前記第２のＰＬＬ機能部
における逓倍設定を行うようにしたので、第１のＰＬＬ
機能部における位相ジッタの判定結果に応じて前記第１
のＰＬＬ機能部および前記第２のＰＬＬ機能部における
逓倍設定を行うことにより、位相ジッタを適切に抑制で
きるＰＬＬ機能を持つ半導体装置の動作方法を得ること
ができる。
部、前記第１のＰＬＬ機能部に直列接続された第２のＰ
ＬＬ機能部を備えた半導体装置を動作させるにあたり、
前記第１のＰＬＬ機能部における位相ジッタを判定し、
その判定結果に応じて前記第１のＰＬＬ機能部における
逓倍設定を行うとともに、前記第１のＰＬＬ機能部にお
ける逓倍設定状況にしたがって前記第２のＰＬＬ機能部
における逓倍設定を行うようにしたので、第１のＰＬＬ
機能部における位相ジッタの判定結果に応じて前記第１
のＰＬＬ機能部および前記第２のＰＬＬ機能部における
逓倍設定を行うことにより、位相ジッタを適切に抑制で
きるＰＬＬ機能を持つ半導体装置の動作方法を得ること
ができる。
【００５３】第１０の発明によれば、第１のＰＬＬ機能
部、前記第１のＰＬＬ機能部に直列接続された第２のＰ
ＬＬ機能部を備えた半導体装置を動作させるにあたり、
基準信号と第１のＰＬＬ機能部の出力信号との位相差を
導出する位相差比較回路により導出された位相差につい
て所定期間における最小値と最大値との差を位相ジッタ
として出力するジッタ計算回路の出力と判定値とを比較
し、その比較結果に応じて逓倍設定を行うようにしたの
で、位相ジッタについて的確な判定を行い、その判定結
果によって第１のＰＬＬ機能部の逓倍設定を行うことに
より、位相ジッタを適切に抑制できるＰＬＬ機能を持つ
半導体装置の動作方法を得ることができる。
部、前記第１のＰＬＬ機能部に直列接続された第２のＰ
ＬＬ機能部を備えた半導体装置を動作させるにあたり、
基準信号と第１のＰＬＬ機能部の出力信号との位相差を
導出する位相差比較回路により導出された位相差につい
て所定期間における最小値と最大値との差を位相ジッタ
として出力するジッタ計算回路の出力と判定値とを比較
し、その比較結果に応じて逓倍設定を行うようにしたの
で、位相ジッタについて的確な判定を行い、その判定結
果によって第１のＰＬＬ機能部の逓倍設定を行うことに
より、位相ジッタを適切に抑制できるＰＬＬ機能を持つ
半導体装置の動作方法を得ることができる。
【００５４】第１１の発明によれば、第１のＰＬＬ機能
部、前記第１のＰＬＬ機能部に直列接続された第２のＰ
ＬＬ機能部を備えた半導体装置を動作させるにあたり、
前記第１のＰＬＬ機能部における逓倍設定の初期値を所
定の値にするとともに、前記第１のＰＬＬ機能部におけ
る位相ジッタを判定し、位相ジッタ値が所定範囲を超え
る場合には、前記第１のＰＬＬ機能部における逓倍設定
を上げるようにしたので、逓倍設定の初期値を所定の値
にするとともに、位相ジッタ値が所定範囲を超える場合
に逓倍設定を上方修正することにより、位相ジッタを適
切に抑制できるＰＬＬ機能を持つ半導体装置の動作方法
を得ることができる。
部、前記第１のＰＬＬ機能部に直列接続された第２のＰ
ＬＬ機能部を備えた半導体装置を動作させるにあたり、
前記第１のＰＬＬ機能部における逓倍設定の初期値を所
定の値にするとともに、前記第１のＰＬＬ機能部におけ
る位相ジッタを判定し、位相ジッタ値が所定範囲を超え
る場合には、前記第１のＰＬＬ機能部における逓倍設定
を上げるようにしたので、逓倍設定の初期値を所定の値
にするとともに、位相ジッタ値が所定範囲を超える場合
に逓倍設定を上方修正することにより、位相ジッタを適
切に抑制できるＰＬＬ機能を持つ半導体装置の動作方法
を得ることができる。
【図１】 この発明による実施の形態１における全体構
成を示すブロック図である。
成を示すブロック図である。
【図２】 この発明による実施の形態１におけるジッタ
判定回路の構成を示すブロック図である。
判定回路の構成を示すブロック図である。
【図３】 この発明による実施の形態１における位相差
比較回路の構成を示すブロック図である。
比較回路の構成を示すブロック図である。
【図４】 この発明による実施の形態１における位相差
比較回路のタイムチャートを示す波形図である。
比較回路のタイムチャートを示す波形図である。
【図５】 この発明による実施の形態２における位相差
比較回路の構成を示すブロック図である。
比較回路の構成を示すブロック図である。
【図６】 従来技術におけるＰＬＬ回路の構成を示すブ
ロック図である。
ロック図である。
【図７】 従来技術における位相ジッタの発生状況を示
す波形図である。
す波形図である。
１ 第１のＰＬＬ機能部ＰＬＬ（１）、２ 第２のＰＬ
Ｌ機能部ＰＬＬ（２）、３ ジッタ判定回路、４ 位相
差比較回路、５ ジッタ計算回路、６ 判定値比較回
路、７ａ，７ｂ，７ｃ…７ｙ，７ｚ ＤＦＦ、８ａ，８
ｂ，８ｃ…８ｙ，８ｚ バッファ、９ａ，９ｂ，９ｃ…
９ｙ，９ｚ インバータ、ＣＬＫＲＥＦ基準クロック信
号入力端子、ＩＮ 基準クロック信号入力端子、ＣＬＫ
比較クロック信号入力端子、ＣＬＫ１ 第１のＰＬＬ
機能部ＰＬＬ（１）の出力端子、ＣＬＫ２ 第２のＰＬ
Ｌ機能部ＰＬＬ（２）の出力端子。
Ｌ機能部ＰＬＬ（２）、３ ジッタ判定回路、４ 位相
差比較回路、５ ジッタ計算回路、６ 判定値比較回
路、７ａ，７ｂ，７ｃ…７ｙ，７ｚ ＤＦＦ、８ａ，８
ｂ，８ｃ…８ｙ，８ｚ バッファ、９ａ，９ｂ，９ｃ…
９ｙ，９ｚ インバータ、ＣＬＫＲＥＦ基準クロック信
号入力端子、ＩＮ 基準クロック信号入力端子、ＣＬＫ
比較クロック信号入力端子、ＣＬＫ１ 第１のＰＬＬ
機能部ＰＬＬ（１）の出力端子、ＣＬＫ２ 第２のＰＬ
Ｌ機能部ＰＬＬ（２）の出力端子。
Claims (11)
- 【請求項１】 第１のＰＬＬ機能部、前記第１のＰＬＬ
機能部に直列接続された第２のＰＬＬ機能部を備え、前
記第１のＰＬＬ機能部における位相ジッタを判定し、そ
の判定結果に応じて前記第１のＰＬＬ機能部における逓
倍設定を行うジッタ判定回路を設けたことを特徴とする
半導体装置。 - 【請求項２】 第１のＰＬＬ機能部、前記第１のＰＬＬ
機能部に直列接続された第２のＰＬＬ機能部を備え、前
記第１のＰＬＬ機能部における位相ジッタを判定し、そ
の判定結果に応じて前記第１のＰＬＬ機能部における逓
倍設定を行うとともに、前記第２のＰＬＬ機能部におけ
る逓倍設定を行うジッタ判定回路を設けたことを特徴と
する半導体装置。 - 【請求項３】 基準信号と第１のＰＬＬ機能部の出力信
号との位相差を導出する位相差比較回路、前記位相差比
較回路により導出された位相差について所定期間におけ
る最小値と最大値との差を位相ジッタとして出力するジ
ッタ計算回路、前記ジッタ計算回路の出力と判定値とを
比較し、その比較結果に応じて逓倍設定を行う判定値比
較回路を有するジッタ判定回路を設けたことを特徴とす
る請求項１または請求項２に記載の半導体装置。 - 【請求項４】 それぞれ一方の入力端子にバッファを介
して基準信号を入力されて、互いに異なる位相の基準信
号を受けるとともに、他方の入力端子に前記第１のＰＬ
Ｌ機能部の出力信号を受ける複数のＤＦＦを有する位相
差比較回路を設けたことを特徴とする請求項３に記載の
半導体装置。 - 【請求項５】 それぞれ一方の入力端子に異なる数のバ
ッファを介して基準信号を入力されて、互いに異なる位
相の基準信号を受けるとともに、他方の入力端子に前記
第１のＰＬＬ機能部の出力信号を受ける複数のＤＦＦを
有する位相差比較回路を設け、前記ＤＦＦのＱ端子から
前記位相差比較回路の出力として位相差を導出すること
を特徴とする請求項３に記載の半導体装置。 - 【請求項６】 それぞれ一方の入力端子にインバータを
介して基準信号を入力されて、互いに異なる位相の基準
信号を受けるとともに、他方の入力端子に前記第１のＰ
ＬＬ機能部の出力信号を受ける複数のＤＦＦを有する位
相差比較回路を設けたことを特徴とする請求項３に記載
の半導体装置。 - 【請求項７】 それぞれ一方の入力端子に異なる数のイ
ンバータを介して基準信号を入力されて、互いに異なる
位相の基準信号を受けるとともに、他方の入力端子に前
記第１のＰＬＬ機能部の出力信号を受ける複数のＤＦＦ
を有する位相差比較回路を設け、奇数番目の前記ＤＦＦ
のＱＣ端子および偶数番目の前記ＤＦＦのＱ端子から前
記位相差比較回路の出力として位相差を導出することを
特徴とする請求項３に記載の半導体装置。 - 【請求項８】 第１のＰＬＬ機能部、前記第１のＰＬＬ
機能部に直列接続された第２のＰＬＬ機能部を備えた半
導体装置を動作させるにあたり、前記第１のＰＬＬ機能
部における位相ジッタを判定し、その判定結果に応じて
前記第１のＰＬＬ機能部における逓倍設定を行うように
したことを特徴とする半導体装置の動作方法。 - 【請求項９】 第１のＰＬＬ機能部、前記第１のＰＬＬ
機能部に直列接続された第２のＰＬＬ機能部を備えた半
導体装置を動作させるにあたり、前記第１のＰＬＬ機能
部における位相ジッタを判定し、その判定結果に応じて
前記第１のＰＬＬ機能部における逓倍設定を行うととも
に、前記第１のＰＬＬ機能部における逓倍設定状況にし
たがって前記第２のＰＬＬ機能部における逓倍設定を行
うようにしたことを特徴とする半導体装置の動作方法。 - 【請求項１０】 第１のＰＬＬ機能部、前記第１のＰＬ
Ｌ機能部に直列接続された第２のＰＬＬ機能部を備えた
半導体装置を動作させるにあたり、基準信号と第１のＰ
ＬＬ機能部の出力信号との位相差を導出する位相差比較
回路により導出された位相差について所定期間における
最小値と最大値との差を位相ジッタとして出力するジッ
タ計算回路の出力と判定値とを比較し、その比較結果に
応じて逓倍設定を行うようにしたことを特徴とする請求
項８または請求項９に記載の半導体装置の動作方法。 - 【請求項１１】 第１のＰＬＬ機能部、前記第１のＰＬ
Ｌ機能部に直列接続された第２のＰＬＬ機能部を備えた
半導体装置を動作させるにあたり、前記第１のＰＬＬ機
能部における逓倍設定の初期値を所定の値にするととも
に、前記第１のＰＬＬ機能部における位相ジッタを判定
し、位相ジッタ値が所定範囲を超える場合には、前記第
１のＰＬＬ機能部における逓倍設定を上げるようにした
ことを特徴とする請求項８ないし請求項１０のいずれか
に記載の半導体装置の動作方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000314537A JP2002124871A (ja) | 2000-10-16 | 2000-10-16 | 半導体装置および動作方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000314537A JP2002124871A (ja) | 2000-10-16 | 2000-10-16 | 半導体装置および動作方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2002124871A true JP2002124871A (ja) | 2002-04-26 |
Family
ID=18793773
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2000314537A Pending JP2002124871A (ja) | 2000-10-16 | 2000-10-16 | 半導体装置および動作方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2002124871A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2005098981A (ja) * | 2003-08-27 | 2005-04-14 | Nec Corp | 半導体集積回路装置、測定結果管理システム、及び管理サーバ |
-
2000
- 2000-10-16 JP JP2000314537A patent/JP2002124871A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2005098981A (ja) * | 2003-08-27 | 2005-04-14 | Nec Corp | 半導体集積回路装置、測定結果管理システム、及び管理サーバ |
| US7911220B2 (en) | 2003-08-27 | 2011-03-22 | Nec Corporation | Semiconductor integrated circuit apparatus, measurement result management system, and management server |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| RD01 | Notification of change of attorney |
Free format text: JAPANESE INTERMEDIATE CODE: A7421 Effective date: 20060123 |