JP7135997B2 - 時間計測回路及び積分型a/dコンバータ - Google Patents
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Description
図1に示すように、本実施形態の時間計測回路1は、RCK_PP発生回路2,SCLKカウント回路3,TDC4及び小数点以上・小数点以下補正回路5を備えている。RCK_PP発生回路2には、周期を測定する対象であるクロック信号RCLKと、周期の測定に用いる基準クロック信号SCLKとが入力されている。基準クロック信号SCLKの周波数は、測定対象であるクロック信号RCLKの周波数よりも十分に高く設定されており、例えば本実施形態では10MHzに設定されている。RCK_PP発生回路2は、入力された各クロック信号に基づきパルス信号RCKPP及びP1~P3を出力する。
以下、第1実施形態と同一部分には同一符号を伏して説明を省略し、異なる部分について説明する。図9に示すように、第2実施形態の時間計測回路41は、RCK_PP発生回路42,SCLKカウント回路43,TDC44,小数点以上・小数点以下補正回路45及び間欠駆動・間引き駆動制御回路46を備えている。図10に示すように、RCK_PP発生回路42は、RCK_PP発生回路2よりDフリップフロップ6(8)及び6(9),NANDゲート8(3),ORゲート9を削除したもので、第3パルス信号P3は出力しない。
ステップS1でDATAR<DATASであれば(YES)、データDOUTは(1)式となる(S5)。
DOUT=DSCNT-(DATAR/DATAS) …(1)
ステップS3でDATAR1<DATASであれば(YES)、データDOUTは(2)式となる(S6)。
DOUT=DSCNT-1-(DATA1/DATAS) …(2)
ステップS4を実行した場合、データDOUTは(3)式となる(S7)。
DOUT=DSCNT-2-(DATA2/DATAS) …(3)
図中の「N合計」は総測定回数であり、「合計」は出力データDATAQの「N合計」の総和である。分解能は、
100ns/256=0.3906ns
であり、標準偏差σとの積は、
1.61058×0.3906ns=0.6291ns
になる。
また、時間計測回路41について、標準偏差を平均値で除した揺らぎ,つまりジッタは、
1.61058/512000.6993
であり、約32万分の1となる。これに対して、従来構成では、周期200μsに対する標準偏差σが7nsであるから約3万分の1程度であるから、やはり性能が1桁程度向上している。
図25に示す第3実施形態の周期演算回路81は、周期演算回路71に替わるものであり、データDATA2,DATA1をそれぞれラッチするレジスタ82,83も含んで構成されている。補正回路45より出力されるデータDOUTは、直列に接続されたレジスタ82,83によりラッチされる。ラッチ信号は、第2パルス信号P2を遅延回路84により遅延させた信号である。
第4実施形態は、第2実施形態の時間計測回路41を積分型A/Dコンバータに適用した場合を示す。図26に示すように、積分型A/Dコンバータ91は、ミラー積分回路92,コンパレータ93及び一般的に使用されるカウンタに替わる時間計測回路94を備えている。時間計測回路94は、時間計測回路41のSCLKカウント回路43をSCLKカウント回路95に置き換えたものである。また、RCK-PP発生回路42には、コンパレータ93の出力信号が計測対象信号RCLKに相当する信号として入力されている。ミラー積分回路92は、ランプ波信号出力回路の一例である。
各周波数の設定等は、個別の設計に応じて適宜変更すれば良い。
パルス信号P1については、必ずしも基準時点より基準クロック信号SCLKの1周期後に発生させる必要は無く、一定時間の経過後に発生させれば良い。その場合、パルス信号P2は、信号SCLKの2周期より前記一定時間を減じた時間となるので、その時間より信号SCLKの1周期を求めれば良い。
第2実施形態において、TDC44に対しトリガ信号PB2を計測周期毎に入力しても良く、それに伴い、トリガ信号PAを常に基準クロック信号SCLKの2周期分の長さとしても良い。また、TDC44を常時動作させても良い。
第4実施形態のミラー積分回路92に替えて、例えば特許第6143190号公報に開示されているように、定電流源により構成される単位回路22を用いてランプ波信号を生成しても良い。
Claims (12)
- 計測対象信号のエッジを検出してエッジ検出信号(RCK)を出力すると共に、前記エッジ検出信号が出力された後に基準クロックのエッジが発生した時点を基準時点とし、この基準時点より後に基準クロックに同期して第1パルス信号(P1)を出力し、それに続く基準クロックの周期により規定される一定時間の経過後に第2パルス信号(P2)を出力する信号出力部(2,42)と、
前記第1パルス信号が出力される時点を、前記基準クロックにより計測する時点計測部(3,43,95)と、
前記エッジ検出信号を遅延させる複数の遅延素子を直列接続した構造を有するディレイラインを有し、このディレイラインにより生成されるパルス信号を用いて、前記エッジ検出信号が出力された時点から前記第1パルス信号が出力された時点までの時間差を第1時間差として計測すると共に、前記第1パルス信号が出力された時点から前記第2パルス信号が出力された時点までの時間差を第2時間差として計測する時間差計測部(4,44)と、
前記エッジ検出信号が出力された時点の小数点以上に相当する値と小数点以下に相当する値とについて、前記第1及び第2時間差を用いて補正を行う計測値補正部(5,45)とを備える時間計測回路。 - 前記計測値補正部は、前記第1時間差が前記基準クロックの1周期以上の長さであれば、前記第1時間差より前記基準クロックの周期を単位として1単位以上減算することで、前記第1時間差が前記基準クロックの1周期未満となるように補正すると共に、前記時点計測部の計測値より前記減算した単位数を減算して補正し、
前記第1時間差が前記第2時間差よりも小であれば、前記時点計測部の計測値より、前記第1時間差を前記第2時間差で除した商を減じて前記計測対象信号の時点を求め、
前記第1時間差が前記第2時間差以上であれば、前記第1時間差と前記第2時間差との差分である第1差分値を求め、前記第1差分値が前記第2時間差よりも小であれば、前記時点計測部の計測値より、前記第1差分値を前記第2時間差で除した商に「1」を加えた値を減じて前記計測対象信号の出力時点を求め、
前記第1差分値が前記第2時間差以上であれば、前記第1差分値と前記第2時間差との差分である第2差分値を求め、前記時点計測部の計測値より、前記第2差分値を前記第2時間差で除した商に「2」を加えた値を減じて前記計測対象信号の出力時点を求める請求項1記載の時間計測回路。 - 前記時間差計測部を、前記エッジ検出信号が出力された時点から前記第2パルス信号が出力された時点の間に動作させるように制御する計測動作制御部(46)を備える請求項1又は2記載の時間計測回路。
- 前記計測動作制御部は、前記時間差計測部に対し前記第2パルス信号が入力される頻度を、前記エッジ検出信号が入力される頻度の1/2以下に設定すると共に、前記第2パルス信号を入力させない計測周期では、前記時間差計測部を、前記エッジ検出信号が出力された時点から前記第1パルス信号が出力された時点の間に動作させるように制御し、
前記時間差計測部は、前記第2パルス信号が入力されない時は、前回までに求めていた第2時間差を出力する請求項3記載の時間計測回路。 - 前記計測値補正部による補正の結果より前記計測対象信号の時間差を求める時間差測定部(71,81)を備える請求項1から4の何れか一項に記載の時間計測回路。
- 前記計測値補正部により補正された前回の計測値を第1計測値とし、補正された今回の計測値を第2計測値とすると、
前記時間差測定部(71)は、前記第2計測値と前記第1計測値との差分値を求め、前記差分値のMSB(Most Significant Bit)値が「0」であれば、前記差分値を前記計測対象信号の周期として出力し、
前記差分値のMSB値が「1」であれば、前記時点計測部が計測可能な最大値より前記第1計測値を減じた値を前記第2計測値に加算した結果を、前記計測対象信号の時間差として出力する請求項5記載の時間計測回路。 - 前記計測値補正部により補正された前回の計測値を第1計測値とし、補正された今回の計測値を第2計測値とすると、
前記時間差測定部(81)は、前記第1計測値のMSB(Most Significant Bit)値として「0」を付加し、前記第2計測値のMSB値として「1」を付加してから、前記第2計測値より前記第1計測値を減じて前記計測対象信号の時間差を求める請求項5記載の時間計測回路。 - コンデンサ(Co)に並列に接続されるスイッチ(S1)がオフされると、ランプ波信号の出力を開始するランプ波信号出力回路(92)と、
入力電圧と前記ランプ波信号のレベルとを比較するコンパレータ(93)とを備え、
前記ランプ波信号の出力が開始された時点から、前記コンパレータの比較結果により前記ランプ波信号のレベルが前記入力電圧を超えた時点までの期間を計測する積分型A/Dコンバータにおいて、
請求項1から4の何れか一項に記載の時間計測回路を用い、
前記信号出力部には、前記計測対象信号として前記コンパレータの出力信号が入力され、
前記時点計測部(95)は、前記スイッチをターンオフするスイッチ制御信号と前記時点計測部の計測値をクリアするクリア信号とを同期させて、一定周期毎に出力する同期信号出力部(102)を備える積分型A/Dコンバータ。 - 前記信号出力部(2)は、前記第2パルス信号を出力した後に第3パルス信号を出力し、
前記計測値補正部(5)は、前記時間差計測部の計測値の小数点以上に相当する値と小数点以下に相当する値とについて、前記第1及び第2時間差と前記第2及び第3パルス信号とを用いて補正を行う請求項1記載の時間計測回路。 - 前記時間差計測部(4)は、前記基準クロックのパルス数をカウントするカウンタ(12)と、
2直列に接続され、前記カウンタのカウント値を前記第1パルス信号のエッジによりラッチする第1及び第2レジスタ(13,14)と、
前記第1レジスタが保持しているデータ値にMSBとして「1」を付加した値より、前記第2レジスタが保持しているデータ値にMSBとして「0」を付加した値を減じる減算器(15)とを備える請求項9記載の時間計測回路。 - 前記時間差計測部は、前記カウンタに入力する基準クロックを遅延させる遅延回路(11)を備える請求項10記載の時間計測回路。
- 前記一定時間を前記基準クロックの1周期に設定し、
前記計測値補正部(5)は、
2直列に接続され、前記第1時間差のデータを前記第2パルス信号のエッジによりラッチする第1及び第2レジスタ(31,32)と、
前記第2時間差のデータを前記第3パルス信号のエッジによりラッチする第3レジスタ(33)と、
前記第1レジスタが保持しているデータ値より、前記第2レジスタが保持しているデータ値を減じる減算器(34)と、
この減算器の減算結果に、前記第3レジスタが保持しているデータ値を加算する加算器(35)と、
前記減算器の減算結果と前記加算器の加算結果との何れか一方を、前記減算結果のMSB値に応じて選択する第1マルチプレクサ(36)と、
この第1マルチプレクサにより選択された結果を、前記第3レジスタが保持しているデータ値で除算する除算器(38)とを備える小数点以下補正部(5D)と、
前記時間差計測部による計測値と当該計測値より「1」を減じた値との何れか一方を、前記MSB値に応じて選択する第2マルチプレクサ(37)を備える小数点以上補正部(5U)とを備える請求項9から11の何れか一項に記載の時間計測回路。
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