JP3402887B2 - 波形記憶装置 - Google Patents
波形記憶装置Info
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Description
【０００１】
【発明の属する技術分野】 本発明は、デジタルオシロ
スコープ等の波形記憶装置におけるサンプリングデータ
とトリガポイントに関するものである。
スコープ等の波形記憶装置におけるサンプリングデータ
とトリガポイントに関するものである。
【０００２】
【従来の技術】 サンプリング速度より低速でカウント
するトリガカウンタを使用し、入力信号を記憶表示する
波形記憶装置の従来例を図５に示す。
するトリガカウンタを使用し、入力信号を記憶表示する
波形記憶装置の従来例を図５に示す。
【０００３】１はアナログ入力波形信号の入力端子、２
はアナログ入力波形信号を所定のレベルまで増幅する増
幅器、３は所定レベルのアナログ入力波形信号をクロッ
ク２０のタイミングでデジタルデータ１６に変換するＡ
Ｄ変換器、４はデジタルデータ１６をクロック２０のタ
イミングで記憶し、またクロック２１のタイミングでデ
ータバス１７に記憶されたデジタル波形データを出力す
る第１メモリ（波形メモリ）、５は第１メモリ４の出力
データをそのまま記憶、またはマイクロプロセッサ１０
により演算等のデジタル処理を行なった後のデータを記
憶する第２メモリ、６は表示器７に波形表示をする為の
表示回路である。また１３は、アナログ入力波形信号の
トリガ信号を取り出す為のトリガピックオフ回路、１２
はトリガが発生したらオンするスイッチ、９はトリガ後
のサンプリングデータ数を決めるカウンタ、１１は、カ
ウンタ９がキャリー出力をしたらオフするスイッチ、８
は発振器でクロック２８を出力し、スイッチ１１及び１
／４分周回路２７に入力されスイッチ１１がオンの時Ａ
Ｄ変換器３、第１メモリ４のクロック２０となり、また
１／４分周回路２７で１／４クロック２７となりスイッ
チ１２がオンの時カウンタ９のカウント用クロック３０
となる。１０のマイクロプロッセサは、カウンタ９、第
１メモリ４のリード信号２１及び第２メモリ５、表示回
路６の制御を行う。
はアナログ入力波形信号を所定のレベルまで増幅する増
幅器、３は所定レベルのアナログ入力波形信号をクロッ
ク２０のタイミングでデジタルデータ１６に変換するＡ
Ｄ変換器、４はデジタルデータ１６をクロック２０のタ
イミングで記憶し、またクロック２１のタイミングでデ
ータバス１７に記憶されたデジタル波形データを出力す
る第１メモリ（波形メモリ）、５は第１メモリ４の出力
データをそのまま記憶、またはマイクロプロセッサ１０
により演算等のデジタル処理を行なった後のデータを記
憶する第２メモリ、６は表示器７に波形表示をする為の
表示回路である。また１３は、アナログ入力波形信号の
トリガ信号を取り出す為のトリガピックオフ回路、１２
はトリガが発生したらオンするスイッチ、９はトリガ後
のサンプリングデータ数を決めるカウンタ、１１は、カ
ウンタ９がキャリー出力をしたらオフするスイッチ、８
は発振器でクロック２８を出力し、スイッチ１１及び１
／４分周回路２７に入力されスイッチ１１がオンの時Ａ
Ｄ変換器３、第１メモリ４のクロック２０となり、また
１／４分周回路２７で１／４クロック２７となりスイッ
チ１２がオンの時カウンタ９のカウント用クロック３０
となる。１０のマイクロプロッセサは、カウンタ９、第
１メモリ４のリード信号２１及び第２メモリ５、表示回
路６の制御を行う。
【０００４】次にこの動作について説明する。
【０００５】始めにサンプリング動作について、入力端
子１より入力されたアナログ信号１４は、増幅器２によ
り所定のレベルに変換されアナログデジタル変換器３
（ＡＤＣ）に入力される。変換クロック２０により変換
されたデジタル波形信号１６は、第１メモリ５にクロッ
ク２０のタイミングで記憶される。サンプリングの開始
はマイクロプロセッサ１０によりカウンタ９のキャリー
（ＣＲＹ）信号２４をディスエーブルとしスイッチ１１
をオンすることによりクロック２０がＡＤ変換器３、第
１メモリ４に印加され行われる。またサンプリングの停
止は、トリガピックオフ回路１３の出力であるトリガ信
号２５によりスイッチ１２がオンされクロック２８の１
／４分周回路２７の出力２０がカウンタ９のカウント用
クロック３０となり、マイクロプロセッサ１０により設
定された値をカウントした後キャリー信号２４がイネー
ブルとなりスイッチ１１をオフすることにより行われ
る。次にデータ転送、表示動作について、第１メモリ４
に記憶されたデータは、マイクロプロセッサ１０により
制御され第２メモリ５に転送される。ここで演算等のデ
ータ処理があれば、マイクロプロセッサ１０によりデー
タ処理され再び第２メモリ５に記憶される。第２メモリ
５に記憶されたデータは、マイクロプロセッサ１０によ
り表示用のデータに変換され表示回路６に転送され表示
器７により表示される。
子１より入力されたアナログ信号１４は、増幅器２によ
り所定のレベルに変換されアナログデジタル変換器３
（ＡＤＣ）に入力される。変換クロック２０により変換
されたデジタル波形信号１６は、第１メモリ５にクロッ
ク２０のタイミングで記憶される。サンプリングの開始
はマイクロプロセッサ１０によりカウンタ９のキャリー
（ＣＲＹ）信号２４をディスエーブルとしスイッチ１１
をオンすることによりクロック２０がＡＤ変換器３、第
１メモリ４に印加され行われる。またサンプリングの停
止は、トリガピックオフ回路１３の出力であるトリガ信
号２５によりスイッチ１２がオンされクロック２８の１
／４分周回路２７の出力２０がカウンタ９のカウント用
クロック３０となり、マイクロプロセッサ１０により設
定された値をカウントした後キャリー信号２４がイネー
ブルとなりスイッチ１１をオフすることにより行われ
る。次にデータ転送、表示動作について、第１メモリ４
に記憶されたデータは、マイクロプロセッサ１０により
制御され第２メモリ５に転送される。ここで演算等のデ
ータ処理があれば、マイクロプロセッサ１０によりデー
タ処理され再び第２メモリ５に記憶される。第２メモリ
５に記憶されたデータは、マイクロプロセッサ１０によ
り表示用のデータに変換され表示回路６に転送され表示
器７により表示される。
【０００６】また、入力波形と表示波形の関係を図６に
示す。
示す。
【０００７】アナログ入力波形信号１４は、クロック２
０（クロック２８と同じ）のタイミングでサンプリング
される。サンプリングポイントは図６中の黒丸の点で示
す様になる。これに対しトリガ後のサンプリングデータ
数を決定するカウンタ９はクロック３０（クロック２９
と同じ）でカウントされる。このクロック３０はサンプ
リングクロック２０に対し１／４分周されている為カウ
ンタの時間軸分解能も１／４となる。例えばトリガポイ
ントのデータであるａ点でのデータに対し、カウントク
ロック３０はＡ、Ｂ、Ｃ、Ｄの状態が考えられる為、カ
ウントの開始はａ、ｂ、ｃ、ｄからの４通りとなる。そ
してサンプリングされたデータは図６中の５の様にな
る。従ってこのデータをそのまま表示するとサンプリン
グ毎に表示位置が変わる４データのトリガジッタとして
見える。
０（クロック２８と同じ）のタイミングでサンプリング
される。サンプリングポイントは図６中の黒丸の点で示
す様になる。これに対しトリガ後のサンプリングデータ
数を決定するカウンタ９はクロック３０（クロック２９
と同じ）でカウントされる。このクロック３０はサンプ
リングクロック２０に対し１／４分周されている為カウ
ンタの時間軸分解能も１／４となる。例えばトリガポイ
ントのデータであるａ点でのデータに対し、カウントク
ロック３０はＡ、Ｂ、Ｃ、Ｄの状態が考えられる為、カ
ウントの開始はａ、ｂ、ｃ、ｄからの４通りとなる。そ
してサンプリングされたデータは図６中の５の様にな
る。従ってこのデータをそのまま表示するとサンプリン
グ毎に表示位置が変わる４データのトリガジッタとして
見える。
【０００８】
【発明が解決しようとする課題】 つまり、サンプリン
グ後のデータ数はトリガカウンタ９のカウント数により
決定するが、カウント開始がａを基準にするとｂはサン
プリングクロック２０の１周期分、 ｃはサンプリング
クロック２０の２周期分、 ｄはサンプリングクロック
２０の３周期分遅れる為、トリガカウンタ９の停止（キ
ャリー信号９の出力）がその分遅れる為トリガ後のサン
プリングデータ数が多くなり、本来トリガ点があるべき
データの位置（アドレス）がずれる為トリガジッタとし
て表示される。 以上トリガカウンタ９をサンプリング
クロック２０に対し１／４分周のクロックとしたが、１
／ｍ （ｍ＝２、３、４、・・・）としても同様であ
り、またｍデータのトリガジッタが同じ様に発生する。
グ後のデータ数はトリガカウンタ９のカウント数により
決定するが、カウント開始がａを基準にするとｂはサン
プリングクロック２０の１周期分、 ｃはサンプリング
クロック２０の２周期分、 ｄはサンプリングクロック
２０の３周期分遅れる為、トリガカウンタ９の停止（キ
ャリー信号９の出力）がその分遅れる為トリガ後のサン
プリングデータ数が多くなり、本来トリガ点があるべき
データの位置（アドレス）がずれる為トリガジッタとし
て表示される。 以上トリガカウンタ９をサンプリング
クロック２０に対し１／４分周のクロックとしたが、１
／ｍ （ｍ＝２、３、４、・・・）としても同様であ
り、またｍデータのトリガジッタが同じ様に発生する。
【０００９】ここで、前述のトリガカウンタ９のカウン
トクロック３０に、サンプリングクロック２０と同じ周
期のクロック用いた場合には、トリガジッタは発生しな
い。しかしながらこの場合以下の欠点がある。
トクロック３０に、サンプリングクロック２０と同じ周
期のクロック用いた場合には、トリガジッタは発生しな
い。しかしながらこの場合以下の欠点がある。
【００１０】１．高速サンプリングの場合トリガカウン
タにおいても同じ高速クロックでカウントする必要があ
るため消費電力の増大となり、また高価な高速カウンタ
が必要となる。
タにおいても同じ高速クロックでカウントする必要があ
るため消費電力の増大となり、また高価な高速カウンタ
が必要となる。
【００１１】２．特に大容量の波形メモリを使用した場
合トリガカウンタもサンプリングデータ数に応じてビッ
ト数を増やす必要があり、コストアップ、実装面積の増
大となる。従って前述の方式により上記の欠点がなくな
るが、従来技術に示す通り波形データとトリガポイント
にずれが生じ、表示においてはトリガジッタとして見え
る欠点がある。
合トリガカウンタもサンプリングデータ数に応じてビッ
ト数を増やす必要があり、コストアップ、実装面積の増
大となる。従って前述の方式により上記の欠点がなくな
るが、従来技術に示す通り波形データとトリガポイント
にずれが生じ、表示においてはトリガジッタとして見え
る欠点がある。
【００１２】
【課題を解決するための手段】 本発明は、インタポレ
ート回路を使用することによりトリガ信号とトリガカウ
ンタのカウントクロックの時間差が分かり、これによっ
てサンプリングデータの記憶位置を修正するものであ
る。
ート回路を使用することによりトリガ信号とトリガカウ
ンタのカウントクロックの時間差が分かり、これによっ
てサンプリングデータの記憶位置を修正するものであ
る。
【００１３】その結果、トリガジッタを発生させずトリ
ガカウンタの低速化、また特に大容量の波形メモリを使
用した場合でもトリガカウンタのビット数を減らすこと
ができる。
ガカウンタの低速化、また特に大容量の波形メモリを使
用した場合でもトリガカウンタのビット数を減らすこと
ができる。
【００１４】
【発明の実施の形態】 以下この発明の一実施例を図
１、２により説明する。 １はアナログ入力波形信号の
入力端子、２はアナログ入力波形信号を所定のレベルま
で増幅する増幅器、３は所定レベルのアナログ入力波形
信号をクロック２０のタイミングでデジタルデータ１６
に変換するＡＤ変換器、４はデジタルデータ１６をクロ
ック２０のタイミングで記憶し、またクロック２１のタ
イミングでデータバス１７に記憶されたデジタル波形デ
ータを出力する第１メモリ（波形メモリ）、５は第１メ
モリ４の出力データをそのまま記憶、またはマイクロプ
ロセッサ１０により演算等のデジタル処理を行なった後
のデータを記憶する第２メモリ、６は表示器７に波形表
示をする為の表示回路である。また１３は、アナログ入
力波形信号のトリガ信号を取り出す為のトリガピックオ
フ回路、１２はトリガが発生したらオンするスイッチ、
９はトリガ後のサンプリングデータ数を決めるカウン
タ、１１は、カウンタ９がキャリー出力をしたらオフす
るスイッチ、８は発振器でクロック２８を出力し、スイ
ッチ１１及び１／４分周回路２７に入力されスイッチ１
１がオンの時ＡＤ変換器３、第１メモリ４のクロック２
０となり、また１／４分周回路２７で１／４クロック２
７となりスイッチ１２がオンの時カウンタ９のカウント
用クロック３０となる。１０のマイクロプロッセサは、
カウンタ９、第１メモリ４のリード信号２１及び第２メ
モリ５、表示回路６、インタポレート回路３１の制御を
行う。インタポレート回路３１は、トリガ信号２５とク
ロック２９の時間差を算出しマイクロプロセッサ１０に
送る。このインタポレート回路３１の内部構造は図３に
示す通りで、その動作は図４に示すとおりである。
１、２により説明する。 １はアナログ入力波形信号の
入力端子、２はアナログ入力波形信号を所定のレベルま
で増幅する増幅器、３は所定レベルのアナログ入力波形
信号をクロック２０のタイミングでデジタルデータ１６
に変換するＡＤ変換器、４はデジタルデータ１６をクロ
ック２０のタイミングで記憶し、またクロック２１のタ
イミングでデータバス１７に記憶されたデジタル波形デ
ータを出力する第１メモリ（波形メモリ）、５は第１メ
モリ４の出力データをそのまま記憶、またはマイクロプ
ロセッサ１０により演算等のデジタル処理を行なった後
のデータを記憶する第２メモリ、６は表示器７に波形表
示をする為の表示回路である。また１３は、アナログ入
力波形信号のトリガ信号を取り出す為のトリガピックオ
フ回路、１２はトリガが発生したらオンするスイッチ、
９はトリガ後のサンプリングデータ数を決めるカウン
タ、１１は、カウンタ９がキャリー出力をしたらオフす
るスイッチ、８は発振器でクロック２８を出力し、スイ
ッチ１１及び１／４分周回路２７に入力されスイッチ１
１がオンの時ＡＤ変換器３、第１メモリ４のクロック２
０となり、また１／４分周回路２７で１／４クロック２
７となりスイッチ１２がオンの時カウンタ９のカウント
用クロック３０となる。１０のマイクロプロッセサは、
カウンタ９、第１メモリ４のリード信号２１及び第２メ
モリ５、表示回路６、インタポレート回路３１の制御を
行う。インタポレート回路３１は、トリガ信号２５とク
ロック２９の時間差を算出しマイクロプロセッサ１０に
送る。このインタポレート回路３１の内部構造は図３に
示す通りで、その動作は図４に示すとおりである。
【００１５】次に動作について説明する。
【００１６】サンプリング動作、データ転送、表示動作
は従来技術と同様に、入力端子１より入力されたアナロ
グ信号１４は、増幅器２により所定のレベルに変換され
アナログデジタル変換器３（ＡＤＣ）に入力される。変
換クロック２０により変換されたデジタル波形信号１６
は、第１メモリ５にクロック２０のタイミングで記憶さ
れる。サンプリングの開始はマイクロプロセッサ１０に
よりカウンタ９のキャリー（ＣＲＹ）信号２４をディス
エーブルとしスイッチ１１をオンすることによりクロッ
ク２０がＡＤ変換器３、第１メモリ４に印加され行われ
る。またサンプリングの停止は、トリガピックオフ回路
１３の出力であるトリガ信号２５によりスイッチ１２が
オンされクロック２８の１／４分周回路２７の出力２０
がカウンタ９のカウント用クロック３０となり、マイク
ロプロセッサ１０により設定された値をカウントした後
キャリー信号２４がイネーブルとなりスイッチ１１をオ
フすることにより行われる。第１メモリ４に記憶された
データは、マイクロプロセッサ１０により制御され第２
メモリ５に転送される。ここで演算等のデータ処理があ
れば、マイクロプロセッサ１０によりデータ処理され再
び第２メモリ５に記憶される。第２メモリ５に記憶され
たデータは、マイクロプロセッサ１０により表示用のデ
ータに変換され表示回路６に転送され表示器７により表
示される。インタポレート回路３１はトリガ信号２５を
入力しクロック２９との時間差を算出しマイクロプロセ
ッサ１０に送る。マイクロプロセッサ１０は第１メモリ
４から第２メモリ５に転送したデジタル波形データをイ
ンタポレート回路３１の結果によりデータの先頭アドレ
スをずらし、再び第２メモリ５に記憶させた後表示させ
る。
は従来技術と同様に、入力端子１より入力されたアナロ
グ信号１４は、増幅器２により所定のレベルに変換され
アナログデジタル変換器３（ＡＤＣ）に入力される。変
換クロック２０により変換されたデジタル波形信号１６
は、第１メモリ５にクロック２０のタイミングで記憶さ
れる。サンプリングの開始はマイクロプロセッサ１０に
よりカウンタ９のキャリー（ＣＲＹ）信号２４をディス
エーブルとしスイッチ１１をオンすることによりクロッ
ク２０がＡＤ変換器３、第１メモリ４に印加され行われ
る。またサンプリングの停止は、トリガピックオフ回路
１３の出力であるトリガ信号２５によりスイッチ１２が
オンされクロック２８の１／４分周回路２７の出力２０
がカウンタ９のカウント用クロック３０となり、マイク
ロプロセッサ１０により設定された値をカウントした後
キャリー信号２４がイネーブルとなりスイッチ１１をオ
フすることにより行われる。第１メモリ４に記憶された
データは、マイクロプロセッサ１０により制御され第２
メモリ５に転送される。ここで演算等のデータ処理があ
れば、マイクロプロセッサ１０によりデータ処理され再
び第２メモリ５に記憶される。第２メモリ５に記憶され
たデータは、マイクロプロセッサ１０により表示用のデ
ータに変換され表示回路６に転送され表示器７により表
示される。インタポレート回路３１はトリガ信号２５を
入力しクロック２９との時間差を算出しマイクロプロセ
ッサ１０に送る。マイクロプロセッサ１０は第１メモリ
４から第２メモリ５に転送したデジタル波形データをイ
ンタポレート回路３１の結果によりデータの先頭アドレ
スをずらし、再び第２メモリ５に記憶させた後表示させ
る。
【００１７】ここでインタポレート回路３１の動作を図
３、４により説明する。トリガ信号２５が発生するとフ
リップフロップ４３のセットをイネーブルとしＱ出力４
０から“Ｈ”が出力される。また、トリガ信号２５に対
し次のクロック２９の発生によりフリップフロップ４３
のＱ出力４０は“Ｌ”となる。このＱ出力４０の１パル
スはｔｗ１のパルス幅をもってスイッチ４７をオンさせ
電流源４８よりコンデンサ４４にｔｗ１の間チャージさ
せる。スイッチ４７がオフとなった後コンデンサ４４は
電流源４５によりｔｗ２の時間によってッディスチャー
ジする。この電圧変動４１はコンパレータ４９に入力さ
れＶＥＥと比較される。コンパレータ４９はカウンタ４
６のイネーブル信号となるｔｗ３のパルス幅の信号４２
を出力する。カウンタ４６はイネーブルの間クロック２
９のタイミングでカウントされそのカウント値をマイク
ロプロセッサ１０に送る。
３、４により説明する。トリガ信号２５が発生するとフ
リップフロップ４３のセットをイネーブルとしＱ出力４
０から“Ｈ”が出力される。また、トリガ信号２５に対
し次のクロック２９の発生によりフリップフロップ４３
のＱ出力４０は“Ｌ”となる。このＱ出力４０の１パル
スはｔｗ１のパルス幅をもってスイッチ４７をオンさせ
電流源４８よりコンデンサ４４にｔｗ１の間チャージさ
せる。スイッチ４７がオフとなった後コンデンサ４４は
電流源４５によりｔｗ２の時間によってッディスチャー
ジする。この電圧変動４１はコンパレータ４９に入力さ
れＶＥＥと比較される。コンパレータ４９はカウンタ４
６のイネーブル信号となるｔｗ３のパルス幅の信号４２
を出力する。カウンタ４６はイネーブルの間クロック２
９のタイミングでカウントされそのカウント値をマイク
ロプロセッサ１０に送る。
【００１８】この様にしてトリガ信号２５とクロック２
９の時間差がカウント値として変換されることによりマ
イクロプロセッサ１０による処理が可能となる。 ま
た、入力波形と表示波形の関係を図２に示す。アナログ
入力波形信号１４は、クロック２０（クロック２８と同
じ）のタイミングでサンプリングされる。サンプリング
ポイントは図２中の黒丸の点で示す様になる。
９の時間差がカウント値として変換されることによりマ
イクロプロセッサ１０による処理が可能となる。 ま
た、入力波形と表示波形の関係を図２に示す。アナログ
入力波形信号１４は、クロック２０（クロック２８と同
じ）のタイミングでサンプリングされる。サンプリング
ポイントは図２中の黒丸の点で示す様になる。
【００１９】これに対しトリガ後のサンプリングデータ
数を決定するカウンタ９はクロック３０（クロック２９
と同じ）でカウントされる。このクロック３０はサンプ
リングクロック２０に対し１／４分周されている為カウ
ンタの時間軸分解能も１／４となる。例えばトリガポイ
ントのデータであるａ点でのデータに対し、カウントク
ロック３０はＡ、Ｂ、Ｃ、Ｄの状態が考えられる為、カ
ウントの開始はａ、ｂ、ｃ、ｄからの４通りとなる。そ
してサンプリングされたデータは図２中の５の様にな
る。次に第１メモリ４から第２メモリ５に転送されたデ
ータをインタポレート回路３１からのトリガポイントと
トリガカウンタ９のクロック３０との差のデータにより
アドレスをずらし表示すると７の様にトリガジッタが発
生しない表示となる。例えばインタポレート回路３１か
らのトリガポイントとトリガカウンタ９のクロック３０
との差の最大がＤｍａｘ、最小Ｄｍｉｎでサンプリング
毎にＤｎというカウント値が送られた場合、 Ｄｍｉｎ ＝＜Ｄｎ＝＜Ｄｍｉｎ＋（Ｄｍａｘ−Ｄｍｉ
ｎ）×１／４ の時先頭アドレスはそのまま Ｄｍｉｎ＋（Ｄｍａｘ−Ｄｍｉｎ）×１／４＜ Ｄｎ＝
＜ Ｄｍｉｎ＋（Ｄｍａｘ−Ｄｍｉｎ）×２／４ の時先頭アドレスを１増やす（１データ右にずらす） Ｄｍｉｎ＋（Ｄｍａｘ−Ｄｍｉｎ）×２／４＜ Ｄｎ＝
＜ Ｄｍｉｎ＋（Ｄｍａｘ−Ｄｍｉｎ）×３／４の時先
頭アドレスを２増やす（２データ右にずらす） Ｄｍｉｎ＋（Ｄｍａｘ−Ｄｍｉｎ）×３／４＜ Ｄｎ＝
＜ Ｄｍａｘ の時先頭アドレスを３増やす(３データ右にずらす)とい
うように場合分けすればトリガジッタが発生しなくな
る。 ここでサンプリングクロック２０に対しトリガカ
ウンタ９のカウントクロック３０は１／４分周として記
述しだが、１／ｍ（ｍ＝２、３、４・・・）としても同
様でありその分上記の場合分けがｍ個の式となる。
数を決定するカウンタ９はクロック３０（クロック２９
と同じ）でカウントされる。このクロック３０はサンプ
リングクロック２０に対し１／４分周されている為カウ
ンタの時間軸分解能も１／４となる。例えばトリガポイ
ントのデータであるａ点でのデータに対し、カウントク
ロック３０はＡ、Ｂ、Ｃ、Ｄの状態が考えられる為、カ
ウントの開始はａ、ｂ、ｃ、ｄからの４通りとなる。そ
してサンプリングされたデータは図２中の５の様にな
る。次に第１メモリ４から第２メモリ５に転送されたデ
ータをインタポレート回路３１からのトリガポイントと
トリガカウンタ９のクロック３０との差のデータにより
アドレスをずらし表示すると７の様にトリガジッタが発
生しない表示となる。例えばインタポレート回路３１か
らのトリガポイントとトリガカウンタ９のクロック３０
との差の最大がＤｍａｘ、最小Ｄｍｉｎでサンプリング
毎にＤｎというカウント値が送られた場合、 Ｄｍｉｎ ＝＜Ｄｎ＝＜Ｄｍｉｎ＋（Ｄｍａｘ−Ｄｍｉ
ｎ）×１／４ の時先頭アドレスはそのまま Ｄｍｉｎ＋（Ｄｍａｘ−Ｄｍｉｎ）×１／４＜ Ｄｎ＝
＜ Ｄｍｉｎ＋（Ｄｍａｘ−Ｄｍｉｎ）×２／４ の時先頭アドレスを１増やす（１データ右にずらす） Ｄｍｉｎ＋（Ｄｍａｘ−Ｄｍｉｎ）×２／４＜ Ｄｎ＝
＜ Ｄｍｉｎ＋（Ｄｍａｘ−Ｄｍｉｎ）×３／４の時先
頭アドレスを２増やす（２データ右にずらす） Ｄｍｉｎ＋（Ｄｍａｘ−Ｄｍｉｎ）×３／４＜ Ｄｎ＝
＜ Ｄｍａｘ の時先頭アドレスを３増やす(３データ右にずらす)とい
うように場合分けすればトリガジッタが発生しなくな
る。 ここでサンプリングクロック２０に対しトリガカ
ウンタ９のカウントクロック３０は１／４分周として記
述しだが、１／ｍ（ｍ＝２、３、４・・・）としても同
様でありその分上記の場合分けがｍ個の式となる。
【００２０】
【発明の効果】 本発明によれば、トリガジッタを発生
させずにトリガカウンタをサンプリングクロックに対し
低速で動作させることができる為消費電力が抑えられ、
また、安価なカウンタデバイスが使用でき、更にカウン
タのビット数も減らすことができる為実装面積も少なく
なる。
させずにトリガカウンタをサンプリングクロックに対し
低速で動作させることができる為消費電力が抑えられ、
また、安価なカウンタデバイスが使用でき、更にカウン
タのビット数も減らすことができる為実装面積も少なく
なる。
【図１】本発明の一実施例を示すブロック図
【図２】本発明の一実施例の入力波形と表示波形の関係
図
図
【図３】インタポレート回路の説明用のブロック図
【図４】インタポレート回路の説明用のシーケンスチャ
ート従来の方式を示すブロック図
ート従来の方式を示すブロック図
【図５】従来の方式を示すブロック図
【図６】従来の方式の入力波形と表示波形の関係図
３ ＡＤ変換器、４ 第１メモリ(波形メモリ)、５ 第
２メモリ、６ 表示回路、７ 表示器、８ 発振器、９
トリガカウンタ、１０ マイクロプロセッサ、３１
インタポレート回路
２メモリ、６ 表示回路、７ 表示器、８ 発振器、９
トリガカウンタ、１０ マイクロプロセッサ、３１
インタポレート回路
Claims (3)
- 【請求項１】 被観測信号をデジタルデータに変換し、
メモリに記憶する波形記憶装置において、前記被観測信
号をサンプリングするためのサンプリングクロックを１
／ｍ（ｍ＝２、３、４、・・・）に分周してカウント用
クロックを出力する分周器と、前記被観測信号から取り
出されたトリガ信号が入力したことにより動作を開始し
該カウント用クロックで動作するトリガカウンタと、を
有し、前記トリガ信号と前記１／ｍに分周されたクロッ
クの時間差を求めることによりサンプリングデータのメ
モリの記憶位置を時間差に応じて修正することを特徴と
する波形記憶装置。 - 【請求項２】 請求項１記載のものにおいて、サンプリ
ングクロックとトリガカウンタのクロックの分周比に応
じてトリガ信号とトリガカウンタのクロックの時間差の
最大と最小の間を分割することにより、サンプリングデ
ータを修正する内容を決めることを特徴とする波形記憶
装置。 - 【請求項３】 請求項２記載のものにおいて、サンプリ
ングデータの修正は、各サンプリングポイントに対応す
るアドレスをシフトすることにより行なうことを特徴と
する波形記憶装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP34006295A JP3402887B2 (ja) | 1995-12-27 | 1995-12-27 | 波形記憶装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP34006295A JP3402887B2 (ja) | 1995-12-27 | 1995-12-27 | 波形記憶装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH09178780A JPH09178780A (ja) | 1997-07-11 |
| JP3402887B2 true JP3402887B2 (ja) | 2003-05-06 |
Family
ID=18333365
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP34006295A Expired - Fee Related JP3402887B2 (ja) | 1995-12-27 | 1995-12-27 | 波形記憶装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3402887B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| DE102005035394A1 (de) * | 2005-07-28 | 2007-02-15 | Rohde & Schwarz Gmbh & Co Kg | Verfahren und System zur digitalen Triggerung von Signalen auf der Basis von zwei zeitlich beabstandeten Triggerereignissen |
-
1995
- 1995-12-27 JP JP34006295A patent/JP3402887B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH09178780A (ja) | 1997-07-11 |
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