JP3015747B2 - エンコーダの内挿回路 - Google Patents
エンコーダの内挿回路Info
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- H03—ELECTRONIC CIRCUITRY
- H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
- H03M1/00—Analogue/digital conversion; Digital/analogue conversion
- H03M1/12—Analogue/digital converters
- H03M1/20—Increasing resolution using an n bit system to obtain n + m bits
- H03M1/202—Increasing resolution using an n bit system to obtain n + m bits by interpolation
- H03M1/207—Increasing resolution using an n bit system to obtain n + m bits by interpolation using a digital interpolation circuit
-
- G—PHYSICS
- G01—MEASURING; TESTING
- G01D—MEASURING NOT SPECIALLY ADAPTED FOR A SPECIFIC VARIABLE; ARRANGEMENTS FOR MEASURING TWO OR MORE VARIABLES NOT COVERED IN A SINGLE OTHER SUBCLASS; TARIFF METERING APPARATUS; MEASURING OR TESTING NOT OTHERWISE PROVIDED FOR
- G01D5/00—Mechanical means for transferring the output of a sensing member; Means for converting the output of a sensing member to another variable where the form or nature of the sensing member does not constrain the means for converting; Transducers not specially adapted for a specific variable
- G01D5/12—Mechanical means for transferring the output of a sensing member; Means for converting the output of a sensing member to another variable where the form or nature of the sensing member does not constrain the means for converting; Transducers not specially adapted for a specific variable using electric or magnetic means
- G01D5/244—Mechanical means for transferring the output of a sensing member; Means for converting the output of a sensing member to another variable where the form or nature of the sensing member does not constrain the means for converting; Transducers not specially adapted for a specific variable using electric or magnetic means influencing characteristics of pulses or pulse trains; generating pulses or pulse trains
- G01D5/24404—Interpolation using high frequency signals
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- H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
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- H03M1/12—Analogue/digital converters
- H03M1/22—Analogue/digital converters pattern-reading type
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Description
【０００１】
【発明の属する技術分野】この発明は、位置、角度、速
度、角速度等の検出を行うエンコーダの２相正弦波信号
にディジタル的に内挿処理を加えて高分解能の２相方形
波データを得る内挿回路に関する。
度、角速度等の検出を行うエンコーダの２相正弦波信号
にディジタル的に内挿処理を加えて高分解能の２相方形
波データを得る内挿回路に関する。
【０００２】
【従来の技術】エンコーダのスケールに形成される格子
の間隔には加工限界がある。従ってスケール格子より細
かい間隔を測定するためには、エンコーダが出力する正
弦波状信号の位相変化の空間周期を更に細分して内挿す
る必要があり、このため従来より種々の内挿回路が用い
られている。
の間隔には加工限界がある。従ってスケール格子より細
かい間隔を測定するためには、エンコーダが出力する正
弦波状信号の位相変化の空間周期を更に細分して内挿す
る必要があり、このため従来より種々の内挿回路が用い
られている。
【０００３】図５は、従来のディジタル処理による内挿
回路の一例である。エンコーダ４０が互いに９０°位相
がずれたＡ，Ｂ相の２相正弦波信号ＩＮＡ，ＩＮＢを出
力する場合、この２相正弦波信号ＩＮＡ，ＩＮＢはそれ
ぞれ、サンプルホールド回路４１ａ，４１ｂにより第１
のクロックＣＫ１でサンプリングされ、Ａ／Ｄコンバー
タ４２ａ，４２ｂによりディジタルデータＤＡ，ＤＢに
変換される。このディジタルデータＤＡ，ＤＢに基づい
て各サンプリング点の位相角データＰＨを、ルックアッ
プテーブルを記憶したメモリ４３を用いて求める。ルッ
クアップテーブルは、逆正接関数（ＡＴＡＮ）用いた次
の数１に基づいて作成されたものである。
回路の一例である。エンコーダ４０が互いに９０°位相
がずれたＡ，Ｂ相の２相正弦波信号ＩＮＡ，ＩＮＢを出
力する場合、この２相正弦波信号ＩＮＡ，ＩＮＢはそれ
ぞれ、サンプルホールド回路４１ａ，４１ｂにより第１
のクロックＣＫ１でサンプリングされ、Ａ／Ｄコンバー
タ４２ａ，４２ｂによりディジタルデータＤＡ，ＤＢに
変換される。このディジタルデータＤＡ，ＤＢに基づい
て各サンプリング点の位相角データＰＨを、ルックアッ
プテーブルを記憶したメモリ４３を用いて求める。ルッ
クアップテーブルは、逆正接関数（ＡＴＡＮ）用いた次
の数１に基づいて作成されたものである。
【０００４】
【数１】ＰＨ＝ＡＴＡＮ（ＤＡ／ＤＢ）
【０００５】２相正弦波信号ＩＮＡ，ＩＮＢと位相角デ
ータＰＨとの関係は、図６のようになる。メモリ４３に
より求められた位相角データＰＨは、クロックＣＫ１に
より順次、レジスタ４４に取り込まれ、更にレジスタ４
５に転送される。これらのレジスタ４４，４５に保持さ
れる１周期ずれた位相角データの差分が減算器４６によ
りとられて、その差分データＤＸに基づいて、第１のク
ロックＣＫ１に同期したこれより高周波の第２のクロッ
クＣＫ２で駆動される２相方形波発生回路４７で２相方
形波データが作られる。
ータＰＨとの関係は、図６のようになる。メモリ４３に
より求められた位相角データＰＨは、クロックＣＫ１に
より順次、レジスタ４４に取り込まれ、更にレジスタ４
５に転送される。これらのレジスタ４４，４５に保持さ
れる１周期ずれた位相角データの差分が減算器４６によ
りとられて、その差分データＤＸに基づいて、第１のク
ロックＣＫ１に同期したこれより高周波の第２のクロッ
クＣＫ２で駆動される２相方形波発生回路４７で２相方
形波データが作られる。
【０００６】２相方形波発生回路４７は、差分データＤ
Ｘの極性と絶対値により２相方形波出力ＯＵＴＡ，ＯＵ
ＴＢの組み合わせ（Ａ，Ｂ）の４つの相（０，０），
（１，０），（１，１），（０，１）の間の状態遷移を
選択することでスケールの移動方向の情報を含むディジ
タル２相方形波データを発生するものである。その状態
遷移図は図７のようになる。位相角データＰＨが増加す
る場合（差分データが正の場合）は、図７のＵＰで示す
方向に、（０，０）→（１，０）→（１，１）→（０，
１）なる状態遷移をし、差分データが負の場合はＤＯＷ
Ｎで示す方向に、（０，０）→（０，１）→（１，１）
→（１，０）なる状態遷移をすることにより、ディジタ
ル２相方形波データが発生される。
Ｘの極性と絶対値により２相方形波出力ＯＵＴＡ，ＯＵ
ＴＢの組み合わせ（Ａ，Ｂ）の４つの相（０，０），
（１，０），（１，１），（０，１）の間の状態遷移を
選択することでスケールの移動方向の情報を含むディジ
タル２相方形波データを発生するものである。その状態
遷移図は図７のようになる。位相角データＰＨが増加す
る場合（差分データが正の場合）は、図７のＵＰで示す
方向に、（０，０）→（１，０）→（１，１）→（０，
１）なる状態遷移をし、差分データが負の場合はＤＯＷ
Ｎで示す方向に、（０，０）→（０，１）→（１，１）
→（１，０）なる状態遷移をすることにより、ディジタ
ル２相方形波データが発生される。
【０００７】図８は、この従来方式により、第１のクロ
ックＣＫ１のＫ−１，Ｋ，Ｋ＋１，Ｋ＋２の各周期での
差分データＤＸが０，１，５，３である場合について、
ディジタル２相方形波データが得られる様子を示してい
る。２相方形波データＯＵＴＡ，ＯＵＴＢの全ての立上
り及び立下がりエッジがいわゆる内挿パルスに相当し、
図８に示す外部カウンタは、この内挿パルスをカウント
する外部カウンタの値を示している。この様に、第１の
クロックＣＫ１により順次得られる位相角データＰＨに
ついて、そのクロック周期内で高周波の第２のクロック
ＣＫ２で位相角データＰＨと前回値との差分データＤＸ
の増減処理を行うことにより、第１，第２のクロックＣ
Ｋ１，ＣＫ２の周期比で決まる分割数で内挿した２相方
形波データＯＵＴＡ，ＯＵＴＢを得ることができる。
ックＣＫ１のＫ−１，Ｋ，Ｋ＋１，Ｋ＋２の各周期での
差分データＤＸが０，１，５，３である場合について、
ディジタル２相方形波データが得られる様子を示してい
る。２相方形波データＯＵＴＡ，ＯＵＴＢの全ての立上
り及び立下がりエッジがいわゆる内挿パルスに相当し、
図８に示す外部カウンタは、この内挿パルスをカウント
する外部カウンタの値を示している。この様に、第１の
クロックＣＫ１により順次得られる位相角データＰＨに
ついて、そのクロック周期内で高周波の第２のクロック
ＣＫ２で位相角データＰＨと前回値との差分データＤＸ
の増減処理を行うことにより、第１，第２のクロックＣ
Ｋ１，ＣＫ２の周期比で決まる分割数で内挿した２相方
形波データＯＵＴＡ，ＯＵＴＢを得ることができる。
【０００８】
【発明が解決しようとする課題】しかし上述した従来の
ディジタル演算による内挿方式では、図８から明らかな
ように、内挿パルスの疎密が大きくなるという問題があ
る。これは、各位相角データの１周期毎の差分データを
そのまま直接第１のクロックより高周波の第２のクロッ
クＣＫ２により増減処理しているためである。この内挿
パルスの疎密は、エンコーダの動的精度、即ちエンコー
ダ移動時のリアルタイムの位置検出精度の低下の原因と
なる。特に数値制御装置等において、一定時間毎の位置
差から速度情報を得る場合には、その速度情報の精度低
下が問題になる。
ディジタル演算による内挿方式では、図８から明らかな
ように、内挿パルスの疎密が大きくなるという問題があ
る。これは、各位相角データの１周期毎の差分データを
そのまま直接第１のクロックより高周波の第２のクロッ
クＣＫ２により増減処理しているためである。この内挿
パルスの疎密は、エンコーダの動的精度、即ちエンコー
ダ移動時のリアルタイムの位置検出精度の低下の原因と
なる。特に数値制御装置等において、一定時間毎の位置
差から速度情報を得る場合には、その速度情報の精度低
下が問題になる。
【０００９】この発明は、上記事情を考慮してなされた
もので、内挿パルスの疎密を解消して動的精度の向上を
図ったエンコーダの内挿回路を提供することを目的とし
ている。
もので、内挿パルスの疎密を解消して動的精度の向上を
図ったエンコーダの内挿回路を提供することを目的とし
ている。
【００１０】
【課題を解決するための手段】この発明に係るエンコー
ダの内挿回路は、エンコーダから出力される９０°位相
がずれた２相正弦波信号をそれぞれ一定周波数の第１の
クロックでサンプリングしてディジタルデータに変換
し、得られたディジタルデータの相関関係から各サンプ
リング位相に対応する位相角データを求める位相角デー
タ変換手段と、この位相角データ変換手段により順次得
られる位相角データと１周期前の位相角データとの差分
をとる差分手段と、この差分手段により得られた差分デ
ータを前記第１のクロックと同期した第１のクロックよ
り高周波の第２のクロックに同期して前記第１のクロッ
クの周期内で均等に離散化したパルスに変換する時間補
間手段と、この時間補間手段により得られたパルスに同
期してディジタル２相方形波データを発生する２相方形
波発生手段とを備えたことを特徴としている。
ダの内挿回路は、エンコーダから出力される９０°位相
がずれた２相正弦波信号をそれぞれ一定周波数の第１の
クロックでサンプリングしてディジタルデータに変換
し、得られたディジタルデータの相関関係から各サンプ
リング位相に対応する位相角データを求める位相角デー
タ変換手段と、この位相角データ変換手段により順次得
られる位相角データと１周期前の位相角データとの差分
をとる差分手段と、この差分手段により得られた差分デ
ータを前記第１のクロックと同期した第１のクロックよ
り高周波の第２のクロックに同期して前記第１のクロッ
クの周期内で均等に離散化したパルスに変換する時間補
間手段と、この時間補間手段により得られたパルスに同
期してディジタル２相方形波データを発生する２相方形
波発生手段とを備えたことを特徴としている。
【００１１】この発明に係るエンコーダの内挿回路はま
た、エンコーダから出力される９０°位相がずれた２相
正弦波信号をそれぞれ一定周波数の第１のクロックでサ
ンプリングしてディジタルデータに変換し、得られたデ
ィジタルデータの相関関係から各サンプリング位相に対
応する位相角データを求める位相角データ変換手段と、
この位相角データ変換手段により順次得られる位相角デ
ータと１周期前の位相角データとの差分をとり得られた
差分データをその上限値を制限して１周期前の位相角デ
ータに加算して更新される位相角データとして保持する
データ更新手段と、上限値が制限された前記差分データ
を前記第１のクロックと同期した第１のクロックより高
周波の第２のクロックで積分してその積分値を保持す
る、前記第１のクロックでリセットされる積分手段と、
前記積分値が前記第１のクロックと第２のクロックの周
期比以上に達したことを検出して桁上げ検出信号を発生
する桁上げ検出手段と、前記第２のクロックに同期して
前記桁上げ検出信号のタイミングでディジタル２相方形
波データを発生する２相方形波発生手段とを備えたこと
を特徴としている。
た、エンコーダから出力される９０°位相がずれた２相
正弦波信号をそれぞれ一定周波数の第１のクロックでサ
ンプリングしてディジタルデータに変換し、得られたデ
ィジタルデータの相関関係から各サンプリング位相に対
応する位相角データを求める位相角データ変換手段と、
この位相角データ変換手段により順次得られる位相角デ
ータと１周期前の位相角データとの差分をとり得られた
差分データをその上限値を制限して１周期前の位相角デ
ータに加算して更新される位相角データとして保持する
データ更新手段と、上限値が制限された前記差分データ
を前記第１のクロックと同期した第１のクロックより高
周波の第２のクロックで積分してその積分値を保持す
る、前記第１のクロックでリセットされる積分手段と、
前記積分値が前記第１のクロックと第２のクロックの周
期比以上に達したことを検出して桁上げ検出信号を発生
する桁上げ検出手段と、前記第２のクロックに同期して
前記桁上げ検出信号のタイミングでディジタル２相方形
波データを発生する２相方形波発生手段とを備えたこと
を特徴としている。
【００１２】この発明において好ましくは、前記位相角
データ変換手段は、前記２相正弦波信号をそれぞれ前記
第１のクロックでサンプリングしてディジタルデータに
変換するＡ／Ｄ変換手段と、得られたディジタルデータ
から前記位相角データを求めるルックアップテーブルを
記憶したメモリと、このメモリから読み出された位相角
データを前記第１のクロックで順次保持する第１のデー
タ保持手段とを有し、前記データ更新手段は、前記第１
のクロックに同期して前記第１のデータ保持手段に順次
取り込まれる位相角データと１周期前の位相角データと
により更新される位相角データを保持するための第２の
データ保持手段と、前記第１のデータ保持手段に取り込
まれる位相角データと前記第２のデータ保持手段に保持
された位相角データとの差分をとる減算手段と、この減
算手段により得られた差分データの上限値を前記第１の
クロックと第２のクロックの周期比以下に制限するリミ
ッタと、このリミッタにより上限値が制限された差分デ
ータと前記第２のデータ保持手段に保持された位相角デ
ータとを加算して前記第２のデータ保持手段に保持され
た位相角データを更新するための加算手段とを有するも
のとする。
データ変換手段は、前記２相正弦波信号をそれぞれ前記
第１のクロックでサンプリングしてディジタルデータに
変換するＡ／Ｄ変換手段と、得られたディジタルデータ
から前記位相角データを求めるルックアップテーブルを
記憶したメモリと、このメモリから読み出された位相角
データを前記第１のクロックで順次保持する第１のデー
タ保持手段とを有し、前記データ更新手段は、前記第１
のクロックに同期して前記第１のデータ保持手段に順次
取り込まれる位相角データと１周期前の位相角データと
により更新される位相角データを保持するための第２の
データ保持手段と、前記第１のデータ保持手段に取り込
まれる位相角データと前記第２のデータ保持手段に保持
された位相角データとの差分をとる減算手段と、この減
算手段により得られた差分データの上限値を前記第１の
クロックと第２のクロックの周期比以下に制限するリミ
ッタと、このリミッタにより上限値が制限された差分デ
ータと前記第２のデータ保持手段に保持された位相角デ
ータとを加算して前記第２のデータ保持手段に保持され
た位相角データを更新するための加算手段とを有するも
のとする。
【００１３】この発明において好ましくは、前記位相角
データ変換手段は、前記２相正弦波信号をそれぞれ前記
第１のクロックでサンプリングしてディジタルデータに
変換するＡ／Ｄ変換手段と、得られたディジタルデータ
から前記位相角データを求めるルックアップテーブルを
記憶したメモリと、このメモリから読み出された位相角
データを前記第１のクロックで順次保持する第１のデー
タ保持手段とを有し、前記データ更新手段は、前記第１
のクロックに同期して前記第１のデータ保持手段に順次
取り込まれる位相角データと１周期前の位相角データと
により更新される位相角データを保持するための第２の
データ保持手段と、前記第１のデータ保持手段に取り込
まれる位相角データと前記第２のデータ保持手段に保持
された位相角データとの差分をとる減算手段と、この減
算手段により得られた差分データの絶対値をとる絶対値
器と、前記減算手段により得られた差分データの極性を
検出する極性検出手段と、前記絶対値器により得られた
前記差分データの絶対値の上限値を前記第１のクロック
と第２のクロックの周期比以下に制限するリミッタと、
このリミッタにより上限値が制限された差分データに前
記極性検出手段により検出された極性を付加する極性付
加手段と、この極性付加手段により極性が付加された差
分データと前記第２のデータ保持手段に保持された位相
角データとを加算して前記第２のデータ保持手段に保持
された位相角データを更新するための加算手段とを有す
るものとする。
データ変換手段は、前記２相正弦波信号をそれぞれ前記
第１のクロックでサンプリングしてディジタルデータに
変換するＡ／Ｄ変換手段と、得られたディジタルデータ
から前記位相角データを求めるルックアップテーブルを
記憶したメモリと、このメモリから読み出された位相角
データを前記第１のクロックで順次保持する第１のデー
タ保持手段とを有し、前記データ更新手段は、前記第１
のクロックに同期して前記第１のデータ保持手段に順次
取り込まれる位相角データと１周期前の位相角データと
により更新される位相角データを保持するための第２の
データ保持手段と、前記第１のデータ保持手段に取り込
まれる位相角データと前記第２のデータ保持手段に保持
された位相角データとの差分をとる減算手段と、この減
算手段により得られた差分データの絶対値をとる絶対値
器と、前記減算手段により得られた差分データの極性を
検出する極性検出手段と、前記絶対値器により得られた
前記差分データの絶対値の上限値を前記第１のクロック
と第２のクロックの周期比以下に制限するリミッタと、
このリミッタにより上限値が制限された差分データに前
記極性検出手段により検出された極性を付加する極性付
加手段と、この極性付加手段により極性が付加された差
分データと前記第２のデータ保持手段に保持された位相
角データとを加算して前記第２のデータ保持手段に保持
された位相角データを更新するための加算手段とを有す
るものとする。
【００１４】この発明においては、エンコーダから出力
される２相正弦波信号から、第１のクロックでデータ変
換された位相角データの１周期毎の差分データから、第
１のクロックより高周波の第２のクロックに同期して第
１のクロックの周期内にパルスを均等に時間補間して、
２相方形波に変換している。具体的には、位相角データ
の１周期毎の差分データを、その上限値を制限して順次
１周期前の位相角データに加算して位相角データを更新
するデータ更新手段が設けられる。そして、このデータ
更新手段の中で得られる上限値が制限された差分データ
を第２のクロックで第１のクロック周期毎にリセットし
ながら積分し、積分値が第１，第２のクロックの周期比
に達する毎に、桁上げ検出信号を発生する。この桁上げ
検出信号が内挿パルスに相当するもので、その極性に応
じて計数方向を切換えて状態遷移する２相方形波データ
を発生する。この様な位相角の差分データの上限値設定
と、桁上げ発生のデータ範囲を第１，第２のクロックの
周期比に設定した差分データの積分動作とにより、差分
データ値に応じた数の桁上げ検出信号は、差分データ値
の大きさに応じて、大きくなる程小さい間隔で第２のク
ロック周期の整数倍位置で発生されることになり、第１
のクロック周期内にほぼ均等に分配されることになる。
従って、内挿パルス分布の均一化により、エンコーダの
動的精度が向上する。
される２相正弦波信号から、第１のクロックでデータ変
換された位相角データの１周期毎の差分データから、第
１のクロックより高周波の第２のクロックに同期して第
１のクロックの周期内にパルスを均等に時間補間して、
２相方形波に変換している。具体的には、位相角データ
の１周期毎の差分データを、その上限値を制限して順次
１周期前の位相角データに加算して位相角データを更新
するデータ更新手段が設けられる。そして、このデータ
更新手段の中で得られる上限値が制限された差分データ
を第２のクロックで第１のクロック周期毎にリセットし
ながら積分し、積分値が第１，第２のクロックの周期比
に達する毎に、桁上げ検出信号を発生する。この桁上げ
検出信号が内挿パルスに相当するもので、その極性に応
じて計数方向を切換えて状態遷移する２相方形波データ
を発生する。この様な位相角の差分データの上限値設定
と、桁上げ発生のデータ範囲を第１，第２のクロックの
周期比に設定した差分データの積分動作とにより、差分
データ値に応じた数の桁上げ検出信号は、差分データ値
の大きさに応じて、大きくなる程小さい間隔で第２のク
ロック周期の整数倍位置で発生されることになり、第１
のクロック周期内にほぼ均等に分配されることになる。
従って、内挿パルス分布の均一化により、エンコーダの
動的精度が向上する。
【００１５】この発明において、データサンプリングを
行うための第１のクロックに対して、内挿のための第２
のクロックの周波数は、外部カウンタの性能により制限
され、その制限範囲で周波数を大きいものとすることが
好ましい。このとき、第１のクロックの周期内に補間す
る内挿パルス数は、第１，第２のクロックの周期比であ
るから、位相角データの差分データの上限値も好ましく
は、その周期比（またはそれ以下）に設定し、かつ桁上
げ信号を発生するデータ範囲を同じくその周期比に設定
した差分データの積分動作により、その差分データに基
づく内挿パルスを第１のクロックの周期内で均等に配分
することが可能になる。
行うための第１のクロックに対して、内挿のための第２
のクロックの周波数は、外部カウンタの性能により制限
され、その制限範囲で周波数を大きいものとすることが
好ましい。このとき、第１のクロックの周期内に補間す
る内挿パルス数は、第１，第２のクロックの周期比であ
るから、位相角データの差分データの上限値も好ましく
は、その周期比（またはそれ以下）に設定し、かつ桁上
げ信号を発生するデータ範囲を同じくその周期比に設定
した差分データの積分動作により、その差分データに基
づく内挿パルスを第１のクロックの周期内で均等に配分
することが可能になる。
【００１６】一方、エンコーダの摺動速度は仕様で制約
したとしても、取扱いにより瞬間的に大きくなる場合も
あるし、また電気的原因により２相正弦波信号の瞬間的
な変動も生じ得る。従って、単純に差分データの上限値
を設定しただけでは、大きな変動分が切り捨てられて誤
計数の原因となる。これに対してこの発明では、データ
更新手段にフィードバック機能を導入することにより、
この様な誤計数を防止できる。即ち位相角の差分データ
の大きさが瞬間的に上限値を越えた場合に、１周期で更
新される範囲は上限値以下に制限されるが、次の周期で
はまた現在値をフィードバックして新たな位相角データ
との差分を演算して更新を行うから、瞬間的な大きな変
動があっても自律的に正しい現在値データが復元補完さ
れる。従って、インクリメンタル計数器としての誤計数
が回避される。
したとしても、取扱いにより瞬間的に大きくなる場合も
あるし、また電気的原因により２相正弦波信号の瞬間的
な変動も生じ得る。従って、単純に差分データの上限値
を設定しただけでは、大きな変動分が切り捨てられて誤
計数の原因となる。これに対してこの発明では、データ
更新手段にフィードバック機能を導入することにより、
この様な誤計数を防止できる。即ち位相角の差分データ
の大きさが瞬間的に上限値を越えた場合に、１周期で更
新される範囲は上限値以下に制限されるが、次の周期で
はまた現在値をフィードバックして新たな位相角データ
との差分を演算して更新を行うから、瞬間的な大きな変
動があっても自律的に正しい現在値データが復元補完さ
れる。従って、インクリメンタル計数器としての誤計数
が回避される。
【００１７】更にこの発明において、データ更新手段の
なかに、パルス均等化のための積分手段に送られる差分
データを絶対値化する絶対値器を設けると、桁上げ検出
手段の検出アルゴリズムが差分データの正負に拘らず同
じものとなり、従って高速性が要求される桁上げ検出が
容易になる。この様な絶対値器を用いないと、高速性が
犠牲になるが、その分回路規模の縮小が図られる。
なかに、パルス均等化のための積分手段に送られる差分
データを絶対値化する絶対値器を設けると、桁上げ検出
手段の検出アルゴリズムが差分データの正負に拘らず同
じものとなり、従って高速性が要求される桁上げ検出が
容易になる。この様な絶対値器を用いないと、高速性が
犠牲になるが、その分回路規模の縮小が図られる。
【００１８】
【発明の実施の形態】以下、図面を参照して、この発明
の実施例を説明する。図１は、この発明の一実施例に係
る内挿回路を示している。エンコーダは示していない
が、２相正弦波信号を出力するものであって例えば、磁
気抵抗素子と磁気スケールを用いた磁気式エンコーダで
ある。しかしこれに限られるわけではなく、光電式その
他のエンコーダにも適用できる。
の実施例を説明する。図１は、この発明の一実施例に係
る内挿回路を示している。エンコーダは示していない
が、２相正弦波信号を出力するものであって例えば、磁
気抵抗素子と磁気スケールを用いた磁気式エンコーダで
ある。しかしこれに限られるわけではなく、光電式その
他のエンコーダにも適用できる。
【００１９】この内挿回路は、エンコーダから出力され
る２相正弦波信号ＩＮＡ，ＩＮＢを第１のクロックＣＫ
１（周期ＰCK1 ）によりサンプリングしてディジタル処
理して位相角データＰＨを得る位相角変換回路１と、得
られた位相角データＰＨに基づいて第１のクロックＣＫ
１の周期で順次現在値データを更新保持するデータ更新
回路２とを有し、更に内挿パルス均等化の手段として、
データ更新回路２内で得られる位相角データの１周期毎
の差分データを取り込んで第２のクロックＣＫ２（周期
ＰCK2 ）で積分する積分回路３を有する。積分回路３
は、データ範囲Ｍ＝ＰCK1 ／ＰCK2 毎に桁上げが行われ
るように設定されており、その桁上げ検出を行う桁上げ
検出回路４が設けられて、桁上げ検出信号のタイミング
で、かつ差分データの極性に応じた計数方向で２相方形
波データを発生する２相方形波発生回路５が設けられて
いる。
る２相正弦波信号ＩＮＡ，ＩＮＢを第１のクロックＣＫ
１（周期ＰCK1 ）によりサンプリングしてディジタル処
理して位相角データＰＨを得る位相角変換回路１と、得
られた位相角データＰＨに基づいて第１のクロックＣＫ
１の周期で順次現在値データを更新保持するデータ更新
回路２とを有し、更に内挿パルス均等化の手段として、
データ更新回路２内で得られる位相角データの１周期毎
の差分データを取り込んで第２のクロックＣＫ２（周期
ＰCK2 ）で積分する積分回路３を有する。積分回路３
は、データ範囲Ｍ＝ＰCK1 ／ＰCK2 毎に桁上げが行われ
るように設定されており、その桁上げ検出を行う桁上げ
検出回路４が設けられて、桁上げ検出信号のタイミング
で、かつ差分データの極性に応じた計数方向で２相方形
波データを発生する２相方形波発生回路５が設けられて
いる。
【００２０】各部の具体回路構成と動作は次の通りであ
る。位相角変換回路１は、２相正弦波信号ＩＮＡ，ＩＮ
Ｂをそれぞれ第１のクロックＣＫ１でサンプリングして
保持するサンプルホールド回路１１ａ，１１ｂと、サン
プリング値をディジタルデータに変換するＡ／Ｄコンバ
ータ１２ａ，１２ｂと、このＡ／Ｄコンバータ１２ａ，
１２ｂで得られたディジタルデータに基づいて位相角デ
ータを求めるルックアップテーブル・メモリ１３とを有
し、得られた位相角データＰＨは、第１のクロックＣＫ
１で第１のレジスタ１４に保持される。ルックアップテ
ーブルは上述の数１に基づいて作られる。
る。位相角変換回路１は、２相正弦波信号ＩＮＡ，ＩＮ
Ｂをそれぞれ第１のクロックＣＫ１でサンプリングして
保持するサンプルホールド回路１１ａ，１１ｂと、サン
プリング値をディジタルデータに変換するＡ／Ｄコンバ
ータ１２ａ，１２ｂと、このＡ／Ｄコンバータ１２ａ，
１２ｂで得られたディジタルデータに基づいて位相角デ
ータを求めるルックアップテーブル・メモリ１３とを有
し、得られた位相角データＰＨは、第１のクロックＣＫ
１で第１のレジスタ１４に保持される。ルックアップテ
ーブルは上述の数１に基づいて作られる。
【００２１】データ更新回路２は、第１のクロックＣＫ
１により駆動されて現在値データＣＮＴを格納する第２
のレジスタ２７を有し、この第２のレジスタ２７に保持
された現在値データＣＮＴは、減算器２１により位相角
変換回路１内の第１のレジスタ１４に順次新たに送られ
る位相角データＰＨとの差分がとられて、得られた差分
データＤＸにより順次更新されるようになっている。こ
の実施例の場合減算器２１で演算された差分データＤＸ
からは、絶対値器２２により絶対値が、また極性検知回
路２３により極性値データＰＯＬが求められ、求められ
た差分データＤＸの絶対値はリミッタ２４により上限値
が制限された差分データＤＥＬＴＡ１とされる。リミッ
タ２４により制限される差分データＤＸの絶対値の上限
値ＬＭＴは、Ｍ＝ＰCK1 ／ＰCK2 、またはそれ以下に設
定される。
１により駆動されて現在値データＣＮＴを格納する第２
のレジスタ２７を有し、この第２のレジスタ２７に保持
された現在値データＣＮＴは、減算器２１により位相角
変換回路１内の第１のレジスタ１４に順次新たに送られ
る位相角データＰＨとの差分がとられて、得られた差分
データＤＸにより順次更新されるようになっている。こ
の実施例の場合減算器２１で演算された差分データＤＸ
からは、絶対値器２２により絶対値が、また極性検知回
路２３により極性値データＰＯＬが求められ、求められ
た差分データＤＸの絶対値はリミッタ２４により上限値
が制限された差分データＤＥＬＴＡ１とされる。リミッ
タ２４により制限される差分データＤＸの絶対値の上限
値ＬＭＴは、Ｍ＝ＰCK1 ／ＰCK2 、またはそれ以下に設
定される。
【００２２】そして極性付加回路２５により差分データ
ＤＥＬＴＡ１に極性値データＰＯＬが再度付加されて、
ＤＥＬＴＡ２となり、これが加算器２６によって現在値
データＣＮＴに加算されて、その加算値Ｓ１が第２のレ
ジスタ２７に取り込まれる。即ち、第１のクロックＣＫ
１に同期して現在値データＣＮＴは減算器２１にフィー
ドバックされて、位相角データＰＨとの差分がとられ、
差分データＤＸに基づいて現在値データＣＮＴは繰り返
し更新されることになる。
ＤＥＬＴＡ１に極性値データＰＯＬが再度付加されて、
ＤＥＬＴＡ２となり、これが加算器２６によって現在値
データＣＮＴに加算されて、その加算値Ｓ１が第２のレ
ジスタ２７に取り込まれる。即ち、第１のクロックＣＫ
１に同期して現在値データＣＮＴは減算器２１にフィー
ドバックされて、位相角データＰＨとの差分がとられ、
差分データＤＸに基づいて現在値データＣＮＴは繰り返
し更新されることになる。
【００２３】ここまでの位相角変換と位相角データ更新
の動作を、具体的な数値例を挙げて説明する。ＰCK1 ＝
２００ｎｓ（＝５ＭＨｚ）、ＰCK2 ＝２５ｎｓ（＝４０
ＭＨｚ）とすると、これらの周期比は、Ｍ＝ＰCK1 ／Ｐ
CK2 ＝８であり、この実施例ではこれがリミッタ２４で
の上限値ＬＭＴともなる。減算器２１で求められる差分
データがＤＸ＝−１０のとき、絶対値器２２及びリミッ
タ２４により得られる差分データは、ＤＥＬＴＡ１＝８
となり、極性データＰＯＬは負、また極性付加回路２５
で再度極性が付加された差分データは、ＤＥＬＴＡ２＝
−８となる。即ち更新される値がリミッタ２４が制限す
る上限値ＬＭＴ以下に抑えられて、現在値データＣＮＴ
は繰り返し更新される。
の動作を、具体的な数値例を挙げて説明する。ＰCK1 ＝
２００ｎｓ（＝５ＭＨｚ）、ＰCK2 ＝２５ｎｓ（＝４０
ＭＨｚ）とすると、これらの周期比は、Ｍ＝ＰCK1 ／Ｐ
CK2 ＝８であり、この実施例ではこれがリミッタ２４で
の上限値ＬＭＴともなる。減算器２１で求められる差分
データがＤＸ＝−１０のとき、絶対値器２２及びリミッ
タ２４により得られる差分データは、ＤＥＬＴＡ１＝８
となり、極性データＰＯＬは負、また極性付加回路２５
で再度極性が付加された差分データは、ＤＥＬＴＡ２＝
−８となる。即ち更新される値がリミッタ２４が制限す
る上限値ＬＭＴ以下に抑えられて、現在値データＣＮＴ
は繰り返し更新される。
【００２４】より具体的に、内挿数ＩＮＰ＝４００の場
合を例示する。このとき、入力正弦波信号ＩＮＡ，ＩＮ
Ｂの周期λと出力２相方形波出力ＯＵＴＡ，ＯＵＴＢの
分解能Ｒの関係は、下記数２で与えられる。
合を例示する。このとき、入力正弦波信号ＩＮＡ，ＩＮ
Ｂの周期λと出力２相方形波出力ＯＵＴＡ，ＯＵＴＢの
分解能Ｒの関係は、下記数２で与えられる。
【００２５】
【数２】Ｒ＝λ／ＩＮＰ
【００２６】λ＝４μm ，ＩＮＰ＝４００の場合、Ｒ＝
４μm ／４００＝０．０１μm となる。Ａ／Ｄコンバー
タ１２ａ，１２ｂの分解能を１０ビットとすると、ルッ
クアップテーブル・メモリ１３のアドレスは２０ビット
必要である。このメモリ１３で変換される位相角データ
ＰＨのデータ範囲は内挿数ＩＮＰとなり、０〜３９９の
間の数値になる。位相角データＰＨの最小目盛り（１Ｌ
ＳＢ）は、３６０°／ＩＮＰ＝０．９°に対応する。こ
のとき、第１のクロックＣＫ１の周期１〜４で位相角デ
ータＰＨから現在値データＣＮＴが得られるまでのアル
ゴリズムを具体数値例で示すと、下記表１のようにな
る。
４μm ／４００＝０．０１μm となる。Ａ／Ｄコンバー
タ１２ａ，１２ｂの分解能を１０ビットとすると、ルッ
クアップテーブル・メモリ１３のアドレスは２０ビット
必要である。このメモリ１３で変換される位相角データ
ＰＨのデータ範囲は内挿数ＩＮＰとなり、０〜３９９の
間の数値になる。位相角データＰＨの最小目盛り（１Ｌ
ＳＢ）は、３６０°／ＩＮＰ＝０．９°に対応する。こ
のとき、第１のクロックＣＫ１の周期１〜４で位相角デ
ータＰＨから現在値データＣＮＴが得られるまでのアル
ゴリズムを具体数値例で示すと、下記表１のようにな
る。
【００２７】
【表１】
【００２８】表１では、現在値データＣＮＴの初期値を
２００として、周期１で位相角データＰＨ＝２００が得
られた場合を示している。この周期１ではＣＮＴは変化
しない。周期２では、エンコーダが移動してＰＨ＝１９
８が得られた場合である。このとき差分データＤＸ＝−
２となり、リミッタ２４を通った絶対値の差分データＤ
ＥＬＴＡ１＝２となり、現在値データＣＮＴへの加算値
Ｓ１は、−２＋２００＝１９８となる。これが次の周期
３の現在値データＣＮＴとなり、ここで位相角データＰ
Ｈ＝１８８が得られると、差分データＤＸ＝−１０であ
るから、その絶対値ＤＥＬＴＡ１は上限値ＬＭＴ＝８で
制限される。周期４では、現在値ＣＮＴより大きい位相
角データＰＨ＝１９２が得られた場合を示している。こ
のとき、加算値はＰＨと等しいＳ１＝１９２となる。即
ち先の周期３で更新値が一時的に不足するが、更新量が
小さくなった周期４で補完されることになる。
２００として、周期１で位相角データＰＨ＝２００が得
られた場合を示している。この周期１ではＣＮＴは変化
しない。周期２では、エンコーダが移動してＰＨ＝１９
８が得られた場合である。このとき差分データＤＸ＝−
２となり、リミッタ２４を通った絶対値の差分データＤ
ＥＬＴＡ１＝２となり、現在値データＣＮＴへの加算値
Ｓ１は、−２＋２００＝１９８となる。これが次の周期
３の現在値データＣＮＴとなり、ここで位相角データＰ
Ｈ＝１８８が得られると、差分データＤＸ＝−１０であ
るから、その絶対値ＤＥＬＴＡ１は上限値ＬＭＴ＝８で
制限される。周期４では、現在値ＣＮＴより大きい位相
角データＰＨ＝１９２が得られた場合を示している。こ
のとき、加算値はＰＨと等しいＳ１＝１９２となる。即
ち先の周期３で更新値が一時的に不足するが、更新量が
小さくなった周期４で補完されることになる。
【００２９】更新すべき量が上限値以下であれば、第１
のクロックＣＫ１の１周期内で完全な更新が可能であ
る。この様な状態を満足するエンコーダの摺動速度Ｖ
は、下記数３で表される。
のクロックＣＫ１の１周期内で完全な更新が可能であ
る。この様な状態を満足するエンコーダの摺動速度Ｖ
は、下記数３で表される。
【００３０】
【数３】 Ｖ≦ＬＭＴ×Ｒ／ＰCK1 ＝８×０．０１［μm ］／２００［ｎｓ］ ＝４００［ｍｍ／ｓ］
【００３１】この実施例の場合、瞬間的にＶ＞４００ｍ
ｍ／ｓとなっても、前述したフィードバック制御によ
り、自律的に現在値データＣＮＴが復元される。Ｖ＞４
００ｍの状態が継続して、差分データＤＸが増大する
と、正弦波１サイクル分遅れた現在値データがフィード
バックされる事態が生じ、このとき誤動作発生状態とな
る。上述の例では、差分データの絶対値が２００を越え
た場合がこれに相当する。従って回路が継続的に応答で
きる最大送り速度は、数３で規定されることになる。
ｍ／ｓとなっても、前述したフィードバック制御によ
り、自律的に現在値データＣＮＴが復元される。Ｖ＞４
００ｍの状態が継続して、差分データＤＸが増大する
と、正弦波１サイクル分遅れた現在値データがフィード
バックされる事態が生じ、このとき誤動作発生状態とな
る。上述の例では、差分データの絶対値が２００を越え
た場合がこれに相当する。従って回路が継続的に応答で
きる最大送り速度は、数３で規定されることになる。
【００３２】次に、データ更新回路２で得られる上限値
が制限された差分データＤＥＬＴＡ１と極性データＰＯ
Ｌとを用いて、パルス均等化処理を行う積分回路３の部
分の具体構成と動作を説明する。積分回路３は、差分デ
ータＤＥＬＴＡ１を第１のクロックＣＫ１で格納する第
３のレジスタ３１を有し、このレジスタ３１に保持され
た差分データＤＥＬＴＡ１を第１のクロックＣＫ１と同
期した高周波の第２のクロックＣＫ２で累算して保持す
る加算器３２と第４のレジスタ３３を有する。第４のレ
ジスタ３３は、第１のクロックＣＫ１によりリセットさ
れる。即ち積分値ＩＮＴＰＣＮＴは、第１のクロックＣ
Ｋ１のある周期で得られた差分データＤＥＬＴＡ１が次
の周期内で第２のクロックＣＫ２の周期毎に順次２倍，
３倍，…されたものとなる。
が制限された差分データＤＥＬＴＡ１と極性データＰＯ
Ｌとを用いて、パルス均等化処理を行う積分回路３の部
分の具体構成と動作を説明する。積分回路３は、差分デ
ータＤＥＬＴＡ１を第１のクロックＣＫ１で格納する第
３のレジスタ３１を有し、このレジスタ３１に保持され
た差分データＤＥＬＴＡ１を第１のクロックＣＫ１と同
期した高周波の第２のクロックＣＫ２で累算して保持す
る加算器３２と第４のレジスタ３３を有する。第４のレ
ジスタ３３は、第１のクロックＣＫ１によりリセットさ
れる。即ち積分値ＩＮＴＰＣＮＴは、第１のクロックＣ
Ｋ１のある周期で得られた差分データＤＥＬＴＡ１が次
の周期内で第２のクロックＣＫ２の周期毎に順次２倍，
３倍，…されたものとなる。
【００３３】桁上げ検出回路４は、積分値ＩＮＴＰＣＮ
Ｔが上述した周期比Ｍに達する毎に、第１のクロックＣ
Ｋ１の周期内で差分データＤＥＬＴＡ１の大きさに応じ
た数の桁上げ検出信号ＱＵＡＤＥＮを発生する。この桁
上げ検出信号ＱＵＡＤＥＮが内挿のタイミング信号とな
る。具体的に、Ｍ＝ＬＭＴ＝８の場合について、第１の
クロックＣＫ１の周期内で、差分データＤＥＬＴＡ１の
大きさに応じて得られる積分値の変化と、これに伴って
発生される桁上げ検出信号ＱＵＡＤＥＮの様子を図２に
示した。差分データＤＥＬＴＡ１＝８であれば、第２の
クロックＣＫ２の全てのタイミングで桁上げ検出信号Ｑ
ＵＡＤＥＮが発生され、差分データＤＥＬＴＡ１が小さ
くなっても、第１のクロックＣＫ１の周期内に分散され
た形で桁上げ検出信号ＱＵＡＤＥＮが得られることが分
かる。これは、データ更新回路２で上限値ＬＭＴ＝Ｍを
設定したことと、データ範囲をＭに設定した差分データ
ＤＥＬＴＡ１の積分動作による結果である。
Ｔが上述した周期比Ｍに達する毎に、第１のクロックＣ
Ｋ１の周期内で差分データＤＥＬＴＡ１の大きさに応じ
た数の桁上げ検出信号ＱＵＡＤＥＮを発生する。この桁
上げ検出信号ＱＵＡＤＥＮが内挿のタイミング信号とな
る。具体的に、Ｍ＝ＬＭＴ＝８の場合について、第１の
クロックＣＫ１の周期内で、差分データＤＥＬＴＡ１の
大きさに応じて得られる積分値の変化と、これに伴って
発生される桁上げ検出信号ＱＵＡＤＥＮの様子を図２に
示した。差分データＤＥＬＴＡ１＝８であれば、第２の
クロックＣＫ２の全てのタイミングで桁上げ検出信号Ｑ
ＵＡＤＥＮが発生され、差分データＤＥＬＴＡ１が小さ
くなっても、第１のクロックＣＫ１の周期内に分散され
た形で桁上げ検出信号ＱＵＡＤＥＮが得られることが分
かる。これは、データ更新回路２で上限値ＬＭＴ＝Ｍを
設定したことと、データ範囲をＭに設定した差分データ
ＤＥＬＴＡ１の積分動作による結果である。
【００３４】そして、２相方形波発生回路５は、桁上げ
検出信号ＱＵＡＤＥＮのタイミングで、かつ差分データ
の極性値データＰＯＬに基づく計数方向で、図７に示し
た状態遷移による２相方形波データＯＵＴＡ，ＯＵＴＢ
を出力する。下記表２は、第１のクロックＣＫ１の周期
Ｋ，Ｋ＋１，Ｋ＋２において、差分データＤＥＬＴＡ１
＝１，５，３が得られた場合を例にとって、積分値ＩＮ
ＴＰＣＮＴ，桁上げ検出信号ＱＵＡＤＥＮ及び外部カウ
ンタの変化を示している。
検出信号ＱＵＡＤＥＮのタイミングで、かつ差分データ
の極性値データＰＯＬに基づく計数方向で、図７に示し
た状態遷移による２相方形波データＯＵＴＡ，ＯＵＴＢ
を出力する。下記表２は、第１のクロックＣＫ１の周期
Ｋ，Ｋ＋１，Ｋ＋２において、差分データＤＥＬＴＡ１
＝１，５，３が得られた場合を例にとって、積分値ＩＮ
ＴＰＣＮＴ，桁上げ検出信号ＱＵＡＤＥＮ及び外部カウ
ンタの変化を示している。
【００３５】
【表２】
【００３６】即ち、第１のクロックＣＫ１の周期Ｋで、
差分データＤＥＬＴＡ１が１とすると、先ず第１のクロ
ックＣＫ１でＩＮＴＰＣＮＴ＝０に初期化され、第２の
クロックＣＫ２の周期１〜８で、積分値ＩＮＴＰＣＮＴ
と差分データＤＥＬＴＡ１が加算される。表２では、説
明を分かりやすくするため、データ範囲Ｍ＝８を越えた
上位桁も示しているが、データ処理上はこれらの上位桁
は不要であり、実際の処理回路では省略できる。第２の
クロックＣＫ２の周期８でＩＮＴＰＣＮＴ＝８となり、
桁上げ検出信号ＱＵＡＤＥＮが発生すると、そのタイミ
ングで２相方形波データが出力される。以下、周期Ｋ＋
１，Ｋ＋２でも同様に、積分値ＩＮＴＰＣＮＴが８の整
数倍を越えると桁上げ信号ＱＵＡＤＥＮが発生される。
差分データＤＥＬＴＡ１が１とすると、先ず第１のクロ
ックＣＫ１でＩＮＴＰＣＮＴ＝０に初期化され、第２の
クロックＣＫ２の周期１〜８で、積分値ＩＮＴＰＣＮＴ
と差分データＤＥＬＴＡ１が加算される。表２では、説
明を分かりやすくするため、データ範囲Ｍ＝８を越えた
上位桁も示しているが、データ処理上はこれらの上位桁
は不要であり、実際の処理回路では省略できる。第２の
クロックＣＫ２の周期８でＩＮＴＰＣＮＴ＝８となり、
桁上げ検出信号ＱＵＡＤＥＮが発生すると、そのタイミ
ングで２相方形波データが出力される。以下、周期Ｋ＋
１，Ｋ＋２でも同様に、積分値ＩＮＴＰＣＮＴが８の整
数倍を越えると桁上げ信号ＱＵＡＤＥＮが発生される。
【００３７】以上の内挿動作を、従来の図８に対応させ
て図３に示す。図８と比較して明らかなように、第１の
クロックＣＫ１の周期内での内挿の均等化が図られてい
る。以上のようにこの実施例によると、位相角データを
差分データによりフィードバックして更新するように構
成すると共に、差分データの上限値を第１，第２のクロ
ックの周期比Ｍに設定し、かつ差分データを積分して内
挿用の桁上げ検出信号を発生する積分回路のデータ範囲
を同じくその周期比Ｍに設定することにより、内挿パル
スを第１のクロックの周期内で均等に配分することが可
能になる。しかも位相角データの差分データの大きさが
瞬間的に上限値を越えた場合にも、フィードバック機構
により自律的に正しい現在値データが復元補完されるよ
うにして、インクリメンタル計数器としての誤計数が回
避されるようになっている。
て図３に示す。図８と比較して明らかなように、第１の
クロックＣＫ１の周期内での内挿の均等化が図られてい
る。以上のようにこの実施例によると、位相角データを
差分データによりフィードバックして更新するように構
成すると共に、差分データの上限値を第１，第２のクロ
ックの周期比Ｍに設定し、かつ差分データを積分して内
挿用の桁上げ検出信号を発生する積分回路のデータ範囲
を同じくその周期比Ｍに設定することにより、内挿パル
スを第１のクロックの周期内で均等に配分することが可
能になる。しかも位相角データの差分データの大きさが
瞬間的に上限値を越えた場合にも、フィードバック機構
により自律的に正しい現在値データが復元補完されるよ
うにして、インクリメンタル計数器としての誤計数が回
避されるようになっている。
【００３８】またこの実施例においては、差分データＤ
Ｘを絶対値データＤＥＬＴＡ１として利用することで、
積分回路での桁上げ検出のアルゴリズムを簡単にしてい
る。即ち、２の補数バイナリ表記したとき、例えば＋７
は、０１１１、−７は、１００１となり、対称性がない
ため、このまでは桁上げ検出のアルゴリズムが正負で異
なる。これを絶対値化すると、＋７は、極性ビット０＋
０１１１、−７は、極性ビット１＋０１１１となり、同
じアルゴリズムで桁上げ検出が可能となる。この桁上げ
検出は前述のような内挿処理のために高速性が要求さ
れ、上の例では第２のクロックＣＫ２の周期内で４ビッ
トの加算が終了できることが必要であるから、この実施
例のように絶対値化してデータ構造を簡単にすることが
有効となる。
Ｘを絶対値データＤＥＬＴＡ１として利用することで、
積分回路での桁上げ検出のアルゴリズムを簡単にしてい
る。即ち、２の補数バイナリ表記したとき、例えば＋７
は、０１１１、−７は、１００１となり、対称性がない
ため、このまでは桁上げ検出のアルゴリズムが正負で異
なる。これを絶対値化すると、＋７は、極性ビット０＋
０１１１、−７は、極性ビット１＋０１１１となり、同
じアルゴリズムで桁上げ検出が可能となる。この桁上げ
検出は前述のような内挿処理のために高速性が要求さ
れ、上の例では第２のクロックＣＫ２の周期内で４ビッ
トの加算が終了できることが必要であるから、この実施
例のように絶対値化してデータ構造を簡単にすることが
有効となる。
【００３９】しかし、この発明において差分データの絶
対値化は必ずしも必要ではない。例えば図１の絶対値化
回路を省略した図４の構成としてもよい。図１に比べて
高速処理が困難になるが、回路規模は縮小され、とくに
内挿数が大きい場合にはその縮小の効果が大きくなる。
対値化は必ずしも必要ではない。例えば図１の絶対値化
回路を省略した図４の構成としてもよい。図１に比べて
高速処理が困難になるが、回路規模は縮小され、とくに
内挿数が大きい場合にはその縮小の効果が大きくなる。
【００４０】なお、各回路部の具体的な実現法について
は、例えばルックアップテーブル・メモリとしては、Ｒ
ＯＭ，ＥＰＲＯＭ，ＥＥＰＲＯＭ，フラッシュメモリ等
の不揮発性メモリが用いられる。また演算回路には、デ
ィジタルロジック回路（汎用ゲート，ゲートアレイ，Ｆ
ＰＧＡ等）、プログラマブル演算回路（ＤＳＰ，組み込
み型マイクロコントローラ等）、ソフトウェア等が用い
られる。また内挿数については、エンコーダの出力を２
相正弦波信号とすることで既に内挿数４となるから、こ
の発明は５以上の任意の自然数の内挿数の内挿回路を対
象とすることができる。特に、２n（ｎは自然数）とし
た場合、加算器等の演算回路が簡単になるため有利であ
る。更に第１，第２のクロックＣＫ１，ＣＫ２の周期比
Ｍも任意の自然数を用い得る。特に、Ｍ＝２m（ｍは自
然数）とすれば、均等化パルス発生回路部が簡単にな
り、その結果遅延時間が小さくなって、高速性を実現し
易くなる。
は、例えばルックアップテーブル・メモリとしては、Ｒ
ＯＭ，ＥＰＲＯＭ，ＥＥＰＲＯＭ，フラッシュメモリ等
の不揮発性メモリが用いられる。また演算回路には、デ
ィジタルロジック回路（汎用ゲート，ゲートアレイ，Ｆ
ＰＧＡ等）、プログラマブル演算回路（ＤＳＰ，組み込
み型マイクロコントローラ等）、ソフトウェア等が用い
られる。また内挿数については、エンコーダの出力を２
相正弦波信号とすることで既に内挿数４となるから、こ
の発明は５以上の任意の自然数の内挿数の内挿回路を対
象とすることができる。特に、２n（ｎは自然数）とし
た場合、加算器等の演算回路が簡単になるため有利であ
る。更に第１，第２のクロックＣＫ１，ＣＫ２の周期比
Ｍも任意の自然数を用い得る。特に、Ｍ＝２m（ｍは自
然数）とすれば、均等化パルス発生回路部が簡単にな
り、その結果遅延時間が小さくなって、高速性を実現し
易くなる。
【００４１】
【発明の効果】以上述べたようにこの発明によれば、エ
ンコーダから出力される２相正弦波信号から、第１のク
ロックでデータ変換された位相角データの１周期毎の差
分データを、その上限値を制限して順次現在値データに
加算し現在値データを更新する位相角データの更新手段
を設け、このデータ更新手段の中で得られる上限値が制
限された差分データを第１のクロックより高周波の第２
のクロックで、第１のクロック周期毎にリセットしなが
ら積分し、積分値が第１，第２のクロックの周期比に達
する毎に桁上げ検出信号を発生して、この桁上げ検出信
号のタイミングでかつその極性に応じて計数方向を切換
えて状態遷移する２相方形波データを発生するようにし
ている。これにより、第１のクロック周期内で得られる
差分データ値に応じた数の桁上げ検出信号即ち内挿パル
スは第１のクロック周期内に均等に分配され、エンコー
ダの動的精度が向上する。
ンコーダから出力される２相正弦波信号から、第１のク
ロックでデータ変換された位相角データの１周期毎の差
分データを、その上限値を制限して順次現在値データに
加算し現在値データを更新する位相角データの更新手段
を設け、このデータ更新手段の中で得られる上限値が制
限された差分データを第１のクロックより高周波の第２
のクロックで、第１のクロック周期毎にリセットしなが
ら積分し、積分値が第１，第２のクロックの周期比に達
する毎に桁上げ検出信号を発生して、この桁上げ検出信
号のタイミングでかつその極性に応じて計数方向を切換
えて状態遷移する２相方形波データを発生するようにし
ている。これにより、第１のクロック周期内で得られる
差分データ値に応じた数の桁上げ検出信号即ち内挿パル
スは第１のクロック周期内に均等に分配され、エンコー
ダの動的精度が向上する。
【図１】 この発明の一実施例に係る内挿回路の構成を
示す。
示す。
【図２】 同実施例の内挿回路による桁上げ検出信号の
発生の様子を示す。
発生の様子を示す。
【図３】 同実施例の内挿回路による２相方形波出力の
動作を示す。
動作を示す。
【図４】 この発明の他の実施例による内挿回路の構成
を示す。
を示す。
【図５】 従来の内挿回路の構成を示す。
【図６】 ２相正弦波信号と位相角データの関係を示
す。
す。
【図７】 ２相方形波発生回路の状態遷移を示す。
【図８】 従来の内挿回路による２相方形波出力の動作
を示す。
を示す。
１…位相角変換回路、１１ａ，１１ｂ…サンプルホール
ド回路、１２ａ，１２ｂ…Ａ／Ｄコンバータ、１３…メ
モリ、１４…第１のレジスタ、２…データ更新回路、２
１…第２のレジスタ、２２…絶対値器、２３…極性検出
回路、２４…リミッタ、２５…極性付加回路、２６…加
算器、２７…第２のレジスタ、３…積分回路、３１…第
３のレジスタ、３２…加算器、３３…第４のレジスタ、
４…桁上げ検出回路、５…２相方形波発生回路、ＣＫ１
…第１のクロック、ＣＫ２…第２のクロック。
ド回路、１２ａ，１２ｂ…Ａ／Ｄコンバータ、１３…メ
モリ、１４…第１のレジスタ、２…データ更新回路、２
１…第２のレジスタ、２２…絶対値器、２３…極性検出
回路、２４…リミッタ、２５…極性付加回路、２６…加
算器、２７…第２のレジスタ、３…積分回路、３１…第
３のレジスタ、３２…加算器、３３…第４のレジスタ、
４…桁上げ検出回路、５…２相方形波発生回路、ＣＫ１
…第１のクロック、ＣＫ２…第２のクロック。
Claims (4)
- 【請求項１】 エンコーダから出力される９０°位相が
ずれた２相正弦波信号をそれぞれ一定周波数の第１のク
ロックでサンプリングしてディジタルデータに変換し、
得られたディジタルデータの相関関係から各サンプリン
グ位相に対応する位相角データを求める位相角データ変
換手段と、 この位相角データ変換手段により順次得られる位相角デ
ータと１周期前の位相角データとの差分をとる差分手段
と、 この差分手段により得られた差分データを前記第１のク
ロックと同期した第１のクロックより高周波の第２のク
ロックに同期して前記第１のクロックの周期内で均等に
離散化したパルスに変換する時間補間手段と、 この時間補間手段により得られたパルスに同期してディ
ジタル２相方形波データを発生する２相方形波発生手段
とを備えたことを特徴とするエンコーダの内挿回路。 - 【請求項２】 エンコーダから出力される９０°位相が
ずれた２相正弦波信号をそれぞれ一定周波数の第１のク
ロックでサンプリングしてディジタルデータに変換し、
得られたディジタルデータの相関関係から各サンプリン
グ位相に対応する位相角データを求める位相角データ変
換手段と、 この位相角データ変換手段により順次得られる位相角デ
ータと１周期前の位相角データとの差分をとり得られた
差分データをその上限値を制限して１周期前の位相角デ
ータに加算して更新される位相角データとして保持する
データ更新手段と、 上限値が制限された前記差分データを前記第１のクロッ
クと同期した第１のクロックより高周波の第２のクロッ
クで積分してその積分値を保持する、前記第１のクロッ
クでリセットされる積分手段と、 前記積分値が前記第１のクロックと第２のクロックの周
期比以上に達したことを検出して桁上げ検出信号を発生
する桁上げ検出手段と、 前記第２のクロックに同期して前記桁上げ検出信号のタ
イミングでディジタル２相方形波データを発生する２相
方形波発生手段とを備えたことを特徴とするエンコーダ
の内挿回路。 - 【請求項３】 前記位相角データ変換手段は、 前記２相正弦波信号をそれぞれ前記第１のクロックでサ
ンプリングしてディジタルデータに変換するＡ／Ｄ変換
手段と、 得られたディジタルデータから前記位相角データを求め
るルックアップテーブルを記憶したメモリと、 このメモリから読み出された位相角データを前記第１の
クロックで順次保持する第１のデータ保持手段とを有
し、 前記データ更新手段は、 前記第１のクロックに同期して前記第１のデータ保持手
段に順次取り込まれる位相角データと１周期前の位相角
データとにより更新される位相角データを保持するため
の第２のデータ保持手段と、 前記第１のデータ保持手段に取り込まれる位相角データ
と前記第２のデータ保持手段に保持された位相角データ
との差分をとる減算手段と、 この減算手段により得られた差分データの上限値を前記
第１のクロックと第２のクロックの周期比以下に制限す
るリミッタと、 このリミッタにより上限値が制限された差分データと前
記第２のデータ保持手段に保持された位相角データとを
加算して前記第２のデータ保持手段に保持された位相角
データを更新するための加算手段とを有することを特徴
とする請求項２記載のエンコーダの内挿回路。 - 【請求項４】 前記位相角データ変換手段は、 前記２相正弦波信号をそれぞれ前記第１のクロックでサ
ンプリングしてディジタルデータに変換するＡ／Ｄ変換
手段と、 得られたディジタルデータから前記位相角データを求め
るルックアップテーブルを記憶したメモリと、 このメモリから読み出された位相角データを前記第１の
クロックで順次保持する第１のデータ保持手段とを有
し、 前記データ更新手段は、 前記第１のクロックに同期して前記第１のデータ保持手
段に順次取り込まれる位相角データと１周期前の位相角
データとにより更新される位相角データを保持するため
の第２のデータ保持手段と、 前記第１のデータ保持手段に取り込まれる位相角データ
と前記第２のデータ保持手段に保持された位相角データ
との差分をとる減算手段と、 この減算手段により得られた差分データの絶対値をとる
絶対値器と、 前記減算手段により得られた差分データの極性を検出す
る極性検出手段と、 前記絶対値器により得られた前記差分データの絶対値の
上限値を前記第１のクロックと第２のクロックの周期比
以下に制限するリミッタと、 このリミッタにより上限値が制限された差分データに前
記極性検出手段により検出された極性を付加する極性付
加手段と、 この極性付加手段により極性が付加された差分データと
前記第２のデータ保持手段に保持された位相角データと
を加算して前記第２のデータ保持手段に保持された位相
角データを更新するための加算手段とを有することを特
徴とする請求項２記載のエンコーダの内挿回路。
Priority Applications (5)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8286847A JP3015747B2 (ja) | 1996-10-29 | 1996-10-29 | エンコーダの内挿回路 |
| US08/949,620 US5907298A (en) | 1996-10-29 | 1997-10-14 | Interpolation circuit for encoder |
| EP97117951A EP0840096B1 (en) | 1996-10-29 | 1997-10-16 | Interpolation circuit for encoder |
| DE69704323T DE69704323T2 (de) | 1996-10-29 | 1997-10-16 | Interpolationsschaltung für Kodiervorrichtung |
| CN97122411A CN1103139C (zh) | 1996-10-29 | 1997-10-29 | 用于编码器的内插电路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8286847A JP3015747B2 (ja) | 1996-10-29 | 1996-10-29 | エンコーダの内挿回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH10132606A JPH10132606A (ja) | 1998-05-22 |
| JP3015747B2 true JP3015747B2 (ja) | 2000-03-06 |
Family
ID=17709809
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP8286847A Expired - Fee Related JP3015747B2 (ja) | 1996-10-29 | 1996-10-29 | エンコーダの内挿回路 |
Country Status (5)
| Country | Link |
|---|---|
| US (1) | US5907298A (ja) |
| EP (1) | EP0840096B1 (ja) |
| JP (1) | JP3015747B2 (ja) |
| CN (1) | CN1103139C (ja) |
| DE (1) | DE69704323T2 (ja) |
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|---|---|---|---|---|
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| US6121747A (en) * | 1997-09-02 | 2000-09-19 | Servologic Ltd. | Electric motor controller |
| DE19810695A1 (de) * | 1998-03-12 | 1999-09-16 | Daimler Benz Aerospace Ag | Verfahren zur Detektion eines gepulsten Nutzsignals |
| JP2002527754A (ja) | 1998-10-14 | 2002-08-27 | コンティネンタル・テーベス・アクチエンゲゼルシヤフト・ウント・コンパニー・オッフェネ・ハンデルスゲゼルシヤフト | 運動センサ用の信号処理方法および回路装置 |
| DE19924113A1 (de) * | 1998-10-14 | 2000-04-20 | Continental Teves Ag & Co Ohg | Verfahren und Schaltungsanordnung zur Signalverarbeitung für einen Bewegungssensor |
| US7430171B2 (en) | 1998-11-19 | 2008-09-30 | Broadcom Corporation | Fibre channel arbitrated loop bufferless switch circuitry to increase bandwidth without significant increase in cost |
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| WO2005053146A2 (en) | 2003-11-20 | 2005-06-09 | University Of Virginia Patent Foundation | Method and system for enhanced resolution, automatically- calibrated position sensor |
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| US8427193B1 (en) | 2010-12-07 | 2013-04-23 | Xilinx, Inc. | Intellectual property core protection for integrated circuits |
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| US20240171101A1 (en) * | 2022-11-17 | 2024-05-23 | Magnetek, Inc. | System and Method of Increasing Resolution of Position Feedback for Motor Control |
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| US4164729A (en) * | 1977-11-21 | 1979-08-14 | The Singer Company | Synchro to digital tracking converter |
| US4375636A (en) * | 1980-06-12 | 1983-03-01 | United Technologies Corporation | AC Synchro signal to digital signal converter |
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| GB9506338D0 (en) * | 1995-03-28 | 1995-05-17 | Switched Reluctance Drives Ltd | Improved position encoder |
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-
1996
- 1996-10-29 JP JP8286847A patent/JP3015747B2/ja not_active Expired - Fee Related
-
1997
- 1997-10-14 US US08/949,620 patent/US5907298A/en not_active Expired - Lifetime
- 1997-10-16 DE DE69704323T patent/DE69704323T2/de not_active Expired - Lifetime
- 1997-10-16 EP EP97117951A patent/EP0840096B1/en not_active Expired - Lifetime
- 1997-10-29 CN CN97122411A patent/CN1103139C/zh not_active Expired - Lifetime
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| DE69704323D1 (de) | 2001-04-26 |
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| CN1182979A (zh) | 1998-05-27 |
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| EP0840096B1 (en) | 2001-03-21 |
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