JP4682968B2 - エンコーダの位置情報補間回路 - Google Patents

Description

本発明は、モータ制御などに使用されるエンコーダの位置情報補間回路に関する。

一般にモータ制御装置で用いられるエンコーダは、ＲＳ４８５などに代表されるシリアル通信を介して制御装置と接続され、位置情報を伝達している。

一般的にエンコーダ内部では、光学回路または磁気回路によりモータ軸の回転に伴って正弦波または擬似正弦波変化するアナログ原信号を生成し、コンパレータなどのパルス検出部によりアナログ原信号からパルス信号に変換し、パルス信号をカウンタによりカウントすることで位置情報を生成している。

一方、サーボシステム等で使用するエンコーダでは、高分解能な位置情報が必要な為、ＡＤコンバータなどのアナログ−ディジタル変換手段によってアナログ原信号をディジタル化し、ディジタル演算により振幅・オフセット・位相の補正、さらに角度データに変換する内挿演算を行い、パルス間のデータを補間して高分解能な位置情報を生成している。

近年のサーボシステムでは、ミクロンオーダーの位置決めが必要となってきており、エンコーダの位置情報もより高分解能な情報が必要になり、エンコーダでは、ＡＤコンバータの分解能を上げることで高分解能な情報の生成を実現している。しかし、高い分解能のＡＤコンバータは変換に時間がかかるため、従来数１０ｎｓ〜１００ｎｓであったサンプリング周期は１〜２μｓとなっている。一方でモータ制御装置は、モータ制御の演算とシリアル通信の時間があるため、位置情報の更新を１００μｓ〜２００μｓ程度の周期で行われている。

これらは、従来、位置情報の更新周期に対して０．１％以下の時間でサンプリングが行われることでエンコーダ内の位置情報の演算遅れによる誤差はほとんど無視できたのに対して、サンプリング周期が長くなることでその誤差が無視できなくなり、特に一定速度での速度変動に悪影響を及ぼすことを意味している。

このようなサンプリング周期による速度変動への悪影響を回避するため、同一ピッチの位置情報が形成され、それぞれピッチ数の異なる複数個のスリット列と、前記スリット列と相対的に移動し、前記位置情報を検出する複数個のセンサと、前記センサからの信号を位相信号に変換する位相変調部と、前記位相変調信号および任意の２個の位相信号間の位相差信号をディジタル信号に変換する位相差信号生成部と、前記位相差信号生成部により変換されたディジタル信号と位相差信号に基づいて一定周期で絶対値位置に関する信号を生成する絶対値信号生成部と、を備えたアブソリュートエンコーダにおいて、前記絶対値信号生成部で一定の周期ごとに生成される絶対値信号を記憶する第１メモリと、前記第１メモリに入力された絶対値信号の一周期前に生成された絶対値信号を記憶する第２メモリと、前記第１メモリで記憶された絶対値信号と前記第２メモリで記憶された前記一周期前に生成された絶対値信号とを比較して増減量を算出する比較演算部と、前記増減量を前記絶対値信号の生成周期間で等比率に分割する分割処理部と、前記一周期前に生成された絶対値信号を読み込み後、前記分割された増減量を段階的に加減算する補間絶対値信号生成部と、から構成されていることを特徴とするアブソリュートエンコーダが提案されている（例えば、特許文献１）。
特開２００３−１８５４７２号公報

上記特許文献１のアブソリュートエンコーダでは、１回転の分解能がＢ［ｂｉｔ］で、最大速度がＶ［ｒ／ｍｉｎ］のエンコーダの場合、１周期の増減量を出力するために最低限必要な逓倍パルスの周波数ｆ［Ｈｚ］は、２＾Ｂ×Ｖ／６０で求まる。

例えば、分解能Ｂ＝１８、最大速度Ｖ＝７２００とするとｆ＝３１．５［ＭＨｚ］となり、さらに高分解能化すなわちＢを増加させた場合には、ｆが２倍、４倍、８倍、・・・と２のべき乗で増加する。

しかし、実際の回路上で生成できる逓倍クロックには上限があり、高分解能化を進める場合、逓倍クロックが生成できないという課題がある。

本発明は上記従来の課題を解決するものであり、エンコーダの位置分解能が高分解能化された場合でも高速な逓倍クロックを必要とせず、サンプリング周期による速度変動への悪影響を低減することのできるエンコーダの位置情報補間回路を提供することを目的とする。

上記課題を解決するために本発明は、回転位置に応じてアナログ信号を生成する原信号生成部と、アナログ信号からパルス信号を生成するパルス検出部と、アナログ信号をサンプリング周期毎にアナログ／ディジタル変換してＡＤＣデータとＡＤ変換完了信号を出力するアナログ検出部と、ＡＤＣデータから前記パルス信号間の内挿データを生成してパルス信号と合成することにより位置データを生成する位置データ演算部と、前記位置データとＡＤ変換完了信号を入力する補間処理部とを備え、前記補間処理部は、前記位置データをサンプリング周期毎にラッチするデータラッチ部１と、データラッチ部１と同期して１サンプリング周期前の位置データをラッチするデータラッチ部２と、データラッチ部１でラッチされた位置データとデータラッチ部２でラッチされた１サンプリング周期前の位置データとの差分を演算する差分演算部と、差分演算部で演算された差分データをシフト演算により２のＮ（自然数）乗段階のデータに分割することで分割データを生成するシフト演算部と、１サンプリング周期をＫ：Ｌ（Ｋ、Ｌは正の整数かつＫ＜Ｌ）の比率でＭ（自然数かつＮ≧Ｍ）回と、１：１の比率でＮ−Ｍ回分割した２のＮ乗個の領域を生成し、各領域で前記分割データを段階的に加算してサンプリング周期間の補間データを生成する加算処理部とで構成したことを特徴とするエンコーダの位置情報補間回路である。

本発明のエンコーダ位置情報補間回路によれば、エンコーダ分解能を高分解能化した場合でも、サンプリング周期間の位置情報を補間する際に高周波数の逓倍クロックを必要とせず、シフト演算により補間データを生成し、さらに出力タイミングを均等ではなく不均等に分割したタイミングで出力することで、サンプリング周期による速度変動への悪影響を低減できる。

回転位置に応じてアナログ信号を生成する原信号生成部と、アナログ信号からパルス信号を生成するパルス検出部と、アナログ信号をサンプリング周期毎にアナログ／ディジタル変換してＡＤＣデータとＡＤ変換完了信号を出力するアナログ検出部と、ＡＤＣデータから前記パルス信号間の内挿データを生成してパルス信号と合成することにより位置データを生成する位置データ演算部と、前記位置データとＡＤ変換完了信号を入力する補間処理部とを備え、前記補間処理部は、前記位置データをサンプリング周期毎にラッチするデータラッチ部１と、データラッチ部１と同期して１サンプリング周期前の位置データをラ
ッチするデータラッチ部２と、データラッチ部１でラッチされた位置データとデータラッチ部２でラッチされた１サンプリング周期前の位置データとの差分を演算する差分演算部と、差分演算部で演算された差分データをシフト演算により２のＮ（自然数）乗段階のデータに分割することで分割データを生成するシフト演算部と、１サンプリング周期をＫ：Ｌ（Ｋ、Ｌは正の整数かつＫ＜Ｌ）の比率でＭ（自然数かつＮ≧Ｍ）回と、１：１の比率でＮ−Ｍ回分割した２のＮ乗個の領域を生成し、各領域で前記分割データを段階的に加算してサンプリング周期間の補間データを生成する加算処理部とで構成する。

以下、図１を用いて本発明によるエンコーダ位置情報補間回路の構成について説明する。図１において、エンコーダは原信号生成部１０、パルス検出部１１、アナログ検出部１２、位置データ演算部１３、補間処理部１９、パラレルシリアル変換部２０、通信手段２１により構成される。

原信号生成部１０は、赤外線ＬＥＤから出力された赤外線を、モータ回転軸に接続されて軸の回転と共に回転するスリット板に通し、スリット板上のパターンから透過／遮蔽された赤外線をフォトダイオード等の受光素子により光からアナログ信号１０ａに変換して出力する。アナログ信号１０ａには直交する二相の正弦波もしくは擬似正弦波を用いるのが一般的だが、三角波を用いてもよい。

パルス検出部１１は、アナログ信号をコンパレータ等の比較器により波形整形し、二相パルスデータ１１ａを出力する。アナログ検出部１２は、ＡＤＣによりサンプリング周期毎にアナログ信号をＡＤＣデータにＡＤ変換し、ＡＤＣデータ１２ａとＡＤ変換完了パルス１２ｂを出力する。

位置データ演算部１３は、ＡＤ変換完了パルス１２ｂを検出後、ＡＤＣデータ１２ａにオフセット補正、振幅補正、位相補正を施し、正弦波データから角度データに変換する。また、二相パルスデータをカウンタ回路によりカウントし、カウントデータと角度データを合成することで位置データ１３ａを生成する。

ここで、ＡＤ変換完了パルス１２ｂを検出から位置データ生成までの演算は、次のＡＤ変換完了パルス検出までの間に完了するものとする。補間処理部１９は、位置データ１３ａとＡＤ変換完了パルス１２ｂを元に、サンプリング周期間の補間データ１８ａを生成する。パラレルシリアル変換部２０は、シフトレジスタにより補間データ１８ａをパラレルデータからシリアルデータに変換し、通信手段２１へ送信用位置データを出力する。

エンコーダは、通信手段２１を通してＲＳ４８５などの通信方式でモータ駆動装置２２と接続され、モータ制御周期でモータ駆動装置からエンコーダにリクエスト信号が送られ、エンコーダは送信用位置データをモータ駆動装置へ送信する。なお、これらの処理はＡＳＩＣなどのディジタル信号処理回路で行われ、そのシステムクロックはサンプリング周波数に対して１０倍〜５０倍の周波数をもつ。

次に、本発明の特徴である補間処理部１９について図２から図３を用いて説明する。補間処理部１９は、データラッチ部１（１４）と、データラッチ部２（１５）、差分演算部１６、シフト演算部１７、加算処理部１８から構成される。

データラッチ部１４は、位置データ１３ａをＡＤ変換完了パルス１２ｂに従って取込み、ラッチデータ１４ａを生成する。データラッチ部１５は、ラッチデータをＡＤ変換完了パルス１２ｂに従って取込むことで、１周期前のラッチデータ１５ａを生成する。

差分演算部１６は、ラッチデータと１周期前のラッチデータとの差を取り、差分データ１６ａを生成する。

シフト演算部１７は、差分データ１６ａをＪ（Ｊは正の整数）回の右シフト演算により２のＪ乗段階のデータに分割し、分割データ１７ａを生成する。ここで、回数Ｊはシフト後のデータが１となるまでの回数、もしくは２のＩ（Ｉは自然数）乗がサンプリング周期間のシステムクロック数を超えない範囲で最大となるＩのいずれか小さい方を取る。

次に、加算処理部１８の動作をシステムクロック２５ＭＨｚ、サンプリング周期１ＭＨｚ、差分データＰ＝４０の条件で説明する。この場合のシフト演算回数は、シフト後のデータが１となるまでの回数は５、また、２のＩ（Ｉは自然数）乗がサンプリング周期間のシステムクロック数の２分の１すなわち２５（＝２５ＭＨｚ／１ＭＨｚ）を超えない範囲で最大となるＩは４であるので、シフト演算回数は４回となる。

差分データを４回シフト演算した結果は以下の通りとなる。
１回目シフト：Ｐ１＝Ｐ＞＞１＝２０
２回目シフト：Ｐ２＝Ｐ１＞＞１＝１０
３回目シフト：Ｐ３＝Ｐ２＞＞１＝５
４回目シフト：Ｐ４＝Ｐ３＞＞１＝２
また、サンプリング周期の時間分割回数もシフト演算の回数と同じく３回となるため、２＾４＝１６の領域に分割される。

次に、サンプリング周期の時間分割方法について図３を用いて説明する。図３において、サンプリング周期１μｓ（＝１／１ＭＨｚ）中に、システムクロック数は２５クロックであり、１回目の分割では後半の領域が大きくなるように１２：１３の領域に分割し、２回目の分割では１２の領域を６：６に、１３の領域を６：７に同様に分割し、３回目、４回目の分割も同様に行う。この様に均等ではなく後半の領域が大きくなるように分割することで、分割データの出力タイミングを早めており、シフト演算による下位データ切捨てによって丸められるデータを補償している。

４回分割した時点でサンプリング周期は１６の領域に分割されている為、それぞれの領域にＰ１からＰ４のシフトデータを割当て、加算出力するデータ決定すると以下の通りになる。
領域１ ：０（１周期前のラッチデータを出力）
領域２ ：Ｐ４＝２
領域３ ：Ｐ３＝５
領域４ ：Ｐ３＋Ｐ４＝７
領域５ ：Ｐ２＝１０
領域６ ：Ｐ２＋Ｐ４＝１２
領域７ ：Ｐ２＋Ｐ３＝１５
領域８ ：Ｐ２＋Ｐ３＋Ｐ４＝１７
領域９ ：Ｐ１＝２０
領域１０：Ｐ１＋Ｐ４＝２２
領域１１：Ｐ１＋Ｐ３＝２５
領域１２：Ｐ１＋Ｐ３＋Ｐ４＝２７
領域１３：Ｐ１＋Ｐ２＝３０
領域１４：Ｐ１＋Ｐ２＋Ｐ４＝３２
領域１５：Ｐ１＋Ｐ２＋Ｐ３＝３５
領域１６：Ｐ１＋Ｐ２＋Ｐ３＋Ｐ４＝３７
上記に従い、各領域で割当てられた値を１周期前のラッチデータ１５ａに加算すること
で、サンプリング周期間の補間データ１８ａを生成する。

なお、シフト回数Ｊを大きくすると、演算回路の規模が大きくなる等の実装上の制約が発生するので、その場合はシフト回数を減らすことも可能である。シフト回数を減らした場合でも、サンプリング周期の分割時に後半の領域が大きくなるように分割し、分割データの出力タイミングを早めておくことで、補償能力を得ることができる。

以上のように、サンプリング周期間で位置データをシフト演算により分割、それらを段階的に出力することで、高周波の逓倍クロックを必要とせず、位置データを補間することができ、エンコーダ分解能が高分解能化された場合でもサンプリング周期による速度変動への悪影響を低減できる。

その上、サンプリング周期を時間分割する際に領域を均等ではなく後半の領域を大きくなるように分割することで、分割データの出力タイミングを早めてシフト演算による切捨てられたデータを補償することで速度変動をさらに低減することができる。

本発明のエンコーダの位置情報補間回路は、モータ制御装置以外にもデータサンプリング周期間で情報を補間する必要のある高分解能計測器などにも有用である。

本発明におけるエンコーダのブロック構成図 本発明の実施例１における補間処理部のブロック構成図 本発明の実施例１におけるサンプリング周期の時間分割方法の説明図

符号の説明

１０ 原信号生成部
１０ａ アナログ信号
１１ パルス検出部
１１ａ 二相パルスデータ
１２ アナログ検出部
１２ａ ＡＤＣデータ
１２ｂ ＡＤ変換完了パルス（ＡＤ変換完了信号）
１３ 位置データ演算部
１３ａ 位置データ
１４ データラッチ部１
１４ａ ラッチデータ
１５ データラッチ部２
１５ａ １周期前のラッチデータ
１６ 差分演算部
１６ａ 差分データ
１７ シフト演算部
１７ａ 分割データ
１８ 加算処理部
１８ａ 補間データ
１９ 補間処理部
２０ パラレルシリアル変換部
２１ 通信手段
２２ モータ駆動装置

Claims (1)

1. 回転位置に応じてアナログ信号を生成する原信号生成部と、アナログ信号からパルス信号を生成するパルス検出部と、アナログ信号をサンプリング周期毎にアナログ／ディジタル変換してＡＤＣデータとＡＤ変換完了信号を出力するアナログ検出部と、ＡＤＣデータから前記パルス信号間の内挿データを生成してパルス信号と合成することにより位置データを生成する位置データ演算部と、前記位置データとＡＤ変換完了信号を入力する補間処理部とを備え、前記補間処理部は、前記位置データをサンプリング周期毎にラッチするデータラッチ部１と、データラッチ部１と同期して１サンプリング周期前の位置データをラッチするデータラッチ部２と、データラッチ部１でラッチされた位置データとデータラッチ部２でラッチされた１サンプリング周期前の位置データとの差分を演算する差分演算部と、差分演算部で演算された差分データをシフト演算により２のＮ（自然数）乗段階のデータに分割することで分割データを生成するシフト演算部と、１サンプリング周期をＫ：Ｌ（Ｋ、Ｌは正の整数かつＫ＜Ｌ）の比率でＭ（自然数かつＮ≧Ｍ）回と、１：１の比率でＮ−Ｍ回分割した２のＮ乗個の領域を生成し、各領域で前記分割データを段階的に加算してサンプリング周期間の補間データを生成する加算処理部とで構成したことを特徴とするエンコーダの位置情報補間回路。