JP2000213924A - 位置検出装置 - Google Patents

Abstract

(57)【要約】 【課題】 簡易・安価な構成によって、安定した信頼性
ある位置データ出力を可能とする。 【解決手段】 物体の移動を検出する検出器１から得た
９０度位相の２相正弦波を入力として、Ａ／Ｄコンバー
タ７０２及びＲＯＭテーブル７０３を用いて上記２相正
弦波の１周期内の内挿データを得るとともに、上記２相
正弦波を波形整形して入力とする２てい倍カウンタから
なる上位カウンタ５０５からの信号をグレイコード変換
器５０４ｂによってグレイコード化し、それに基づいて
上位カウンタ値と上記内挿データ値とを適宜選択するこ
とにより、前記上位カウンタ５０５におけるカウンタ値
における不定部分の上位桁を上位桁修正回路５０４ｂに
より定義付けし、上位カウンタ値と前記内挿データ値と
の連結データを生成するようにしたもの。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、上位カウンタ値と
内挿データ値との連結データを生成するようにした位置
検出装置に関する。

【０００２】

【従来の技術】モータ等の各種装置に付設される位置検
出装置では、被検出体としての回転体の回転に応じて、
例えばＭＲ素子等の検出素子から９０度位相差を有する
略正弦波状のａ相及びｂ相の各出力ｖａ，ｖｂを得ると
ともに、それらを入力とした波形整形回路によって矩形
波Ａ，Ｂ信号を形成することにより、上記回転体の回転
位置を検出するようにしている。

【０００３】従来より、このような位置検出装置におい
て、位置検出の分解能を向上させるための提案が種々な
されている。例えば、特許２７４１４３１号公報や、特
開昭６４−４９９１４号公報等に記載された各種装置で
は、上記ａ相及びｂ相の各出力をＡ／Ｄコンバータをそ
れぞれ通し、これにより得たＡ／Ｄ変換データによりＲ
ＯＭテーブル内のアドレスを指定して内挿データを得て
いる。そして、これによって上記回転体の１回転を例え
ば２０分割して高分解能な位置検出を行うようにしてい
る。また、多回転量を求める場合には、上位カウンタ値
に対して、上述した内挿データを連結する。このような
Ａ／Ｄコンバータ及びＲＯＭテーブルを用いた各提案に
よれば、検出素子や各種アナログ回路等を増大させるこ
となく、簡易な構成で、検出分解能を高めることができ
るという利点が得られる。

【０００４】

【発明が解決しようとする課題】しかしながら、このよ
うな従来装置では、上位カウンタ値と内挿データとの連
結操作において複雑な演算や操作を要しており、各種演
算回路やソフトウェアが膨大になってしまうとともに、
その分、電流消費も多くなっている。特に、上位カウン
タをバックアップして位置データをアブソリュート化す
る場合には、電流消費の問題はより顕在化する。また、
分解能を上げるに従って高速伝送が難しくなり、回路が
さらに複雑化する上、伝送速度が遅いために、特に高速
回転の場合において、受信側に誤検知動作を招来させて
しまうこともある。さらに、高速回転に対応するために
応答性に優れた高速Ａ／Ｄコンバータや高速マイコンを
使用しなければならず、部品コストが高いという問題も
ある。さらにまた、出力の分解能を変更したい場合に
は、ＲＯＭテーブル全体を取り替える等の煩雑な操作が
必要となり、与えられたスペックへの対応性に欠けると
ともに、生産性向上のための規格統一等も困難になって
おり、生産性が良好でないという問題がある。

【０００５】そこで、本発明は、簡易な構成で、上位カ
ウンタ値と内挿データとの連結操作を容易な行わせるこ
とができるとともに、電流消費が少なく、しかも高回転
時においても低速伝送で正確なデータを受信することが
でき、かつ、低コストの低速Ａ／Ｄコンバータや低速マ
イコンを使用することができ、さらに、生産性の向上を
図ることができるようにした位置検出装置を提供するこ
とを目的とする。

【０００６】

【課題を解決するための手段】上記目的を達成するため
に請求項１記載の発明では、物体の移動を検出する検出
器から得た９０度位相の２相正弦波を入力とし、上記２
相正弦波の１周期内を内挿して内挿データを得る内挿回
路と、上記２相正弦波を波形整形して入力とする２てい
倍カウンタからなる上位カウンタと、その上位カウンタ
値と上記内挿データ値とを適宜選択することによって、
前記上位カウンタにおけるカウンタ値における不定部分
の上位桁を、当該上位カウンタにおけるカウンタ値のグ
レイコードを使用して定義付けする上位桁修正回路と、
を備え、上記上位桁修正回路で得た上位カウンタ値と前
記内挿データ値との連結データを生成するようにしてい
る。

【０００７】また、請求項２記載の発明では、上記請求
項１記載の位置検出装置に加えて、前記上位カウンタに
は、バックアップ装置が付設されている。

【０００８】さらに、請求項３記載の発明では、上記請
求項１記載の位置検出装置に加えて、連結データにおけ
る一定周期毎の前後の差分値を伝送する手段を備えてい
る。

【０００９】さらにまた、請求項４記載の発明では、上
記請求項３記載の位置検出装置に加えて、連結データを
伝送する手段を有する。

【００１０】一方、請求項５記載の発明では、上記請求
項１記載の位置検出装置に加えて、連結データの差分値
からＡｍ及びＢｍ相の矩形波を生成する手段を備えてい
る。

【００１１】また、請求項６記載の発明では、上記請求
項１記載の位置検出装置に加えて、分解能設定データが
格納された不揮発性メモリを有しているとともに、その
不揮発性メモリ内に記憶した分解能設定データに基づい
て、内挿データ又は連結データの下位ビットの桁数を一
部欠落させる手段を備えている。

【００１２】このような各発明によれば、上位カウンタ
値と内挿データとの連結操作部にグレイコード式の選択
回路を設けることによって、データ連結が簡易に行われ
るとともに、上位カウンタを２てい倍カウンタとしてい
るので、電流消費が低減され、また、差分値ΔＡＢＳ
（ｍ）を伝送することによって低速度の伝送でリアルタ
イムのデータが得られ、さらに、上位カウンタを採用す
ることによって低速Ａ／Ｄコンバータ或いは低速マイコ
ンを使用することが可能となっており、しかも、分解能
が外部から電気的に容易に変更設定可能となっている。

【００１３】

【発明の実施の形態】以下、本発明の実施の形態を図面
に基づいて動作とともに説明する。まず、図１に示され
ている送信側においては、ＭＲ素子１から一対の増幅器
２，３を通した略正弦波状のａ相及びｂ相の各出力ｖ
ａ，ｖｂが、波形整形回路４により矩形波Ａ，Ｂ信号に
なされてゲートアレイ５側に送られるとともに、サンプ
ルホールド回路６を通してマイコン７に送られる。

【００１４】上記サンプルホールド回路６には、ゲート
アレイ５中に設けられたサンプリング周期タイマ５０１
からのサンプリング信号が印加されており、その信号に
基づいてサンプリングされた上記ａ相及びｂ相の各出力
ｖａ，ｖｂは、マルチプレクサ７０１によって選択的に
切り替えられながらＡ／Ｄコンバータ７０２を通して信
号変換され、各々８ビットのＡ／Ｄ変換データとしてバ
ス経由によりゲートアレイ５側に送出される。

【００１５】上記８ビットの両Ａ／Ｄ変換データは、平
面を円に描くリサージュと等価であるため、ゲートアレ
イ５中の象限別テーブルアドレス変換器５０２内に書き
込まれ、そこで、次の表１に示されているような第１か
ら第４までの４つの象限に対応した２ビットの内挿デー
タのベース値が、例えば第４象限を代表としたテーブル
に基づいて以下述べるようなアドレス変換により作成さ
れる。なお、表１は、１周期を８分割することにより内
挿データとして０から７を得る簡単な例を示している。

【００１６】

【表１】

【００１７】より詳細には、図２のように、まず上記８
ビットのｖａ，ｖｂのＡ／Ｄ変換データ５０２ａ，５０
２ｂのうちのＭＳＢの値に基づいて、ベース作成回路５
０２ｆにて表１に示された２ビットのベース値が作成さ
れるとともに、上記ＭＳＢの変換制御により、表２のよ
うにして各象限が判別される。

【００１８】

【表２】

【００１９】また、上記Ａ／Ｄ変換データ５０２ａ，５
０２ｂのうちの下位７ビットデータは、上位アドレス変
換５０２ｃ及び下位アドレス変換５０２ｄにより、表２
記載の内容のようにして変換が行われ、１４ビットのア
ドレス５０２ｅが算出される。その変換後のアドレス５
０２ｅは、上述した図１のマイコン７内に設けられたＲ
ＯＭテーブル７０３に戻され、そこで、上述したように
指定されたアドレス５０２ｅに対応して、正弦波１／４
周期に相当する１つの象限に関するテーブルデータ、す
なわち表１中のオフセット値が引き出される。そのオフ
セット値は、上記ゲートアレイ５側のＲＯＭテーブル出
力レジスタ５０３へ書き込まれ、８ビットデータとして
出力される。

【００２０】上記ＲＯＭテーブル出力レジスタ５０３か
らの８ビットのオフセット値と、上述した象限別テーブ
ルアドレス変換器５０２からの２ビットのベース値と
は、位置データ連結回路５０４に出力される。

【００２１】一方、前述した波形整形回路４からのＡ，
Ｂ各相の矩形波信号は、上位カウンタ５０５でカウント
される。この上位カウンタ５０５は、２てい倍カウンタ
からなり、上記Ｂ信号の変化点をカウントし、そのカウ
ント値を上位カウンタバッファ５０６に送出している。
このようにすれば、Ａ，Ｂ両信号の変化点をカウントす
る４てい倍カウンタを用いる場合に比して低いクロック
周波数を用いることができ、消費電流を低減することが
できる。

【００２２】上記上位カウンタバッファ５０６には、上
記サンプリング周期タイマ５０１からのサンプリング信
号が印加されており、例えば２５ビットのカウンタ値が
上位カウンタバッファ５０６内に読み込まれて、上記位
置データ連結回路５０４に出力され、そこでデータ連結
が行われる。この位置データ連結回路５０４におけるデ
ータ連結操作では、存在する不定部分を合わせ込むため
に１ビットのデータを用いることとしており、そのため
上述した例では、計３４ビットの連結データが得られ
る。この位置データ連結操作について次に説明する。

【００２３】まず、図３に示されているように、上述し
た上位カウンタバッフア５０６から出力されたＮＨビッ
トのバイナリカウンタ値は、上位桁修正部５０４ａに送
り込まれる一方、上記ＮＨビットのカウンタ値は、バイ
ナリグレイコード変換器５０４ｂに印加され、そこで、
グレイコード変換により得られた選択制御信号が、上記
上位桁修正部５０４ａに発せられる。また、上記上位桁
修正部５０４ａには、前述した象限別テーブルアドレス
変換器５０２からの２ビットデータ、及びＲＯＭテーブ
ルレジスタ５０３からの（ＮＬ−２）ビット（本例では
８ビット）からなるＮＬビットの下位の内挿データが送
り込まれる。

【００２４】そして、上記バイナリグレイコード変換器
５０４ｂから発せられるグレイコード選択制御信号に基
づいて、後述するようにして上位カウンタ値と下位内挿
データとを用いた上位桁の修正を行うか否かの選択制御
が行われ、その修正された結果としての（ＮＨ−１）ビ
ットの上位カウンタ値は、上述した下位のＮＬビットの
内挿データとともに、ＮＣビットの連結位置データとし
て出力される。

【００２５】本実施形態における連結動作においては、
図４に示されているように、上位カウンタ値のＮＨビッ
トが３ビット（ＨＢ２，ＨＢ１，ＨＢ０）であり、内挿
データのＮＬビットが３ビット（ＬＢ２，ＬＢ１，ＬＢ
０）であるが、これら上位カウンタ値のＮＨビット（３
ビット）と、内挿データのＮＬビット（３ビット）との
端桁における各１ビット（ＨＢ０及びＬＢ２）は、連結
させる際にいずれかが選択して用いられることとなり、
そのため、これらの２ビット分が１ビットとなって、連
結データの全体では１ビット分減少して５ビット（ＣＢ
４，ＣＢ３，ＣＢ２，ＣＢ１，ＣＢ０）となる。

【００２６】このときの上記内挿データは、表１を参照
した場合には、象限別テーブルアドレス変換回路５０２
からのベース分（ＬＢ２，ＬＢ１）と、ＲＯＭテーブル
出力レジスタ５０３の出力であるオフセット分（ＬＢ
０）とからなる０〜７の８種類の内容を表していること
となる。

【００２７】すなわち、図５中の（ｂ）に示されている
ように、まず上記３ビットの内挿データ（ＬＢ２，ＬＢ
１，ＬＢ０）は「０」から「７」まで変化するが、この
とき、同図（ａ）の２相正弦波ｖａ，ｖｂが波形整形に
より、（ｃ）及び（ｄ）のようなＡ相，Ｂ相の矩形波と
なって、上位カウンタ値（バイナリ）が、（ｅ）のよう
にして「０」から「７」まで上昇していく。このときの
各値は、（ｆ）のようなＨＢ２，ＨＢ１，ＨＢ０の組み
合わせとなっているが、それぞれの間に、バイナリカウ
ント値の桁数変化に従って不定部分（ＰＮ３，ＰＮ０，
ＰＮ１，ＰＮ０，ＰＮ２，ＰＮ０，ＰＮ１，ＰＮ３，・
・・）がそれぞれ形成される。この不定部分とは、図１
の増幅器２，３や波形整形器４等のＤＣオフセット電
圧、ドリフト、遅延時間によって、内挿データ（ｂ）の
変化点と上位カウンタ値（ｅ）の変化点が同期しないこ
とを意味している。そして、このような不定部分におけ
る変化点を明らかにするために以下のような操作が行わ
れる。

【００２８】まず、各不定部分（ＰＮ０，ＰＮ１，ＰＮ
２，ＰＮ３）は、（ｇ）のように定義付けされるが、結
果的には、表３に示されているように、上位カウンタの
グレイコードデータと内挿データとで表すことができ
る。

【表３】

【００２９】つまり、表３及び図５から明らかなよう
に、不定部分ＰＮ０は、内挿データＬＢ２とＬＢ１とが
互いに異なっていることを示す排他論理和（エクスクル
ーシブＯＲ）（ＬＢ２＋ＬＢ１）で表される。表３及び
図５では、排他論理和を丸印の中に＋で表現している。
一方、ＰＮ１は、まず内挿データＬＢ２とＬＢ１とが一
致していることを示す排他論理和（エクスクルーシブＯ
Ｒ）（ＬＢ２＋ＬＢ１）の反転と、上位カウンタのＨＢ
１とＨＢ０とが互いに異なっていることを示す排他論理
和（エクスクルーシブＯＲ）（ＨＢ１＋ＨＢ０）とで表
される。以下、同様にして、ＰＮ２は、内挿データＬＢ
２とＬＢ１とが一致していることを示す排他論理和（エ
クスクルーシブＯＲ）（ＬＢ２＋ＬＢ１）の反転と、上
位カウンタのＨＢ１とＨＢ０とが一致していることを示
す排他論理和（エクスクルーシブＯＲ）（ＨＢ１＋ＨＢ
０）の反転と、上位カウンタのＨＢ２とＨＢ１とが互い
に異なっていることを示す排他論理和（エクスクルーシ
ブＯＲ）（ＨＢ２＋ＨＢ１）とで表される。さらに、Ｐ
Ｎ３は、内挿データＬＢ２とＬＢ１とが一致しているこ
とを示す排他論理和（エクスクルーシブＯＲ）（ＬＢ２
＋ＬＢ１）の反転と、上位カウンタのＨＢ１とＨＢ０と
が一致していることを示す排他論理和（エクスクルーシ
ブＯＲ）（ＨＢ１＋ＨＢ０）の反転と、上位カウンタの
ＨＢ２とＨＢ１とが一致していることを示す排他論理和
（エクスクルーシブＯＲ）（ＨＢ２＋ＨＢ１）の反転と
で表される。

【００３０】従って、このような上述した各不定部分
（ＰＮ０，ＰＮ１，ＰＮ２，ＰＮ３）の定義付けは、図
５（ｈ）のように、上位カウンタ値のグレイコード化し
たもので表３に示されているように場合分け（場所指
定）されることとなる。さらに、その場合には、下位の
連結データＣＢ０，ＣＢ１，ＣＢ２については、内挿デ
ータＬＢ０，ＬＢ１，ＬＢ２に関してはそのまま用いる
ことができるが、連結データの上位桁ＣＢ３，ＣＢ４に
ついては、表４のように、各不定部分（ＰＮ０，ＰＮ
１，ＰＮ２，ＰＮ３）に対応して修正する必要がある。

【００３１】

【表４】

【００３２】例えば、連結データＣＢ３を得るために
は、ＰＮ０ではＨＢ１を用い、ＰＮ１ではＬＢ２の反転
を用い、ＰＮ２及びＰＮ３ではＬＢ２を用いればよい。
この状態が、図４（ｊ）に表されているが、波線で表さ
れた不定部分が、明確に表されていることが解る。

【００３３】再び図１に戻って、上述したようにして得
た３４ビットの連結データは、一度に送られることな
く、分解能の指定が設定されている場合には、後述する
シフト量レジスタ５０７からシフト移動の桁数、例えば
４ビットシフトの指示信号が右シフタ５０８に印加され
て、例えば１０２４分割の内挿分解能が、現在必要とし
ている６４分割（＝１０２４／２４）内挿分解能の３０
ビットのアブソリュート信号ＡＢＳ（ｍ）に変換されて
出力される。

【００３４】この３０ビットのアブソリュート信号ＡＢ
Ｓ（ｍ）は、指定分解能位置データバッファ５０９を通
して、上述したサンプリング周期タイマ５０１からのサ
ンプリング信号に基づいた長い周期のアブソリュート信
号ＡＢＳ（ｌ）として、サブ・パラレル／シリアル変換
器５１１を通してメイン・パラレル／シリアル変換器５
１２から、ＲＳ４２２ラインドライバ８に送出され、そ
こから＋ＳＤ信号及び−ＳＤ信号として受信側に送信さ
れる。

【００３５】一方、上記３０ビットアブソリュート信号
ＡＢＳ（ｍ）のうちの１周期毎の下位の９ビット分のデ
ータは、新ショート位置データバッファ５１３に与えら
れ、そこからのデータが減算器５１４に送られるととも
に、旧ショート位置データバッファ５１５に与えられ
る。そして、この旧ショート位置データバッファ５１５
から１周期前のデータが減算器５１４に与えられ、上記
新ショート位置データバッファ５１３からの現在のデー
タとの間の差分演算が、上述したサンプリング周期タイ
マ５０１からのサンプリング信号に基づいて実行され、
９ビットの差分値ΔＡＢＳ（ｍ）が得られる。このよう
にして、内挿データ同士ではなく上位カウンタ値の下位
ビットも含めたショート位置バッファの差分を得ている
ので、サンプリング周期間に複数の正弦波の波数が到来
しても、上位カウンタ値として記憶され、波数のサンプ
リング漏れがない。ゆえに、低速Ａ／Ｄコンバータや低
速マイコンを使用してサンプリング周期が長くなっても
正確な内挿が可能である。

【００３６】このときの送信側のサンプリングタイミン
グと、ＡＢＳ（ｍ）及びΔＡＢＳ（ｍ）の作成タイミン
グとが図６に示されている。

【００３７】得られた差分値ΔＡＢＳ（ｍ）は、単位時
間あたりのパルス変化量を表しているが、他のＵ，Ｖ，
Ｗ，Ｚ信号等とともに、メイン・パラレル／シリアル変
換器５１２を通して、上述した長い周期のアブソリュー
ト信号ＡＢＳ（ｌ）を重畳しながら、ＲＳ４２２ライン
ドライバ８から＋ＳＤ信号及び−ＳＤ信号として送信さ
れる。

【００３８】一方、図７に示されているように受信側に
おいては、上述した送信側から出力された＋ＳＤ信号及
び−ＳＤ信号が、ＲＳ４２２ラインレシーバ９に受けら
れる。このとき、回転体の回転が行われずに、Ａｍ，Ｂ
ｍが変化しないときには、上述した長い周期のアブソリ
ュート信号ＡＢＳ（ｌ）の値をアップダウンカウンタ９
０１にプリセットされる。すなわち、上述した長いサン
プリング周期のアブソリュート信号ＡＢＳ（ｌ）は、メ
イン・シリアル／パラレル変換器９０２及びサブ・シリ
アル／パラレル変換器９０３を通してパラレル信号に戻
されるが、それと同時に、上述した差分値ΔＡＢＳ
（ｍ）に基づいて擬似的等間隔な２相信号Ａｍ及びＢｍ
が、公知の手段、例えば特願平６−２１３１６９号明細
書の特に図３乃至図６及び図１０に示されているように
して作成され（符号９０４参照）、それがアップダウン
カウンタ９０１に入れられ累積されていく。このように
差分値ΔＡＢＳ（ｍ）からＡｍ及びＢｍを生成し累積す
るようにすれば、低速伝送でもリアルタイム性を有し、
かつ内挿分割数が多くても高速回転に対応させることが
できる。なお、Ａｍ、Ｂｍ信号はリアルタイム性信号で
あるので、他の機器に伝送されて使用される。

【００３９】ところが、この差分値ΔＡＢＳ（ｍ）を累
積するだけではアブソリュートエンコーダとして使用で
きず、初期値が必要である。そして、その初期値を設定
するために、上記差分値ΔＡＢＳ（ｍ）を回転停止検出
部９０５に入力し、そこで、上記長いサンプリングの間
に上記差分値ΔＡＢＳ（ｍ）の累積値が「０」であるこ
と、すなわち回転が行われていないことが判明したら、
初期化するためのロード制御信号が上記アップダウンカ
ウンタ９０１に入れられる。そして、そのときのアブソ
リュート信号ＡＢＳ（ｌ）がアップダウンカウンタ９０
１に初期値としてロードされ、以後その初期値に対して
差分値ΔＡＢＳ（ｍ）が累積されてデータを得るように
している。このようにすれば、アップダウンカウンタ９
０１からの累積カウント値がリアルタイム性を有するこ
ととなる。

【００４０】より詳細には、まず図８中の（ａ）のよう
に、長い周期のＡＢＳ（ｌ）（＝ＡＢＳ（ｍ））が増大
していくときに、ある時間ｍ−１，ｍ，ｍ＋１・・・毎
にサンプリングが行われるが、そのときの差分が上記差
分値ΔＡＢＳ（ｍ）となることから、それを伝送して受
信側で累積することによって波線で示された実際のＡＢ
Ｓ（ｍ）が得られることとなる。しかしながら、受信側
は、累積する場合の初期値が解らないので、受信側で初
期化制御を行う。

【００４１】そのとき、受信側で受信したＡＢＳ（ｌ）
は、図８の（ｄ）のように、サンプリング周期のある整
数倍Ｌ（例えば５０倍）の長さ分だけシリアル伝送遅れ
が生じることとなる。そこで、ＡＢＳ（ｌ）のサンプリ
ングタイミングを表した図１５の（ｂ）において、例え
ば、時間ｌに送られてきたＡＢＳ（ｌ）と次に伝送され
てきた時間ｌ＋１におけるＡＢＳ（ｌ＋１）との間で、
差分値ΔＡＢＳ（ｍ）の累積値を、

【数１】 により演算しておき、その累積値が「０」である場合に
は回転が無かったこととなって、ＡＢＳ（ｌ）＝ＡＢＳ
（ｌ＋１）となるため、そのＡＢＳ（ｌ）をアップダウ
ンカウンタにロードして初期値とする。そして、このよ
うな初期化を行った後に、ΔＡＢＳ（ｍ）の累積を始め
ることにより、リアルタイム性を備えたデータが早い周
期で得られることとなる。これによって、伝送速度を低
減させつつ長い周期の最新データを得られる。

【００４２】このようにして得た上記アップダウンカウ
ンタ９０１からの累積カウント値は、ＡＢＳ（ｔ）信号
としてモータ制御装置用の上位マイコンに出力されると
ともに、上記回転停止検出部から、上位マイコンに対し
てアップダウンカウンタ９０１が有効であることを表示
する信号が、図８（ｆ）のように出力される。

【００４３】一方、図１に示されているように、上記＋
ＳＤ信号又は−ＳＤ信号のいずれかが、何らかの原因で
信号としてあり得ない状態となった際には、それを送信
停止要求部５１６が検出し、そこから割込要求（ＳＤＳ
ＴＯＰ）信号が、マイコン７内の割込制御部７０４に入
力される。この割込要求（ＳＤＳＴＯＰ）信号を受けた
中央演算装置（ＣＰＵ）７０５からは、ＰＩＯ７０６を
介してＲＳ４２２ラインドライバ８に対して送信停止信
号（ＴＸＥＮ）が出力され、これによって送信停止が行
われる。

【００４４】また、不揮発性メモリ（ＥＥＰＲＯＭ）７
０７内には、分解能設定データが記憶されているが、外
部のパソコン等を経由してＲｘＤライン及びＴｘＤライ
ンのシリアル通信にて分解能の変更データがＳＣＩ７０
８に与えられると、その変更された新たな分解能設定値
が不揮発性メモリ７０７内に書き込まれる。次いで、そ
の新たな分解能設定値に基づいて、シフト量レジスタ５
０７の桁移動量、例えば４ビットシフトが設定される。
このように、桁数を欠落させる機能を有するシフト量レ
ジスタ５０１によって電気的に分解能を変更させるよう
にすれば、ＲＯＭ交換等の作業を行うことなく簡易に分
解能の変更を行うことができる。なお、＋ＳＤ、−ＳＤ
伝送用ラインを使用するので、位置検出器のケースをか
ぶせた状態でも分解能変更が可能である。

【００４５】このような実施形態によれば、上位カウン
タ値と内挿データとの連結操作部にグレイコード式の選
択回路５０４ｂが設けられているので、データ連結が簡
易に行われるとともに、上位カウンタ５０５を２てい倍
カウンタとしているので、電流消費が低減され、また、
差分値ΔＡＢＳ（ｍ）を伝送することによって低速度の
伝送でリアルタイムのデータが得られ、さらに、上位カ
ウンタ５０５を採用することによって低速Ａ／Ｄコンバ
ータ或いは低速マイコンを使用することが可能となって
おり、しかも、分解能が外部から電気的に容易に変更設
定可能となっている。

【００４６】一方、図９に示されている実施形態では、
上述した実施形態におけるメイン・パラレル／シリアル
変換器５１２に代えて、Ａｍ，Ｂｍ発生手段１１が設け
られており、前実施形態におけるＳＤ出力が、高分解能
のＡｍ，Ｂｍ出力となっている。本実施形態において
も、上述したと同様な連結操作や分解能の変更設定が可
能であり、同様な作用・効果を得ることができる。

【００４７】さらに、図１０に示されている実施形態の
ように、上位カウンタ１２をグレイコード出力としてお
くとともに、次段にグレイバイナリ変換器１３を設け、
そこで得られたバイナリ信号を用いるようにしても、同
様な作用・効果を得ることができる。

【００４８】また、受信側におけるＡｍ，Ｂｍの作成操
作においては、アップパルスやダウンパルス等のような
他のパルス形態としても同様な作用・効果を得ることが
できる。

【００４９】さらに、上述した実施形態では、上位カウ
ンタ５０５においてＢ相の変化点をカウントしている
が、Ａ相の変化点をカウントしたり、Ａ相及びＢ相の変
化点をカウントする４てい倍カウンタとしておき、最下
位ビットを使用しないことによって実質的に２てい倍カ
ウンタとすることも可能であり、このような実施形態で
も同様な作用・効果を得ることができる。

【００５０】さらにまた、上述した実施形態における受
信側のアップダウンカウンタ入力として、Ａｍ，Ｂｍ信
号を用いることなく、ΔＡＢＳ（ｍ）をそのまま累積利
用することもで$きる。

【００５１】一方、上記実施形態では、内挿回路を位置
検出装置の内部側に設けているが、制御装置内に設けて
も良い。この場合には、２相正弦波を制御装置までアナ
ログ伝送し、それを利用することとなる。

【００５２】また、上述した実施形態では、右シフトさ
れるデータ量を連結データとしているが、上位カウンタ
を無視して、内挿データのみを右シフトするように構成
することも可能である。

【００５３】

【発明の効果】以上述べたように本発明によれば、以下
のような効果が得られる。 １．上位カウンタ値と内挿データとの連結操作部にグレ
イコード式の選択回路を設けているので、データ連結が
簡易に行われることとなり、各種回路やソフトを簡素化
することができる。 ２．上位カウンタとしては２てい倍カウンタを採用して
いるので、電流消費が低減される。 ３．差分値ΔＡＢＳ（ｍ）を伝送するので、低速度の伝
送でも、受信側で高分解能のＡｍ，Ｂｍ或いは連結デー
タを、リアルタイムで得ることができる。 ４．上位カウンタを採用していることから、低速Ａ／Ｄ
コンバータ或いは低速マイコンを使用することができ、
対応可能な最大回転数の向上を図ることができる。 ５．分解能を外部から電気的に変更設定可能に構成して
いるため、規格の統一化や機能切替えを容易に行うこと
ができ、生産管理の簡素化等を通して生産性の向上を図
ることができる。

【図面の簡単な説明】

【図１】本発明にかかる位置検出装置の一実施形態にお
ける送信側の構成を表したブロック線図である。

【図２】象限別テーブルアドレス変換器の構成例を表し
たブロック線図である。

【図３】位置データ連結回路の構造例を表したブロック
線図である。

【図４】連結位置データの構成を説明するための模式図
である。

【図５】連結位置データの作成タイミングを表したチャ
ート図である。

【図６】送信側における送信データ作成タイミングを表
したチャート図である。

【図７】受信側の構成例を表したブロック線図である。

【図８】送信側のサンプリングタイミングと、受信側の
信号再生タイミングとを表した線図である。

【図９】本発明の他の実施形態における送信側構成を表
したブロック図である。

【図１０】本発明の更に他の実施形態における位置デー
タ連結回路の構造例を表したブロック線図である。

【符号の説明】

１ ＭＲ素子 ４ 波形整形回路 ５ ゲートアレイ ７ マイコン ８ ＲＳ４２２ラインドライバ ９ ＲＳ４２２ラインレシーバ ５０１ サンプリング周期タイマ ５０２ 象限別テーブルアドレス変換器 ５０３ ＲＯＭテーブル出力レジスタ ５０４ 位置データ連結回路 ５０４ａ 上位桁修正部 ５０４ｂ バイナリグレイコード変換器 ５０５ 上位カウンタ ５０７ シフト量レジスタ ５０８ 右シフタ ５１１ サブ・パラレル／シリアル変換器 ５１２ メイン・パラレル／シリアル変換器 ５１４ 減算器 ５１５ 旧ショート位置データバッファ ５１６ 送信停止要求部 ５１３ 新ショート位置データバッファ ７０２ Ａ／Ｄコンバータ ７０３ ＲＯＭテーブル ７０４ 割込制御部 ７０５ 中央演算装置（ＣＰＵ） ７０７ 不揮発性メモリ（ＥＥＰＲＯＭ） ９０１ アップダウンカウンタ ９０２ メイン・シリアル／パラレル変換器 ９０３ サブ・シリアル／パラレル変換器

Claims (6)

【特許請求の範囲】
1. 【請求項１】 物体の移動を検出する検出器から得た９
   ０度位相の２相正弦波を入力とし、上記２相正弦波の１
   周期内を内挿して内挿データを得る内挿回路と、 上記２相正弦波を波形整形して入力とする２てい倍カウ
   ンタからなる上位カウンタと、 その上位カウンタ値と上記内挿データ値とを適宜選択す
   ることによって、前記上位カウンタにおけるカウンタ値
   における不定部分の上位桁を、当該上位カウンタにおけ
   るカウンタ値のグレイコードを使用して定義付けする上
   位桁修正回路と、を備え、 上記上位桁修正回路で得た上位カウンタ値と前記内挿デ
   ータ値との連結データを生成するようにしたことを特徴
   とする位置検出装置。
2. 【請求項２】 請求項１記載の位置検出装置において、 前記上位カウンタには、バックアップ装置が付設されて
   いることを特徴とする位置検出装置。
3. 【請求項３】 請求項１記載の位置検出装置において、 連結データにおける一定周期毎の前後の差分値を伝送す
   る手段を備えていることを特徴とする位置検出装置。
4. 【請求項４】 請求項３記載の位置検出装置において、 連結データを伝送する手段を有することを特徴とする位
   置検出装置。
5. 【請求項５】 請求項１記載の位置検出装置において、 連結データの差分値からＡｍ及びＢｍ相の矩形波を生成
   する手段を備えていることを特徴とする位置検出装置。
6. 【請求項６】 請求項１記載の位置検出装置において、 分解能設定データが格納された不揮発性メモリを有して
   いるとともに、 その不揮発性メモリ内に記憶した分解能設定データに基
   づいて、内挿データ又は連結データの下位ビットの桁数
   を一部欠落させる手段を備えていることを特徴とする請
   求項１記載の位置検出装置。