JP4005241B2 - 位置検出装置 - Google Patents

Description

【０００１】
【発明の属する技術分野】
本発明は、所定周期毎に検出される検出対象の絶対位置に基づいて出力されるデジタル形式の絶対位置データについて、今回と前回との差分値に応じたパルス信号を出力し、そのパルス信号に基づいて検出対象の絶対位置データを出力する位置検出装置に関する。
【０００２】
【従来の技術】
このような位置検出装置として、例えば、特公平８−２０２７４号公報に開示されているものがある。この従来技術では、位置検出部において、１次交流信号sin ωｔの電気的位相角を、検出対象の変位量に応じて角度θだけシフトした２次出力信号sin （ωｔ−θ）を得ると、その位相シフト量θに応じて得られる絶対値データＤθを出力する（図１０（ａ）参照）。
【０００３】
すると、パルス信号出力部は、絶対位置データＤθを所定周期毎にサンプリングして、データ値Ｄθの増減に応じたＵＰ，ＤＯＷＮパルス信号を出力する（図１０（ｂ），（ｃ）参照）。そして、制御装置側では、出力されるパルス信号をカウントすることにより、必要な分解能を有する検出対象の絶対位置データを得て所定の制御を行うようになっている（図１０（ｄ）参照）。
【０００４】
【発明が解決しようとする課題】
しかし、斯様な従来技術では、位置検出部にノイズが印加された場合に以下のような問題が生じる。例えば、図１１（ａ）に示すように、位置検出部において検出された検出対象の変位量に応じた絶対値データが、本来各サンプリング周期毎に“２００”，“２０１”，“２０２”，“２０３”，…と１ずつ増加すべきものを、データ“２０２”の出力タイミングにおいてノイズが印加されたことによって、データ“２１１”が出力された場合を考える。
【０００５】
すると、パルス信号出力部では、データ“２０１”の時点からデータ“２０２”の出力タイミングにかけて、１１個のアップカウントパルス（ＵＰパルス）が出力される（図１１（ｂ）参照）。次のサンプリング周期にデータ“２０３”は正常に出力されるので、データ“２１１”からデータ“２０３”の出力タイミングにかけては、８個のダウンカウントパルス（ＤＯＷＮパルス）が出力される（図１１（ｃ）参照）。
【０００６】
この場合、図１１（ｄ）に示すように、制御装置側のカウンタが図１１（ｂ），（ｃ）におけるＵＰ，ＤＯＷＮパルスの出力タイミングに追従できるような高速なカウンタであれば問題は生じない。しかしながら、制御装置側のカウンタには、通常、制御に必要な分解能に応じた速度のものが搭載される。従って、図１１（ｂ），（ｃ）に示すように、短時間内に多数のＵＰ，ＤＯＷＮパルスの出力があると、制御装置側のカウンタはその変化に追従することができず、例えば図１１（ｅ）に示すように実際に出力されたパルスの半分しか認識できない場合には、カウント値にずれを生じてしまう。
【０００７】
本発明は上記事情に鑑みてなされたものであり、その目的は、絶対位置検出手段にノイズが重畳された場合でも、検出対象の正確な絶対位置データを得ることができる位置検出装置を提供することにある。
【０００８】
【課題を解決するための手段】
上記目的を達成するため、請求項１記載の位置検出装置は、所定周期毎に検出対象の絶対位置を検出し、デジタル形式の絶対位置データを出力する絶対位置検出手段と、
前記絶対位置検出手段により連続して出力される複数個の絶対位置データに基づいて、中央値に相当するデータを判定して出力する中央値判定手段と、
この中央値判定手段によって出力された今回の中央値と前回の中央値との差分値に応じてパルス信号を出力するパルス信号出力手段と、
このパルス信号出力手段によって出力されるパルス信号を計数して、前記検出対象の絶対位置データを出力する位置データ出力手段とを備えたことを特徴とする。
【０００９】
斯様に構成すれば、中央値判定手段は、絶対位置検出手段により連続して出力される複数個の絶対位置データから中央値を判定するので、絶対位置検出手段にノイズが印加され検出対象の実際の変位位置に対して著しくかけ離れたデータ値が一時的に出力されても、当該データが中央値と判定されて出力されることはない。従って、１周期内にパルス信号出力手段から極めて多数のパルス信号が出力されることはないので、そのパルス信号を計数する位置データ出力手段は、高速動作するものでなくとも計数に“抜け”が生じることはなく、検出対象の絶対位置データを正確に出力することができる。
【００１０】
この場合、請求項２に記載したように、複数のパルス波形データが夫々一定範囲の連続したアドレスに記憶されており、前記位置データ出力手段によって出力される絶対位置データが下位アドレスとして入力されると共に、上位アドレスが設定入力されると、前記複数のパルス波形データの内の何れか１つが読み出される記憶手段を備えると良い。
【００１１】
斯様に構成すれば、記憶手段に与える上位アドレスを適宜設定することにより、下位アドレスとして入力される位置データ出力手段からの絶対位置データに応じて、複数のパルス波形データの内の何れか１つが記憶手段より読み出されて出力される。従って、検出対象の絶対位置を得ることで所定の制御を行う制御装置に対して、その制御に必要な分解能を有するパルス波形を与えることができる。
【００１２】
また、この場合、請求項３に記載したように、前記記憶手段を、同一アドレスに２相分の波形データを記憶させ、前記２相分の波形データが読み出されることで互いに位相が９０度異なるエンコーダ信号を出力可能に構成するのが好ましい。斯様に構成すれば、Ａ相，Ｂ相の２相からなるエンコーダ信号を得ることにより、検出対象の変位方向をも判定することが可能となる。
【００１３】
更に、請求項４に記載したように、前記記憶手段より出力されるパルス波形データをラッチする複数のラッチ回路と、
前記記憶手段に対して複数の上位アドレスを切り換え出力すると共に、前記複数のラッチ回路に夫々ラッチ信号を出力する波形データ切替え手段とを備えるのが好適である。
【００１４】
斯様に構成すれば、波形データ切替え手段複数の上位アドレスを切り換え出力すると共に、パルス波形データをラッチする複数のラッチ回路に夫々ラッチ信号を出力することで、複数の波形データを同時に出力して複数の制御装置に与えることができる。
【００１５】
また、以上の場合において、請求項５に記載したように、前記位置データ出力手段によって出力される絶対位置データが前記検出対象の変位の基準位置を示すデータである場合に原点信号を出力する原点信号出力手段を備えても良く、斯様に構成すれば、検出対象の変位の基準位置をも得ることができる。
【００１６】
【発明の実施の形態】
以下、本発明を特開昭５７−７０４０６号公報に示したような回転型の位置検出装置に適用した場合の一実施例について図１乃至図９を参照して説明する。尚、以降において２進数，１６進数で表現される数値は、数値の後に夫々“Ｂ”，“Ｈ”を付して示し、これらが付されない数値は１０進数で表現されているものとする。図１は、全体の電気的構成を示す機能ブロック図である。機械側に配置される位置検出部（絶対位置検出手段）１は、例えば特開昭５７−７０４０６号公報に示されているような回転角度検出装置（アブソコーダ，登録商標）で構成されており、検出対象たる機械の可動部の回転角度を検出するようになっている。位置変換部（絶対位置検出手段）２は、位置検出部１によって検出された可動部の角度量を所定周期毎にサンプリングしてデジタル形式の絶対位置データに変換し、ノイズ処理部（中央値判定手段）３に出力するようになっている。
【００１７】
ノイズ処理部３は、所謂メディアン・フィルタを構成するものである。即ち、ノイズ処理部３は、位置変換部２より所定周期毎に与えられる絶対位置データを最新のものを起点としてその２周期前のデータまで保持し、それら３つのデータ間における大小関係を比較して、中央値に相当するデータをパルス出力部（パルス信号出力手段）４に出力するようになっている。
【００１８】
パルス出力部４は、ノイズ処理部３より所定のサンプリング周期毎に与えられるデータとその１周期前のデータとの差分をとることで、当該１周期前のデータ値に対する増減分に応じたＵＰパルスまたはＤＯＷＮパルスをパルスカウンタ（位置データ出力手段）５に出力するようになっている。パルスカウンタ５は、アップダウンカウンタで構成されており、パルス出力部４より出力されるＵＰまたはＤＯＷＮパルスに応じてアップまたはダウンカウント動作を行うようになっている。
【００１９】
ＲＯＭ（記憶手段）６には、データ値“１，０”の連鎖によって矩形波を出力するための波形データが一定範囲の連続したアドレスに記憶されている。例えば、図５に示すように、パルスカウンタ５のカウント値データは、ＲＯＭ６に下位アドレス（Ａ１１〜Ａ０）として与えられるようになっている。また、ＲＯＭ６には、タイミング回路（波形データ切替え手段）７より上位アドレス（Ａ１５〜Ａ１２）が与えられるようになっている。
【００２０】
そして、ＲＯＭ６には、１６ビットの１アドレス（Ａ１５〜Ａ０）に対して２ビットのデータ（Ｄ１，Ｄ０）が割当てられており、アドレスに応じたデータが読み出されると、データＤ１，Ｄ０は夫々OUT1，OUT0に出力されるようになっている。尚、後述するように、OUT0，OUT1はエンコーダ信号のＡ相，Ｂ相信号として出力される。
【００２１】
ＲＯＭ６より読み出されたデータは、２つのデータラッチ（ラッチ回路）８ａ，８ｂに与えられるようになっている。タイミング回路７は、１サンプリング周期に対して上位アドレスを切替えて２回出力すると共に、各上位アドレスの出力タイミングに応じて、ラッチ信号をデータラッチ８ａ，８ｂに夫々出力するようになっている。データラッチ８ａ，８ｂによりラッチされたデータは、夫々周期の異なるパルス波形（エンコーダ信号）として出力され、制御装置の制御に用いられる。
【００２２】
また、原点信号出力部（原点信号出力手段）９は、パルスカウンタ５より出力される絶対位置データを参照して、検出対象の変位の基準位置に応じた絶対位置データ（アドレス０００Ｈ）が出力されると、１サンプリング周期分のパルス幅を有する原点信号を出力するようになっている。
【００２３】
図２は、位置検出部１及び位置変換部２の詳細な構成を示す機能ブロック図である。位置検出部１は、例えば特開昭５７−７０４０６号公報に示されたもののように、互いに位相が異なる複数の交流信号によって別々に励磁される複数の１次コイル１０，１１と２次コイル１２とを備えた可変磁気抵抗型で構成されている。この位置検出部１は、回転型のものであっても良いし、直線型のものであっても良い。
【００２４】
そして、可動部が変位すると、ロッド内部のコアがケーシング内部の１次コイル１０及び１１並びに２次コイル１２に対して変位することで磁気回路にリラクタンスの変化が生じ、そのリラクタンスの変化を検出することでロッド即ち可動部の変位量を位相シフト量θとして検出するようになっている。
【００２５】
一方、位置変換部２は、発振器１３より例えば周波数１ＭＨｚ程度のクロックパルスＣＰをカウンタ１４に出力し、カウンタ１４のカウント出力データは、サインデータ発生器１５及びコサインデータ発生器１６に夫々与えられるようになっている。各データ発生器１５及び１６は、夫々正弦波データ及び余弦波データが記憶されたＲＯＭテーブルで構成されており、カウンタ１４のカウント値がアドレスとして与えられると、夫々アドレスに応じたデータが読み出されて出力されるようになっている。
【００２６】
即ち、カウンタ１４のカウント値オール“０”からオール“１”までが、正弦波データ及び余弦波データの１周期に対応しており、カウンタ値オール“０”のアドレスにおいて各データ発生器１５及び１６から読み出されるデータが、正弦波及び余弦波の位相角０度に対応するデータである。そして、各データ発生器１５，１６から出力されたデータは、Ｄ／Ａ変換・ドライバ部１７，１８においてアナログ信号に変換され、ローパスフィルタでフィルタリングされて基準交流信号sin ωｔ，cos ωｔとして位置検出部１の１次コイル１０，１１に夫々出力されるようになっている。
【００２７】
位置検出部１の２次コイル１２からは、検出出力信号Ｙ（＝sin （ωｔ−θ））が出力され、アンプ及びフィルタ１９を介してゼロクロスコンパレータ２０に与えられるようになっている。ゼロクロスコンパレータ２０は、検出出力信号Ｙのゼロクロス点（位相角０度）を検出するとサンプリングパルスＳＰを出力し、そのサンプリングパルスＳＰは、遅延回路２１によって僅かに遅延された信号ＳＰ′となり、データラッチ２２にラッチ信号として与えられるようになっている。
【００２８】
データラッチ２２の入力端子には、カウンタ１４のカウント値が与えられており、そのカウント値をラッチ信号ＳＰ′によりラッチするようになっている。そして、データラッチ２２の出力データＤθは、ノイズ処理部３に与えられるようになっている。
【００２９】
ここで、図６に示すように、カウンタ１４のカウント値“０”は、基準交流信号sin ωｔの位相角０度に対応しており、検出出力信号Ｙのゼロクロス点に応じてラッチされるカウンタ１４のカウント値Ｄθは、位相シフト量θに応じたカウント値となる。
【００３０】
図３は、ノイズ処理部３の詳細な構成を示す機能ブロック図である。位置変換部２より出力されたデータＤθは、データレジスタ２３の入力端子に与えられており、データレジスタ２３の出力端子は、データレジスタ２４の入力端子に接続されている。これらのデータレジスタ２３及び２４には、シフト信号としてサンプリングパルスＳＰ′が与えられており、サンプリングパルスＳＰ′が出力されると、その時点で入力端子に与えられているデータを保持するようになっている。
【００３１】
即ち、図３に示すように、データレジスタ２３の入力端子にデータＤθが与えられている時点において、データレジスタ２３は、その１周期前のデータＤθ-1を保持しており、データレジスタ２４は、２周期前のデータＤθ-2を保持している。そして、これらのデータＤθ，Ｄθ-1，Ｄθ-2は、コンパレータ２５及びデータセレクタ２６の入力端子に夫々与えられている。データセレクタ２６からの出力データＡは、パルス出力部４に出力される。
【００３２】
コンパレータ２５は、データＤθ，Ｄθ-1，Ｄθ-2の大小関係を比較するようになっており、データセレクタ２６は、コンパレータ２５より与えられる制御信号に応じて、データＤθ，Ｄθ-1，Ｄθ-2の内何れか１つを選択して出力するようになっている。そして、コンパレータ２５は、大小関係の比較結果に基づいて、データＤθ，Ｄθ-1，Ｄθ-2の内で中央値に対応するデータがデータセレクタ２６より出力されるように、データセレクタ２６に制御信号を出力するようになっている。以上のようなノイズ処理部３は、例えば、ＦＰＧＡ(Field Programable Gate Array)などによって構成されている。
【００３３】
図４は、パルス出力部４の詳細な構成を示す機能ブロック図である。ノイズ処理部３からの出力データＡは、演算器２７及びデータレジスタ２８に与えられるようになっている。データレジスタ２８は、同様に、サンプリングパルスＳＰが出力されると、その時点で入力端子に与えられているデータを保持してデータＢを出力するようになっている。その出力データＢは演算器２７に出力され、演算器２７は、演算（Ａ−Ｂ＝Ｃ）を行い、差分データＣをパルス制御回路２９に出力するようになっている。
【００３４】
パルス制御回路２９は、演算器より与えられる差分データＣの値に応じてクロック選択信号CSL をクロックゲート３０に出力するようになっている。クロックゲート３０の入力端子には、位置変換部２のカウンタ１４のカウント値（カウンタビット）ＣＤが与えられており、与えられたクロック選択信号CSL に応じて適当なカウンタビットの信号をクロックパルスCLK として選択的に出力するようになっている。即ち、１サンプリング周期の間に、差分データＣの値に応じた増減を達成できるように、何れかのカウンタビットがクロックパルスCLK として選択される。
【００３５】
クロックゲート３０より出力されたクロックパルスCLK は、ＵＰ／ＤＯＷＮパルス発生部３１に与えられるようになっている。また、演算器２７は、演算（Ａ−Ｂ＝Ｃ）を行った結果、差分データＣの正負に応じて符号信号ＳＢをＵＰ／ＤＯＷＮパルス発生部３１に出力するようになっている。例えば、差分データＣが正であれば符号信号ＳＢが“１”，負であれば符号信号ＳＢが“０”となるように出力する。そして、ＵＰ／ＤＯＷＮパルス発生部３１は、符号信号ＳＢの値に応じて、クロックゲート３０より与えられるクロックパルスCLK を、ＵＰパルスまたはＤＯＷＮパルスとして各出力端子に選択的に出力するようになっている。尚、位置検出部１，位置変換部２及びパルス出力部４のより詳細な構成については、例えば特公平８−２０２７４号公報などに開示されている。
【００３６】
次に、本実施例の作用について図７乃至図９をも参照して説明する。図７（ａ）は、図１１（ａ）と同様に、位置変換部２により出力される絶対値データが“２００”，“２０１”，“２０２”，“２０３”，…と１ずつ増加すべきものを、データ“２０２”の出力タイミングでノイズが印加されて、データ“２１１”が出力された場合である。尚、各サンプリング周期に、符号ａ，ｂ，ｃ，…を付して示す。
【００３７】
この時、ノイズ処理部３は、３つの絶対値データの中央値を選択してパルス出力部４に出力する。例えば、周期ｃにおいて出力されるデータ“２０１”は、周期ａ，ｂ，ｃにおいて位置変換部２により出力された３つのデータの内で中央値に相当するデータである。即ち、位置変換部２による絶対値データの出力が正常であれば、ノイズ処理部３から出力されるデータは、応答が見掛け上１サンプリング周期分遅れたものとなる。
【００３８】
そして、周期ｃにおいて、位置変換部２よりノイズが印加された絶対値データ“２１１”が出力される。すると、次の周期ｄにおいて、ノイズ処理部３は、周期ｂ，ｃ，ｄの３つのデータ“２０１”，“２１１”，“２０３”の内で中央値に相当するデータ“２０３”を選択して出力する。パルス出力部４は、そのデータを受けて“２０３”と“２０１”との差分値に応じた２発のＵＰパルスをパルスカウンタ５に出力する。従って、周期ｃ→ｄにかけてのパルスカウンタ５のカウント値は、“２０１”，“２０２”，“２０３”と増加する（図７（ｅ）参照）。
【００３９】
次の周期ｅにおいて、ノイズ処理部３は、周期ｃ，ｄ，ｅの３つのデータ“２１１”，“２０３”，“２０４”の内からデータ“２０４”を選択して出力し、パルス出力部４は、データ“２０３”と“２０４”との差分値に応じた１発のＵＰパルスをパルスカウンタ５に出力する。
【００４０】
その次の周期ｆでは、ノイズ処理部３は、周期ｄ，ｅ，ｆの３つのデータ“２０３”，“２０４”，“２０５”の内から、周期ｅと同じデータ“２０４”を選択して出力するので、パルス出力部４は、ＵＰ，ＤＯＷＮの何れのパルスも出力しない。従って、パルスカウンタ５のカウント値も“２０４”のままとなる。
【００４１】
更に次の周期ｇにおいて、ノイズ処理部３は、周期ｅ，ｆ，ｇの３つのデータ“２０４”，“２０５”，“２０６”の内からデータ“２０５”を選択して出力し、パルス出力部４は、データ“２０４”と“２０５”との差分値に応じた１発のＵＰパルスをパルスカウンタ５に出力する。すると、パルスカウンタ５のカウント値は“２０５”となり、各データ値との関係は正常な状態に復帰する。このパルスカウンタ５より出力されるカウント値が、ＲＯＭ６に与えられる下位アドレスＡ１１〜Ａ０となる。
【００４２】
ここで、図８は、ＲＯＭ６に記憶される波形データパターンの一例を示すものである。互いに位相が９０度異なるＡ相，Ｂ相のエンコーダ信号を１周期分出力するためのデータパターン“Ｄ１，Ｄ０”は、“００Ｂ”，“０１Ｂ”，“１１Ｂ”，“１０Ｂ”の４つである。
【００４３】
従って、検出対象が変位する最大ストロークを１２ビットアドレスを用いて４０９６分割する場合に（図８（ａ）参照）、上記４つのデータパターンを１アドレスずつ書込むと、最大ストローク当たり４０９６／４＝１０２４パルスを出力するエンコーダ信号を得ることができる（図８（ｂ）参照）。また、上記４つのデータパターンを４アドレスずつ書込むと、１ストローク当たり４０９６／（４×４）＝２５６パルスを出力するエンコーダ信号を得ることができる（図８（ｃ）参照）。
【００４４】
そして、例えば、図８（ｂ）に示すデータパターンを、上位アドレスＡ１５〜Ａ１２を“０Ｈ”とするＲＯＭ６のアドレス“００００Ｈ〜０ＦＦＦＨ”に書込み、図８（ｃ）に示すデータパターンを、上位アドレスＡ１５〜Ａ１２を“１Ｈ”とするＲＯＭ６のアドレス“１０００Ｈ〜１ＦＦＦＨ”に書込む。
【００４５】
ここで、図９は、ＲＯＭ６に対するデータ読み出しのタイミングチャートである。図９（ａ）は、タイミング回路７より出力される上位アドレスＡ１５〜Ａ１２であり、タイミング回路７は、制御装置側の各部２乃至５をクロック同期で動作させるためのシステムクロック信号や位置変換部２より出力されるサンプリングタイミング信号などに基づいて、サンプリング周期の前半に上位アドレス“０Ｈ”を出力し、後半に“１Ｈ”を出力する。今、パルスカウンタ５は、図９（ｂ）に示すように、下位アドレスＡ１１〜Ａ０を“００６Ｈ”，“００７Ｈ”，０００８Ｈ”，…と出力するものとする。
【００４６】
下位アドレス“００６Ｈ”から“００７Ｈ”にかかる部分に注目すると、下位アドレス“００６Ｈ”のサンプリング周期後半の上位アドレスは“１Ｈ”であり、ＲＯＭ６からはデータは“０１Ｂ”が読み出される（図９（ｃ）参照）。次のサンプリング周期で上位アドレスは“０Ｈ”に、下位アドレスは“００７Ｈ”に切り替わる。すると、ＲＯＭ６からはデータは“１０Ｂ”が読み出される。
【００４７】
この時、タイミング回路７はデータラッチ８ａにラッチ信号を出力するので（図９（ｄ）参照）、データラッチ８ａは、データ“１０Ｂ”をラッチして出力する（図９（ｅ）参照）。そして、サンプリング周期の後半でタイミング回路７より出力される上位アドレスは“１Ｈ”に切り替わり、ＲＯＭ６からはデータは“０１Ｂ”が読み出される。すると、タイミング回路７はデータラッチ８ｂにラッチ信号を出力するので（図９（ｆ）参照）、データラッチ８ｂは、データ“０１Ｂ”をラッチして出力する（図９（ｇ）参照）。
【００４８】
同様に、次のサンプリング周期前半でＲＯＭ６に与えられるアドレスは“０００８Ｈ”となり、データ“００Ｂ”が読み出され、データラッチ８ａは当該データをラッチして出力し、周期後半でアドレスは“１００８Ｈ”となり、データ“１１Ｂ”が読み出され、データラッチ８ｂは当該データをラッチして出力する。
【００４９】
このように、タイミング回路７により１サンプリング周期内でＲＯＭ６に与えられる上位アドレスが切替えられることで、ＲＯＭ６から夫々異なるデータが読み出され、データラッチ８ａ，８ｂが夫々のデータをラッチすることで、検出対象の最大ストローク当たり出力パルス数が異なるエンコーダ信号を複数出力することが可能となる。
【００５０】
以上のように本実施例によれば、ノイズ処理部３は、位置変換部２により連続して出力される３個の絶対位置データから中央値を判定するので、位置変換部２にノイズが印加され検出対象の実際の変位位置に対して著しくかけ離れたデータ値が一時的に出力されたとしても、当該データが中央値と判定されて出力されることはない。従って、１周期内にパルス出力部４から極めて多数のパルス信号が出力されることはないので、そのパルス信号をカウントするパルスカウンタ５は、高速動作するものでなくともカウントに“抜け”が生じることはなく、検出対象の絶対位置データを正確に出力することができる。
【００５１】
また、本実施例によれば、ＲＯＭ６に、検出対象の最大ストローク当たりの出力パルス数が異なる波形データを、夫々一定範囲の連続したアドレスに記憶させ、位置変換部２によって出力される絶対位置データを下位アドレスとしてＲＯＭ６に入力するようにして、タイミング回路７によって、１サンプリング周期内で上位アドレスを切替えて出力すると共に、ＲＯＭ６から読み出される波形データをラッチするデータラッチ回路８ａ，８ｂに夫々ラッチ信号を出力するようにした。従って、各制御装置に必要な分解能を有する２つの波形データを同時に出力して与えることができる。
【００５２】
更に、ＲＯＭ６に、同一アドレスの２ビットデータに２相分の波形データを記憶させて、互いに位相が９０度異なるＡ相，Ｂ相の２相からなるエンコーダ信号を出力するようにしたので、制御装置は、検出対象の変位方向をも判定することが可能となる。加えて、原点信号出力部９は、パルスカウンタ５より出力される絶対位置データ、即ちアドレスが、検出対象の変位の基準位置を示す“０００Ｈ”である場合に原点信号を出力するので、制御装置は、検出対象の変位の基準位置をも得ることができる。
【００５３】
本発明は上記し且つ図面に記載した実施例にのみ限定されるものではなく、以下のような変形または拡張が可能である。
絶対位置検出手段は、上記実施例では回転位置を検出するアブソコーダを主としたが、直線変位を検出するものでも良いし、シンクロやレゾルバ等で構成しても良い。
【００５４】
検出対象の直線変位を検出するものに限らず、回転変位を検出するシンクロやレゾルバ等で構成しても良い。
ＲＯＭ６から３つ以上のパルス波形データを出力するようにしても良い。
タイミング回路７やデータラッチ８ａ，８ｂは必要に応じて設ければ良く、例えば、ＲＯＭ６に与える上位アドレスＡ１５〜Ａ１２をディップスイッチなどで設定して、何れか１つのパルス波形データのみを出力するようにしても良い。
例えば、検出対象の変位方向を検出する必要がない場合には、記憶手段には、１アドレスに対して１相分のパルス波形データを記憶させれば良い。
原点信号出力部９も、必要に応じて設ければ良い。
ノイズ処理部３において、中央値を判定する場合のデータ数は、４個以上であっても良い。偶数個の場合は、中央値に最も近い２個のデータの中間値（平均値）をとって中央値を得れば良い。
【００５５】
【発明の効果】
本発明は以上説明した通りであり、以下の効果を奏する。
請求項１記載の位置検出装置によれば、中央値判定手段は、絶対位置検出手段により連続して出力される複数個の絶対位置データから中央値を判定するので、絶対位置検出手段にノイズが印加され検出対象の実際の変位位置に対して著しくかけ離れたデータ値が一時的に出力されても、当該データが中央値と判定されて出力されることはない。従って、１周期内にパルス信号出力手段から極めて多数のパルス信号が出力されることはないので、そのパルス信号を計数する位置データ出力手段は、高速動作するものでなくとも計数に“抜け”が生じることはなく、検出対象の絶対位置データを正確に出力することができる。
【００５６】
請求項２記載の位置検出装置によれば、記憶手段に与える上位アドレスを適宜設定することにより、下位アドレスとして入力される位置データ出力手段からの絶対位置データに応じて、複数のパルス波形データの内の何れか１つが記憶手段より読み出されて出力される。従って、検出対象の絶対位置を得ることで所定の制御を行う制御装置に対して、その制御に必要な分解能を有するパルス波形を与えることができる。
【００５７】
請求項３記載の位置検出装置によれば、記憶手段を、同一アドレスに２相分の波形データを記憶させ、２相分の波形データが読み出されることで互いに位相が９０度異なるエンコーダ信号を出力可とするので、Ａ相，Ｂ相の２相からなるエンコーダ信号を得ることにより、検出対象の変位方向をも判定することが可能となる。
【００５８】
請求項４記載の位置検出装置によれば、波形データ切替え手段により複数の上位アドレスを切り換え出力すると共に、パルス波形データをラッチする複数のラッチ回路に夫々ラッチ信号を出力することで、複数の波形データを同時に出力して複数の制御装置に与えることができる。
【００５９】
請求項５記載の位置検出装置によれば、絶対位置データが検出対象の変位の基準位置を示すデータである場合に原点信号を出力する原点信号出力手段を備えたので、検出対象の変位の基準位置をも得ることができる。
【図面の簡単な説明】
【図１】本発明の一実施例における全体の電気的構成を示す機能ブロック図
【図２】位置検出部及び位置変換部の詳細な構成を示す機能ブロック図
【図３】ノイズ処理部の詳細な構成を示す機能ブロック図
【図４】パルス出力部４の詳細な構成を示す機能ブロック図
【図５】パルスカウンタ及びタイミング回路とＲＯＭとのアドレスバスの接続状態を示す図
【図６】基準交流信号sin ωｔと検出出力信号Ｙとの位相関係を示す図
【図７】タイミングチャート
【図８】ＲＯＭに記憶される波形データパターンの一例を示す図
【図９】タイミング回路による上位アドレス及びラッチ信号の出力タイミングを示すタイミングチャート
【図１０】従来技術を示すタイミングチャート（正常時）
【図１１】図１０相当図（ノイズ印加時）
【符号の説明】
１は位置検出部（絶対位置検出手段）、２は位置変換部（絶対位置検出手段）、３はノイズ処理部（中央値判定手段）、４はパルス出力部（パルス信号出力手段）、５はパルスカウンタ（位置データ出力手段）、６はＲＯＭ（記憶手段）、７はタイミング回路（波形データ切替え手段）、８ａ，８はｂデータラッチ（ラッチ回路）、９は原点信号出力部（原点信号出力手段）を示す。

Claims (5)

1. 所定周期毎に検出対象の絶対位置を検出し、デジタル形式の絶対位置データを出力する絶対位置検出手段と、
   前記絶対位置検出手段により連続して出力される複数個の絶対位置データに基づいて、中央値に相当するデータを判定して出力する中央値判定手段と、
   この中央値判定手段によって出力された今回の中央値と前回の中央値との差分値に応じてパルス信号を出力するパルス信号出力手段と、
   このパルス信号出力手段によって出力されるパルス信号を計数して、前記検出対象の絶対位置データを出力する位置データ出力手段とを備えたことを特徴とする位置検出装置。
2. 複数のパルス波形データが夫々一定範囲の連続したアドレスに記憶されており、前記位置データ出力手段によって出力される絶対位置データが下位アドレスとして入力されると共に、上位アドレスが設定入力されると、前記複数のパルス波形データの内の何れか１つが読み出される記憶手段を備えたことを特徴とする請求項１記載の位置検出装置。
3. 前記記憶手段は、同一アドレスに２相分の波形データが記憶されており、前記２相分の波形データが読み出されることで互いに位相が９０度異なるエンコーダ信号を出力可能に構成されていることを特徴とする請求項２記載の位置検出装置。
4. 前記記憶手段より出力されるパルス波形データをラッチする複数のラッチ回路と、
   前記記憶手段に対して複数の上位アドレスを切り換え出力すると共に、前記複数のラッチ回路に夫々ラッチ信号を出力する波形データ切替え手段とを備えたことを特徴とする請求項２または３記載の位置検出装置。
5. 前記位置データ出力手段によって出力される絶対位置データが前記検出対象の変位の基準位置を示すデータである場合に、原点信号を出力する原点信号出力手段を備えたことを特徴とする請求項１乃至４の何れかに記載の位置検出装置。

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