JPH08201110A

JPH08201110A - 内挿装置

Info

Publication number: JPH08201110A
Application number: JP1298595A
Authority: JP
Inventors: Shigeru Ishimoto; 茂石本
Original assignee: Sony Magnescale Inc
Current assignee: Sony Magnescale Inc
Priority date: 1995-01-30
Filing date: 1995-01-30
Publication date: 1996-08-09

Abstract

(57)【要約】【目的】ルックアップ・テーブルを用いる内挿装置に
おいて、ルックアップ・テーブルに記憶するデータの量
を減らすこと。【構成】移動体の変位等の検出信号をディジタル化し
た信号値（１０３，１０４）の最上位ビットからその信
号の１周期を４象限に分割したどの象限に対応するかを
識別し、それ以外のビットでアドレス指定して（１０
５）ルックアップ・テーブル（１０６）から１象限分の
内挿データを読み出し、これを各象限に合うようにデー
タ値の入れ替え、反転を行う補正回路（１０７）に送っ
て補正された出力を得る。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は例えば工作機械や産業機
械、精密測長、測角装置等に用いられるリニヤーエンコ
ーダやロータリーエンコーダの内挿装置に関する。

【０００２】

【従来の技術】リニヤーエンコーダやロータリーエンコ
ーダの９０°位相の異なる２相信号内挿回路で１００分
割以上の様な高内挿を得るには、平衡変調器を用いて、
位相変調信号を得て、内挿する方法（特公平５−１８３
６４号公報参照）、Ａ／Ｄ変換器とディジタルコンピュ
ータとを組み合わせてａｒｃｔａｎを計算し、内挿する
方法、Ａ／Ｄ変換器とルックアップ・テーブルによる内
挿方法（特開昭４９−１０６７４４号公報参照）、更に
は、専用の極座標変換ＩＣ（ＰＤＳＰ１６３３０：１９
８７年５月発売英国プレシー社製）を使った内挿方法
等がある。

【０００３】

【発明が解決しようとする課題】位相変調信号で内挿す
る場合、平衡変調するキャリア周波数の分割数倍もの比
較的高い周波数の内挿クロックが必要で高速のロジック
回路が必要になる。また、応答周波数が平衡変調するキ
ャリア周波数の±５％位までしか取れず高内挿・高速応
答には不向きである。

【０００４】Ａ／Ｄ変換器を使った内挿法は、一般にデ
ィジタルコンピュータで、ａｒｃｔａｎを計算して分割
する方法が知られているがリアルタイム処理を行うのに
は適しておらず、従って、制御用途には不向きであっ
た。

【０００５】ルックアップ・テーブルを使う場合は、Ａ
／Ｄ変換器のデータをそのままｘｙ平面のｘ，ｙに対応
するアドレスに入力しているため、１周期分の内挿デー
タを保持する必要性があり、高分解能を得るには大きな
容量を必要とするため、コスト負担が大きかった。

【０００６】本発明は、従来のルックアップ・テーブル
を使う内挿装置において、ルックアップ・テーブルのた
めのデータＲＯＭの記憶容量を小さくしてコストを下
げ、かつ、高分解能の内挿装置を得ることを目的とす
る。

【０００７】

【課題を解決するための手段】上述の課題を解決するた
めに、本発明によれば、変位検出器から供給される、変
位量の位置の関数として周期的に変化する振幅を有し位
相差が９０°異なる２つの周期性アナログ信号を内挿す
る内挿装置であって、上記アナログ信号の振幅をディジ
タル信号に変換するアナログ・ディジタル変換手段と、
上記アナログ信号をｘｙ平面に配置した時にできるリサ
ージュ上の１つの象限に対応する内挿データを記憶させ
たルックアップ・テーブルと、該ルックアップ・テーブ
ルの記憶内容を使って、残りの他の象限の内挿データを
得るために、上記ディジタル信号の最上位ビット又は符
号ビットの論理値０、１を識別し、その識別結果に応じ
て上記最上位ビット又は符号ビットを除いた部分のディ
ジタル信号を反転又は非反転とし、かつ、２つのディジ
タル信号を入れ替えることができる象限変換手段とを備
えた内挿装置を提供する。この内挿装置において、前記
ルックアップ・テーブルに予め記憶された内挿データ
が、変位検出器から供給される周期性アナログ信号の周
期を１６の倍数に分割した小さい周期の２ビットグレー
コード（Ａ／Ｂ相）信号とすることができる。

【０００８】また、この内挿装置において、前記ルック
アップ・テーブルに予め記憶された内挿データが、変位
検出器から供給される周期性アナログ信号の周期を８の
奇数倍に分割した小さい周期の２ビットグレーコード
（Ａ／Ｂ相）信号であり、前記象限変換手段により、前
記象限中の隣接する象限では上記２ビットグレーコード
信号が反転して出力されるようにルックアップ・テーブ
ルの読み出し制御をするようにすることができる。

【０００９】更に、この内挿装置において、前記ルック
アップ・テーブルに予め記憶された内挿データが、変位
検出器から供給される周期性アナログ信号の周期を４の
奇数倍に分割した小さい周期の２ビットグレーコード
（Ａ／Ｂ相）信号であり、前記象限変換手段により、前
記象限中の隣接する象限では上記Ａ相およびＢ相の２ビ
ットグレーコード信号の一方が他方の前回値と入れ替わ
り、他方が上記一方の前回値の反転信号と入れ替わるよ
うにルックアップ・テーブルの読み出し制御をすること
ができる。また、上述の内挿装置に於いて、前記ルック
アップ・テーブルに予め記憶された内挿データが、変位
検出器から供給される周期性アナログ信号の周期を夫々
１６の倍数、８の奇数倍、および４の奇数倍に分割した
小さい周期の２ビットグレーコード信号からなる３組の
データを備え、選択信号によって、１組の内挿データを
選択できるようにすることができる。

【００１０】更に、上述の内挿装置に於いて、前記ルッ
クアップ・テーブルから得られるデータに象限の位置に
より分割数の１／４，１／２，３／４の値をオフセット
値として加算する加算器を備えた内挿装置を提供する。

【００１１】この装置に於いて、前記加算器から出力デ
ータを各サンプリング毎に保持し、前回値と今回値の差
を得るための差分値生成回路を設けることができる。更
に、前記差分値生成回路の出力データを２相のパルス列
に変換するＡ／Ｂ相変換器を設けることもできる。

【００１２】

【作用】変位検出器から供給され、Ａ／Ｄ変換器でディ
ジタル化された信号の１／４周期分について内挿データ
を記憶しておくだけで良いので、同一分解能の内挿を行
う場合にはＲＯＭの記憶容量を小さくすることができ、
同一記憶容量にする場合には分解能の高い内挿装置を得
ることができる。１象限分の内挿データを使って、他の
象限の内挿データを得るのに簡単な反転操作や入れ替え
操作で実施できるので、回路構成が簡単であり、高速で
実時間処理のできる装置が得られる。

【００１３】

【実施例】本発明の内挿装置においては図１に示すとお
り、Ａ／Ｄ変換器から供給されるデータを直接内挿用ル
ックアップ・テーブルに入力しないで、まず、Ａ／Ｄ変
換器から得られたデータの最上位のビット又は符号ビッ
トを用いて、そのデータが表すｘｙ座標上の象限の検出
を行い、ルックアップ・テーブルを一つの象限（例えば
第１象限）の内挿データで全象限を代用できるように、
次象限によりデータ値の増減方向を変え、どの象限にお
いてもルックアップ・テーブルのアドレスの増減方向に
合わせ、必要に応じて象限毎にオフセットを加算し内挿
データを得るようにしている。

【００１４】エンコーダ等から出力されるアナログ信号
は９０°位相の異なる周期性信号であり、それらの周期
性信号はｓｉｎ（正弦波）とｃｏｓ（余弦波）の関係に
なっている。このアナログ信号の振幅値をＡ／Ｄ変換器
でディジタル化し、それらのディジタル化された信号を
ルックアップ・テーブルＲＯＭの下位アドレスと上位ア
ドレスに振り分けて入力し、ルックアップテーブルに予
め記憶されている値を読み出すことによって内挿が行わ
れる。

【００１５】図６は、上述の正弦波および余弦波で与え
られる周期性信号の性質を説明したもので、横軸をｘ軸
とし、縦軸をｙ軸として、ｘｙ座標の原点の周りに円を
描き、その円の半径をｒとし、回転角をωとすれば、ｙ＝ｒｓｉｎωｔｘ＝ｒｃｏｓωｔの関係があるので、縦軸にｓｉｎ、横軸にｃｏｓの値を
とってある。

【００１６】同図において、Ｉ，ＩＩ，ＩＩＩ，ＩＶは
第１〜第４象限を表しており、Ｉ象限、ＩＩ象限は夫々
ＩＶ象限、ＩＩＩ象限とｘ軸に関して対称であるからそ
れらの組は同じｘの値を持つ。同様にして、Ｉ象限、Ｉ
Ｖ象限は夫々ＩＩ象限、ＩＩＩ象限とｙ軸に関して対称
であり、それぞれ同じｙの値を持つ。

【００１７】そこで、図示のとおり、ＩＩ及びＩＩＩ象
限のｘの値を０００から１ＦＦに定め、ＩおよびＩＶ象
限のｘの値を２００から３ＦＦにとり、ＩＶ及びＩＩＩ
象限のｙの値を０００から１ＦＦに定め、Ｉ及びＩＩ象
限のｙの値を２００から３ＦＦに定めることができる。

【００１８】Ｉ象限のｘ，ｙの値とＩＩ象限のｘ，ｙの
値を比較すると、ｙに関しては、Ｉ象限、ＩＩ象限とも
２００〜３ＦＦであり、ｘに関しては、Ｉ象限が２００
〜３ＦＦで、ＩＩ象限が０００〜１ＦＦである。従っ
て、最上位ビットを除いて、全てのビットが同じ（００
０〜１ＦＦ）になっており、ＩＩ象限はＩ象限で置換で
きることを表している。

【００１９】同様にして、ＩＩＩ象限、ＩＶ象限につい
ても、夫々、ｘの値が０００〜１ＦＦ、ｙの値が０００
〜１ＦＦ、ｘの値が２００〜３ＦＦ、ｙの値が０００〜
１ＦＦとなっているので、Ｉ象限で置換できることを表
している。図７はこれらを代表する１つの象限をディジ
タル符号に対応させて表したものである。

【００２０】図８、図９は図７に示す１象限の内挿デー
タの具体的数値例を示したもので、図８はＡ／Ｂ相の場
合、図９は２ビットグレーコードの場合を示している。
これらの具体的な数値は本発明の要部ではないので、こ
れ以上の説明は省略して、図７の略式図を使って説明す
る。

【００２１】図７に示す１／４円はアドレス値が左から
右へ、下から上へ大きくなるような配列であるから、Ｉ
象限についてはこのまま適用できるが、ＩＩ象限につい
てはＲＯＭに記憶された値をそのまま使用することはで
きず、図１０に示す様な変換を行う必要がある。

【００２２】図１０において、（ａ）はＲＯＭに記憶さ
れた基本データで、これをＩ象限とすると、ＩＩ象限を
時計回りに９０°回転したものはＩ象限と等価であるか
ら、図１０の（ｂ）のように表せるが、この時縦軸は上
から下へ数値が大きくなる順序で数値が並んでいるの
で、これを反転しなければならない。また、（ａ）では
横軸がＣＯＳ、縦軸がＳＩＮであるが、（ｂ）では、横
軸がＳＩＮ、縦軸がＣＯＳとなるので、これも入れ替え
なければならない。また、ＩＩＩ象限を１８０°回転し
たものはＩ象限と等価であるから、図１０の（ｃ）のよ
うに表せるが、縦軸も横軸も数値の増加方向が図１０の
（ａ）と逆になっているので、それらを反転しなければ
ならない。

【００２３】ＩＶ象限を２７０°回転したものはＩ象限
と等価であるから図１０の（ｄ）の様に表せるが横軸の
数値の増加方向が図１０（ａ）の場合と逆になっている
のでこれを反転する必要がある。また、（ａ）では横軸
がＣＯＳ、縦軸がＳＩＮであるが、（ｄ）では、横軸が
ＳＩＮ、縦軸がＣＯＳとなるので、これも入れ替えなけ
ればならない。以上は、各象限における数値の絶対値に
ついての説明であるが、これらの４つの象限を区別する
ための符号ビットとして最上位ビットが与えられる。

【００２４】図３は、この様子を表したものである。同
図表中、ｓｃはｓｉｎとｃｏｓの最上位ビットを表し、
Ｉ〜ＩＶ象限に対応して１１〜０１となっている。ま
た、下位アドレス、上位アドレスの欄に上横線を引いた
値は補数値（反転値）を表している。

【００２５】本発明は、上述の関係に注目して、ｓｉ
ｎ、ｃｏｓの１周期分（３６０°）の内挿データを１／
４周期（９０°）のデータで代行させることが目的であ
る。例として、ｓｉｎとｃｏｓのデータ長が符号無し１
０ビットで、このデータをｘｙ平面に配置したときにで
きるリサージュ（図６参照）の場合について考えると、
このリサージュ上の第１象限（図７参照）だけで、他の
象限を代行させるために、ｓｉｎとｃｏｓのデータの最
上位ビットを使い各象限毎にｓｉｎとｃｏｓのデータの
最上位ビットを取り除いたデータをそれぞれ最上位ビッ
トが０の時反転を行い偶数の象限ではｓｉｎとｃｏｓの
データを入れ替え、第１象限のデータの増減方向と一致
する様に変換して第１象限のルックアップ・テーブルＲ
ＯＭの下位アドレスと上位アドレスに振り分ける。

【００２６】この例では、データ長が１０ビット（００
０〜３ＦＦ）なので下位９ビット（０００〜１ＦＦ）を
反転し、入れ替えを最上位ビットの状態に基いて行う
（図１０参照）。また、この例の真理値表を図３に示
す。なお、ルックアップ・テーブルＲＯＭの内挿データ
と下位アドレス、上位アドレスとの関係は次式による。
但し、本例ではＸ軸を上位アドレス、Ｙ軸を下位アドレ
スとしているが、逆であっても良い。

【００２７】内挿データ＝ａｒｃｔａｎ（下位アドレス
／上位アドレス）・内挿数／２π 但し、下位アドレス≧上位アドレス又は内挿データ＝内挿数／４−ａｒｃｔａｎ（上位アドレス
／下位アドレス）・内挿数／２π 但し、下位アドレス＜上位アドレス

【００２８】この状態で得られる内挿データは、例え
ば、１周期移動したとしても、０〜１／４周期のデータ
が４回出力されるだけなので、１周期分のデータを得る
にはオフセットを象限毎に加算すればよい。

【００２９】図１１は、本発明の内挿回路の一例を示す
ブロック図である。同図の回路においては、センサから
のｓｉｎ，ｃｏｓ信号は夫々Ａ／Ｄ変換器１、２に供給
され、そこでサンプリング・クロックによりサンプリン
グされたディジタル信号に変換され、象限変換器４に供
給される。

【００３０】象限変換器４は、入力信号の最上位ビット
より象限を区別する信号を作ってオフセット・セレクタ
に送るとともに、ｓｉｎ．ｃｏｓ入力信号の絶対値から
１象限内のデータに対応したアドレス信号を生成してル
ックアップ・テーブルのアドレス信号としてルックアッ
プ・テーブル５に供給する。

【００３１】ルックアップ・テーブル５には内挿された
データ信号が記憶されていて、アドレス指定がなされる
と指定されたアドレスからデータを読み出すようになっ
ている。上述の各象限に対応して、Ｉ象限オフセット
値、ＩＩ象限オフセット値、ＩＩＩ象限オフセット値、
ＩＶ象限オフセット値が記憶された記憶装置８〜１１が
設けられていて、上述のセレクタ７によって対応する１
つが選択されるようになっている。

【００３２】Ｉ〜ＩＶ象限のオフセット値は、例えば、
Ｉ象限が０、ＩＩ象限が１／４、ＩＩＩ象限が２／４、
ＩＶ象限が３／４となる割合で選定される。選択された
オフセット値は加算器６において、ルックアップ・テー
ブル５からのデータに加算されて、位置データとして出
力される。

【００３３】図１２は、図１１の象限変換器４の詳細を
説明する回路図で、この回路の入力信号はＡ／Ｄ変換器
の出力から供給されるバイナリ信号で、変位検出器から
供給される正弦波および余弦波の振幅に対応している。
同図中、ＳＩＮ及びＣＯＳで示された端子は説明を簡単
にするために１端子づつしか描かれていないが実際には
夫々９端子づつある。ＩＮＶはインバータで対応するビ
ットが論理１の時は論理０を出力し、論理０の時は論理
１を出力する。

【００３４】ＡＮＤは論理積回路、ＯＲは論理和回路で
ある。ここに示した回路は、図３に示す真理値を回路図
として描いたものであり、その構成は真理値表から明ら
かであるから、これ以上の説明は省略する。

【００３５】上述の内挿回路（図１１）の出力、従って
加算器６の出力を、１周期分のデータをサンプル毎に保
持し、１サンプル前のデータと比較し減算することで、
差分値が得られる。次に、このための回路について、図
１４を参照して説明する。

【００３６】図１４は図１１の内挿回路の後段に接続し
て位置データの差分値を得るための回路を示す。同図の
回路に於いて、入力位置データは端子２１に供給され、
端子２２に供給されるサンプリングクロックによって、
フリップフロップＦ／Ｆ２３に取り込まれる。従っ
て、Ｆ／Ｆ２３の出力は１サンプル前のデータを表し
ている。

【００３７】現在のデータ値と前回のデータ値が減算器
２４で減算されて、その出力にリサージュ上の移動方向
の反時計回り方向の差を出力し、同様に減算器２５で現
在データと前回データが減算されて時計方向の差信号を
出力する。減算器２４の出力は比較回路２６の一入力に
印加され、他の入力に印加される最大差分値と比較さ
れ、最大差分値より大きければハイレベル出力を出し
て、アンド回路３４の一方の入力をオンにする。

【００３８】同様にして、減算器２５の出力は比較回路
３２の一入力に印加され、他の入力に印加される最大差
分値と比較される。減算器２５からの差信号が最大差分
値よりも大きければ比較器３２の出力はハイレベルとな
り、アンド回路３４のもう一つの入力がオンになるの
で、アンド回路３４の出力にエラー信号が出力される。

【００３９】上記差信号が最大差分値を越えない範囲で
あれば、比較器２６，３２の出力はローレベルにあるの
で、アンド回路２８，２９の出力がオンになってオア回
路３０の出力には差分値が出力される。この時比較器３
２の出力は時計方向の差分を示しているので、それを出
力することで、方向の指示ができる。

【００４０】上述の差分値変換回路の出力を累積加算す
ればエンコーダの絶対値が得られることは容易に理解で
きるであろう。図１７は、この場合に適用できる累積加
算器の一例を示している。図示のとおり、入力端子５１
に入力する方向信号に従って、差分変換回路の出力から
供給されて端子５２に入力する差分値を加算器５３に入
力し、フリップフロップ５４にセットされた前回値と累
積加算すれば、出力５５にエンコーダの絶対値が得られ
る。

【００４１】また、差分値をプログラマブルタイマに入
力して、Ａ／Ｂ相又はＵＰ／ＤＯＷＮ出力を得ることも
可能である。図１５、図１６は、このための回路を示し
ている。図１５は、ＵＰ／ＤＯＷＮ変換回路を示し、前
述の差分値変換回路の出力から得られ、入力端子Ｔ２に
入力する差分値をプログラマブル・ゲートタイマＣ１に
供給し、基準発振器からのクロック信号に従って差分信
号をオン・オフの２値信号に変換する。

【００４２】プログラマブル・ゲートタイマの出力は、
ＡＮＤ回路Ａ１及びＡ２に印加され、ＡＮＤ回路Ａ１に
は端子Ｔ３に入力する方向信号が直接入力し、ＡＮＤ回
路Ａ２にはＴ３に入力する方向信号の反転値が入力す
る。従って、Ａ１の出力にはＵＰ計数用のクロックが、
Ａ２の出力にはＤＯＷＮ計数用のクロックが出力され
る。

【００４３】また、Ａ／Ｂ相変換回路は図１６に示す回
路によって実施することができる。この回路について、
動作の説明とともに構成を簡単に説明すると、今、フリ
ップフロップ回路Ｆ１，Ｆ２が論理０の状態にあるとす
ると、排他的ＯＲ回路ＸＯ３の出力は０であり、従っ
て、ＸＯ１の入力は１であるから、端子Ｔ３に入力する
信号が論理０ならばＸＯ１の出力は１となり、ゲート信
号が１の間、クロック信号はアンド回路Ａ１を通過して
Ｆ１に供給される。

【００４４】このＡ１の出力によってＦ１はオンにな
り、その出力Ｑに論理１を出力するので、ＸＯ３は出力
が１になり、ＸＯ１の入力は０となるから、ＸＯ１の出
力は０となりアンド回路Ａ１で構成されるゲートを閉
じ、ＸＯ２の出力が１となり、アンド回路Ａ２で構成さ
れるゲートが開いてクロック信号をフリップフロップＦ
２に供給する。

【００４５】Ｆ２がオンになると、ＸＯ３の出力は０に
なり、再びＡ１が開き、Ａ２が閉じる。Ａ１が開いたと
きクロック信号がＦ１に供給されるので、Ｆ１は反転し
論理０になる。そこで、ＸＯ３の出力が１になり、再び
Ａ１が閉じ、Ａ２が開く。従ってＦ２が論理０となり元
へ戻る。

【００４６】上記の動作はゲート信号が１の時に行わ
れ、方向信号が１ならば、Ｆ２が先にオンしＦ１が後か
らオンし、方向信号が０ならば、Ｆ１が先にオンしＦ２
が後からオンするようになる。なお、ゲート信号が０の
時はゲートＡ１，Ａ２はともに閉じているのでＦ１とＦ
２は前回の状態を保つ。

【００４７】更に、出力がＡ／Ｂ相だけならばルックア
ップ・テーブルＲＯＭの内挿データは前記の式で得られ
たデータの下位２ビットのみをグレーコードに変換して
配置して構成でき、内挿が１６の倍数であれば、その２
ビットがそのままＡ／Ｂ相として出力できる。即ち、図
１の回路の補正回路１０７を省くことができる。

【００４８】しかし、この方法は、論理的に４の倍数で
ないと成立しない。何故ならば、Ａ／Ｂ相の値が４値
（００，０１，１０，１１）であるため、１周期の初め
が０ならば終りは３でなければならないためである。

【００４９】更に、本発明においてはルックアップ・テ
ーブルが１／４周期しか無いため１／４周期の初めが０
ならば１／４周期の終りは４でなければならない。その
ため内挿値は、４値の４倍で１６の倍数でなければなら
ない。しかし、内挿数が８の奇数倍（偶数倍は１６の倍
数）又は、４の奇数倍（偶数倍は８の倍数）は図２に示
すとおりの簡単な補正をすることによって容易に扱うこ
とができる。

【００５０】同図において、ＡはＡ相信号、ＢはＢ相信
号を表し、ａはＡ相信号の第１象限の内挿信号、ｂはＢ
相信号の第１象限の内挿信号である。１６ｎ，８（２ｎ
−１），４（２ｎ−１）は夫々１６の倍数、８の奇数
倍、４の奇数倍で内挿することを示している。なお、
ａ，ｂの上に「−」を付けたものは夫々の反転値（補
数）を表している。図１３は、４の奇数倍処理の具体的
な回路で図２の真理値表から明らかなので、これ以上の
説明は省略する。

【００５１】図４は、上述の様子を示す波形図である。
同図は、４の奇数倍の一例として４×３＝１２分割の場
合を示している。上段の２つの波形は希望するＡ相、Ｂ
相の波形であり、中段の２つの波形はルックアップ・テ
ーブルＲＯＭから読み出された値を単純につなげただけ
の波形を示す。

【００５２】同図の下段は補正後のＡ相、Ｂ相の波形で
ある。この波形は、点線で分割した４つのセクションの
うち最左端のセクションの波形としてルックアップ・テ
ーブルから読み出した値をそのまま使い、次のセクショ
ンには、Ａ相信号として前回のＢ相信号を用い、Ｂ相信
号として前回のＡ相信号の反転値を用いる。

【００５３】更に次のセクションでは、Ａ相信号として
前回のＢ相信号、即ち初回のＡ相信号を反転した値を用
い、Ｂ相信号として前回のＡ相信号の反転値を用いる。
第４のセクションでは、Ａ相信号として前回のＢ相信号
を用い、Ｂ相信号として前回のＡ相信号の反転値を用い
る。

【００５４】この様な規則に従って、ルックアップ・テ
ーブルから読み出したデータの反転および入れ替えを行
えば、デューティ５０％の希望する波形が得られる。

【００５５】図５は、分割数が８の奇数倍の一例として
８×３＝２４分割の場合を示している。上段は希望する
波形であり、中段はルックアップ・テーブルから読み出
した内挿データを単純につなぎ合わせた場合の波形であ
る。この場合、Ａ相信号、Ｂ相信号とも、各セクション
毎に自己の前回値を反転した値を用いることにより、同
図の下段に示すとおりデューティ５０％の希望する波形
が得られる。

【００５６】本発明に於いて各象限毎にデータの判定及
び入れ替え動作は一見複雑に見えるが、基本構成は簡単
なＡＮＤ−ＯＲ構成（図１２、図１３参照）であり、高
速化が容易である。

【００５７】また、今日においては、ゲートアレイや少
量品にはＰＬＡ（プログラマブル・ロジック・デバイ
ス）などの発達で簡単かつ安価に構成できる。従来の１
／４の容量のメモリで高内挿が実現でき、更に、プリン
ト基板の実装面積の縮小等により、トータル的なコスト
メリットが出せることが最大の特徴である。

【００５８】

【発明の効果】本発明の内挿装置は、ルックアップ・テ
ーブルのためのメモリの容量が従来のメモリの１／４で
すむので小型化、低コスト化に適している。また、メモ
リ容量を従来の内挿装置と同じにする場合は１象限当た
りの内挿データのビット数を増やせるので、高分解能の
内挿装置を得ることができる。本発明の内挿装置は、上
述の説明から明らかなとおり、基本的に逐次処理で行う
ため高速処理ができる。また、象限切り換えに、Ａ／Ｄ
変換器からの出力を使うため、象限間の誤差がない。

【図面の簡単な説明】

【図１】本発明の内挿装置の基本的なシステム構成図で
ある。

【図２】１象限分の内挿データを反転し、Ａ相Ｂ相間で
入れ替えするルールを示す図表である。

【図３】１象限分の内挿データを他の象限分の内挿デー
タとして使うためのＳＩＮとＣＯＳデータを、反転、入
れ替えするルールを示す図表である。

【図４】１周期を４の奇数倍に分割して内挿する方法を
示すＡ／Ｂ相信号の波形図である。

【図５】１周期を８の奇数倍に分割して内挿する方法を
示すＡ／Ｂ相信号の波形図である。

【図６】内挿前の信号の振幅をｘｙ平面に配置した時の
リサージュを示す説明図である。

【図７】図６のリサージュ曲線の１象限を示すメモリ上
の内挿データの説明図である。

【図８】Ａ／Ｂ相信号に対するルックアップ・テーブル
の内容の一例を示す図表である。

【図９】２ビット信号に対するルックアップ・テーブル
の内容の一例を示す図表である。

【図１０】各象限間のデータの大きさと極性の関係を示
す説明図である。

【図１１】各象限に対するオフセット値の補正を行った
内挿回路の要部を示すブロック図である。

【図１２】象限変換回路の詳細な回路の一例を示す回路
図である。

【図１３】４の奇数倍のときのルックアップ・テーブル
から与えられるＡ／Ｂ相を補正する回路の一例を示す回
路図である。

【図１４】差分値変換器の一例を示す回路図である。

【図１５】ＵＰ／ＤＯＷＮ変換器の一例を示す回路図で
ある。

【図１６】Ａ／Ｂ相変換器の一例を示す回路図である。

【図１７】差分値を累積加算して絶対値を出力する回路
の回路図である。

【符号の説明】

１０１，１０２入力端子１０３，１０４Ａ／Ｄ変換器１０５象限変換回路１０６メモリ（ルックアップ・テーブル）１０７補正回路１０８出力端子

Claims

【特許請求の範囲】

【請求項１】変位検出器から供給される変位量の位置
の関数として周期的に変化する振幅を有し、位相差が９
０°異なる２つの周期性アナログ信号を内挿する内挿装
置であって、上記アナログ信号の振幅をディジタル信号に変換するア
ナログ・ディジタル変換手段と、上記アナログ信号をｘｙ平面に配置した時にできるリサ
ージュ上の１つの象限に対応する内挿データを記憶させ
たルックアップ・テーブルと、該ルックアップ・テーブルの記憶内容を使って、残りの
他の象限の内挿データを得るために、上記ディジタル信
号の最上位ビット又は符号ビットの論理値０、１を識別
し、その識別結果に応じて上記最上位ビット又は符号ビ
ットを除いた部分のディジタル信号を反転又は非反転と
し、かつ、２つのディジタル信号を入れ替えることがで
きる象限変換手段と、を備えた内挿装置。
【請求項２】請求項１に記載の内挿装置において、前
記ルックアップ・テーブルに予め記憶された内挿データ
が、変位検出器から供給される周期性アナログ信号の周
期を１６の倍数に分割した小さい周期の２ビットグレー
コード信号である内挿装置。
【請求項３】請求項１に記載の内挿装置において、前
記ルックアップ・テーブルに予め記憶された内挿データ
が、変位検出器から供給される周期性アナログ信号の周
期を８の奇数倍に分割した小さい周期の２ビットグレー
コード信号であり、前記象限変換手段により、前記象限
中の隣接する象限では上記２ビットグレーコード信号が
反転して出力されるようにルックアップ・テーブルの読
み出し制御をする内挿装置。
【請求項４】請求項１に記載の内挿装置において、前
記ルックアップ・テーブルに予め記憶された内挿データ
が、変位検出器から供給される周期性アナログ信号の周
期を４の奇数倍に分割した小さい周期の２ビットグレー
コード信号であり、前記象限変換手段により、前記象限
中の隣接する象限では上記Ａ相およびＢ相の２ビットグ
レーコード信号の一方が他方の前回値と入れ替わり、他
方が上記一方の前回値の反転信号と入れ替わるようにル
ックアップ・テーブルの読み出し制御をする内挿装置。
【請求項５】請求項１に記載の内挿装置に於いて、前
記ルックアップ・テーブルに予め記憶された内挿データ
が、変位検出器から供給される周期性アナログ信号の周
期を夫々１６の倍数、８の奇数倍、および４の奇数倍に
分割した小さい周期の２ビットグレーコード信号からな
る３組のデータを備え、選択信号によって、１組の内挿
データを選択できるようにした内挿装置。
【請求項６】請求項１に記載の内挿装置に於いて、前
記ルックアップ・テーブルから得られるデータに象限の
位置により分割数の１／４，１／２，３／４の値をオフ
セット値として加算する加算器を備えた内挿装置。
【請求項７】請求項６に記載の装置に於いて、前記加
算器からの出力データを各サンプリング毎に保持し、前
回値と今回値の差を得るための差分値生成回路を設けた
内挿装置。
【請求項８】請求項７に記載の装置において、前記差
分値生成回路の出力データを２相のパルス列に変換する
Ａ／Ｂ相変換器を設けた内挿装置。