JP2609845B2

JP2609845B2 - デコーダを用いる内插回路

Info

Publication number: JP2609845B2
Application number: JP60283265A
Authority: JP
Inventors: 孝御子柴
Original assignee: 株式会社マコメ研究所
Priority date: 1985-12-17
Filing date: 1985-12-17
Publication date: 1997-05-14
Anticipated expiration: 2012-05-14
Also published as: JPS62142220A

Description

【発明の詳細な説明】〔産業上の利用分野〕本発明は、直線変位量、角度変位量等の計測に用いら
れるリニアスケール、ロータリーエンコーダ等におい
て、検出器から得られる位置信号を内挿化（interpolat
e）して出力する内挿回路に関するものである。

〔従来の技術〕

第28図は、磁気スケール検出装置に用いられている従
来の内挿回路を示すブロック図である。この装置では、
検出ヘッドHs,Hcからの位置信号である90゜位相差２相
アナログ信号E₁,E₂に基準搬送波E₃,E₄を掛け合わせて減
算することにより、磁気スケール上の検出ヘッドの変位
量ｘに比例して位相が変化する位相変調信号E₇を作り、
この信号を基準搬送波E₈と位相比較して、その位相が進
み又は遅れるサンプリング期間中に移動した変位量ｘを
表わす位相変位量（２πx/λ）に比例した数のUP又はDO
WNパルス列を出力として取出している。このとき、基準
搬送波E₈は、次のサンプリングに備えるため、デジタル
パルス変調により位相変調信号E₇に位相を強制的に合わ
せている。上記原理により、出力から検出ヘッドの移動
量に比例したUP・DOWNカウントパルスが得られる。

なお、第28図において、λは着磁波長、Ds及びDcは変
位検出器、Mods及びModcは乗算器、BPFは帯域通過フィ
ルタ、OSCは発振器、DPMはデジタルパルス変調器、1/n
は内挿数、UP及びDOWNはパル列出力を示す。

〔発明が解決しようとする問題点〕

上述の従来回路では、位置信号を高速パルス制御など
の目的に使用する場合に、次のような問題がある。

１）出力のUP・DOWNパルスはサンプリング期間中に検出
ヘッドが変位した量だけまとめてパルス列として出力さ
れるため、移動変位量と出力パルス数が実時間（リアル
タイム）で対応しない。

２）UP・DOWN出力がカウントパルス列信号であり、高速
制御分野で必要とされるリアルタイムの90゜位相差２相
矩形信号が得られない。

３）変位検出装置の高内挿化に際し入力Sin及びCos波形
の１周期中の歪み成分による内挿誤差が問題となるが、
従来回路では、原理上１周期を均等分割しかできないの
で、誤差成分を内挿回路で補正することができない。

４）ロータリーエンコーダ等のように１回転のパルス数
が多種類であることを要するものにおいては、変位検出
装置は多種類の内挿数が要求されるが、従来回路では内
挿数を２の倍数（偶数）とする設計しかできない。

５）４）に関連して、従来回路の内挿数は、一旦設計し
て回路化すれば変更することが困難である。したがっ
て、１つの変位検出装置で複数の内挿数を設計できない
ため、多種類の変位検出装置を作らなければならない。

〔問題点を解決するための手段〕

第１図は、本発明の基本構成を示すブロック図であ
る。同図において、ｘは変位量、λは位置信号波長を示
し、A/D変換器の分解能はｎビットで、デコーダのアド
レス入力は、Sin成分アドレスA₁〜A_nへのｎビットとCos
成分アドレスA_n+1〜A_2nへのｎビットとの合計の2nビッ
トであり、デコーダの出力は出力端D₁,D₂からの２ビッ
トである。位置信号入力であるSin及びCos90゜位相差２
相アナログ信号は、同信号に含まれるオフセット電圧、
両振幅のアンバランス、Sin,Cos信号間の位相ずれを、
予め第２図の回路により、オフセット調整、振幅調整及
び位相調整して第１図の内挿回路の入力信号とする。こ
の修正された信号は、各A/D変換器を経てROM（読出専用
メモリ）であるデコーダに入力される。デコーダは、後
述のように、出力から内挿化されたデジタル化信号を発
生する内挿化パターンを有するので、出力端D₁,D₂より
それぞれ内挿化された90゜位相差２相矩形波信号（内挿
化Sin及びCos矩形波信号）S,Cが得られる。

上記の内挿化パターンとは、デコーダ内部に第３図の
ようなSin,Cos成分を軸とする直交座標平面を考え、Sin
及びCos信号の値によって決まる座標点の軌跡が円（リ
サージュパターン）になり、この円周（リサージュパタ
ーンを形成する線）とSin及びCos信号の１周期とが互い
に対応することから、第４図及び第５図に示すように、
１周期に相当する360゜を内挿数（分割数）Ｖで均等に
分割して原点を中心とする複数の放射状部を作り、これ
らの放射状部に順次“1",“0",“1",“0",・・・と２値
信号を与え、Sin及びCos信号によって決まるアドレス座
標点がこれら放射状部を通過するとき２値信号を発生す
るようにしたビットパターンである。このパターンは、
デコーダ出力である内挿化された90゜位相差２相矩形波
信号のうちのSin矩形出力Ｓを得るための第４図のパタ
ーン（第１のパターン）と、第４図パターンより1/4ピ
ッチ位相をずらせたCos矩形出力Ｃを得るための第５図
のパターン（第２のパターン）とより成り、これらをそ
れぞれデータとしてデコーダに書き込む。なお、デコー
ダに書き込むデータとしては、後述するように、繰返し
原点信号パターン（第22図〜第24図参照）などを併せて
書き込むようにしてもよい。

第３図において、ａは原点、ｂはデコーダのアドレス
入力によって決まる座標点（図の例では８個のアドレス
を示す。）、ｅはSin成分アドレス入力領域、ｆはCos成
分アドレス入力領域、ｇは座標点の軌跡である円（リサ
ージュパターン）、ｈはアドレス入力によって決まるア
ドレスベクトル、ｘは変位量、λは入力信号波長、ｎは
量子化ビット数を示す。第４及び第５図において、Ｐは
出力パターンのピッチ、Ｖは内挿数（分割数）（図の例
ではＶ＝1/8である。）を示す。

〔作用〕

上述の構成により、検出器からの位置信号であるSin
及びCos90゜位相差２相アナログ信号Sin（２πx/λ）,C
os（２πx/λ）は、第２図の回路でオフセット、振幅及
び位相ずれを修正した後又は直接A/D変換器でデジタル
信号に変換され、このデジタル信号がデコーダのアドレ
スに入力されると、第３図に示すようにアドレス入力に
よってアドレスベクトルｈが決まる。このアドレスベク
トルは、変位に伴う入力の変化によって回転し、軌跡と
して原点ａを中心とする円ｇ（リサージュ図形）を描
く。アドレスベクトルｈによって示される座標点すなわ
ちアドレスビットｂ点は、入力であるSin,Cos信号の値
によって一義的に定まるので、ベクトルの軌跡上の各点
と入力である位置信号Sin（２πx/λ）,Cos（２πx/
λ）とは１対１で対応する。すなわち、入力位置信号で
あるSin（２πx/λ）,Cos（２πx/λ）信号が図におい
て1,2,3,・・・,8,9,1,2,・・・と変化するに伴い、座
標点ｂは、同じく1,2,3,・・・,8,9,1,2,・・・と変位
量ｘに比例して回転角が変化する円の軌跡を描く。ここ
で、入力であるSin,Cos信号の両振幅が変化した場合に
は、第６図に示すように、上述と同じく変位量ｘとベク
トルの回転角が比例する円の軌跡を描く。すなわち、入
力両振幅の変化に対しては、第７図に示す内挿可能領域
内で、ベクトルｈの軌跡は原点ａを中心とする同心円を
描く。

したがって、デコーダに同心円の軌跡上を均等に分割
する原点を中心とした放射状部より成る２値信号パター
ンである第４図及び第５図のパターンを書込み、これに
入力ベクトルの軌跡である円軌跡を入力して当てはめる
ことにより、第１図のデコーダ出力であるＳ及びＣ出力
として円軌跡上のデータビットパターンに対応する２値
信号が出力され、これにより内挿化された位相が90゜ず
れた２相矩形波信号が得られる。第７図において、内挿
可能領域の上限は、A/D変換器及びデコーダの大きさに
より制限され、下限は、A/D変換器の分解能により、す
なわち出力である90゜位相差２相矩形波信号として読取
り可能である臨界線により制限される。よって、A/D変
換分解能の大きさは内挿量であるデータパターンの分割
数によっておおよそ定められ、パターンを十分に読込め
る分解能に設定する必要がある。

上述のとおり、本発明においては、入力から出力まで
構成要素が直接接続されているため出力端からリアルタ
イム（実時間）で出力が得られ、その上、デコーダ内の
２次元ビットパターンと２軸入力信号とが１対１で対応
した構成であるため、どのような数になる内挿も可能と
なり、且つ、デコーダのビットパターンを修正すること
により入力波形の歪みによる内挿誤差を補正することも
可能となる。更に、デコーダ部のみを交換することによ
り、１つの回路で多種類の内挿が可能になる。

〔実施例１〕第８図は本発明の第１の実施例を示す回路ブロック
図、第９図は第８図のデコーダ書込みデータの１ピッチ
上のタイムチャートである。第８図において、データ入
力として、着磁波長λ＝4mmの磁気スケール及び磁気ヘ
ッドHs,Hcから得られるSin及びCosアナログ位置信号を
用いる。A/D変換器の分解能は８ビットで、サンプリン
グ周波数は250kHzである。デコーダは、アドレス入力16
ビット（A₀〜A₁₅），ポート出力６ビット（D₀〜D₅）を
もつEPROM（書込み消去可能読取り専用メモリ）を使用
する。このデコーダには、第９図に示すように、前記の
原理により1/20に分割された内挿S,Cに、ヒステリシス
Ｈをもたせるためのヒステリシス制御信号Ｋを加えた３
ビットを１組として、第２チャンネルCH2よりヒステリ
シスＨだけ位相を遅らせた第１チャンネルCH1グループ
（S1,C1,K1）と、CH1よりヒステリシスＨだけ位相を進
ませたCH2グループ（S2,C2,K2）との合計２チャンネル
で６ビットのデータを書込む。ヒステリシス制御信号K
1,K2は、第９図に示すように、各内挿化信号S1,C1,S2,C
2の変化時にヒステリシスＨを加えるためのものであ
る。本実施例では、直流電圧を加える従来方法の代わり
に予めヒステリシスの量を書込んでおいて選択する方法
を使用している。マルチプレクサでは、入力選択信号SL
が“1"の時CH2を、“0"の時CH1を出力する。1/4内挿回
路は、光学式のエンコーダで使用される普通の回路を使
用する。なお、マルチプレクサにおいて、a1〜c1はCH1
入力、a2〜c2はCH2入力、Oa〜Ocは出力を示す。第９図
において、Ｐは矩形波信号ピッチ、λは着磁波長、Ｖは
内挿数（＝1/20）を示す。

上記回路において、位置信号であるSin及びCos入力
は、各A/D変換器で８ビットのデジタル信号に変換さ
れ、これがデコーダでデジタルSin及びCos入力のアドレ
スベクトルに対応する２組６ビットの内挿データが出力
される。この２組のデータはマルチプレクサのヒステリ
シス制御信号Ｋ（K1又はK2）により選択出力され、これ
によりヒステリシスＨが加えられ、更に、デコーダ及び
マルチプレクサで発生するグリッチを取除くため、出力
ラッチでクロックφに同期してラッチする。その出力か
ら、1/20内挿された0.2mmピッチの90゜位相差２相矩形
波信号Sin及びCosが得られる。その後に更に1/4内挿回
路を接続すると、同回路の作用により1/20×1/4＝1/80
内挿となって50μｍピッチのリアルタイムなUP・DOWNパ
ルス信号が得られる。なお、上記Sin及びCos信号は、サ
ーボ制御などの目的に使用される。

〔実施例２〕第10図は本発明の第２の実施例を示す回路ブロック
図、第11図は第10図のデコーダの書込みデータの１ピッ
チ上のタイムチャートである。本例は、第８図の実施例
１の回路とほぼ同様な原理及び構成である。ただ、実施
例１では、マルチプレクサによりヒステリシスだけ位相
が異なる２組の出力パターンを選択してヒステリシスを
加えているのに対し、本例ではEPROMデコーダにおい
て、第11図のタイムチャートに示すように、最上位アド
レスビットA16をヒステリシス選択ビットとすることに
より、同ビットが“0"の場合の出力パターンと“1"の場
合の出力パターンを書込み、ヒステリシス制御信号Ｋを
最上位アドレスビットA16に入力し、ヒステリシスだけ
位相の異なる２組のパターンを選択してヒステリシスを
加える。

デコーダのビット容量は実施例１と同じであるが、本
例ではマルチプレクサが不要となる。

〔実施例３〕第12図は本発明の第３の実施例を示す回路ブロック
図、第13図は本実施例の入力アナログ信号部のベクトル
図、第14図は本実施例のデコーダデータであるパターン
の１ピッチ上のタイムチャート、第15図は本実施例の動
作タイムチャートである。本例では、入力でのアナログ
レベルにおいてヒステリシスを加える方法を用いる。

第12図において、Sin（２πx/λ）,Cos（２πx/λ）
は90゜位相差２相アナログ位置信号入力、ASW1,ASW2は
半導体アナログスイッチである。このスイッチは、ヒス
テリシス制御信号Ｋが“1"の時Iaを、“0"の時Ibを選択
する。φ1,φ２は制御用の２相クロックである。デコー
ダであるEPROMに、内挿データとして第14図のパターン
を書込む。出力ラッチは、クロックφ２が“1"の時クロ
ックφ１の立上がりのデータをラッチする。

本回路においては、第13図に示すように、入力Sin成
分からなるベクトルｂと入力Cos成分から成るベクトル
ｃの合成による入力基本ベクトルｄと、Sin成分にCos成
分を1/A倍して加えたベクトルｅとCos成分にSin成分を
−1/A倍して加えたベクトルｆの合成による常にヒステ
リシス位相角θｈだけベクトルｄより位相が進んだベク
トルｇとが得られる。この両信号をスイッチASW1,ASW2
で切換えて選択することにより、ヒステリシスが得られ
る。ヒステリシスを与えるヒステリシス位相角θｈは、
計算によってtan^-1（1/A）となり、入力信号の振幅に関
係なく増幅度1/Aに対して一定の値を取る。よって、各
内挿量に合わせてヒステリシスをセットしうる。

第15図に示すように、出力矩形波信号DSin,DCosの立
上がり，立下がりにおいてヒステリシス制御信号Ｋを
“1"とすれば、スイッチASW1,ASW2が進み位相信号であ
るIaを選択して入力することによってヒステリシスが得
られ、更に1/8ピッチ移動したところでヒステリシス制
御信号Ｋを“0"として（第14図）アナログスイッチの選
択を基本位相信号に戻し、次のDSin,DCosの変化に備え
る。また、A/D変換器はクロックφ１の立下がりでSin,C
os入力をサンプリングしてA/D変換し、次のサンプリン
グ時に出力する。このデータはそのままデコーダで内挿
され、出力ラッチで１つおきにラッチする。これは、直
前のサンプリングでのヒステリシス制御情報を次のサン
プリングに間に合わせるためである。こうして、出力ラ
ッチから内挿化された90゜位相差２相矩形波信号DSin,D
Cosが得られる。この方法によれば、デコーダであるEPR
OMの出力ビットは実施例１での６ビットから３ビットに
減少し、メモリ容量を半分で済ませることが可能とな
る。

〔実施例４〕第16図は本発明の第４の実施例を示す回路ブロック
図、第17図は本実施例の動作タイムチャートである。本
実施例は、実施例１における１組のA/D変換器とマルチ
プレクサを用い、２つのチャンネル入力の内挿を時分割
制御によって行うものである。

第16図において、ASin1,ACos1は第１チャンネルCH1
の、ASin2,ACos2は第２チャンネルCH2の90゜位相差アナ
ログ位置信号入力、ASW1,ASW2は半導体アナログスイッ
チ、φ1,φ２は時分割制御のための２相クロック、DSin
1,DCos1はCH1の、DSin2,DCos2はCH2の内挿化された90゜
位相差２相矩形波出力を示す。

本回路では、第17図に示すように、２チャンネルのSi
n,Cos位置信号入力は、アナログスイッチASW1,ASW2によ
りクロックφ２に同期して交互に切換えられ、クロック
φ２が“0"の時CH1が、“1"の時CH2が選択される。この
信号はA/D変換器及デコーダで更に交互に変換され、更
にマルチプレクサによりヒステリシスが加えられる。こ
の後、マルチプレクサの出力は各ラッチに送られ、CH1
のラッチではクロックφ２が“1"の時のクロックφ１の
立下がり時のデータを、CH2のラッチではクロックφ２
が“0"の時同じくクロックφ１の立下がり時のデータを
ラッチする。こうして、各ラッチ出力から２チャンネル
の内挿化された90゜位相差２相矩形波信号が得られる。

同様の原理により更に多相クロックを使用すれば、１
組のA/D変換器とデコーダで多チャンネル内挿回路が得
られ、多軸計測が可能となる。このような多重化は従来
回路では殆ど不可能に近く、これが可能であることは本
発明の特徴である。ただし、多重化により計測速度が低
下することが考えられるが、A/D変換器のサンプリング
が非常に高速のため、多重化されても十分に実用計測速
度を確保することができる。

〔実施例５〕第18図は本発明の第５の実施例を示す回路ブロック
図、第19図は本実施例の動作タイムチャートである。本
実施例は、実施例４の時分割制御方法によりただ１個の
A/D変換器を使用するものである。第18図において、ASi
n,ACosは90゜位相差２相アナログ位置信号入力、ASWは
半導体アナログスイッチ、φ1,φ２は時分割制御用の２
相クロック、DSin,SCosは内挿化された90゜位相差２相
矩形波出力を示す。

本回路では、第19図に示すように、ASin,ACos位置信
号入力はアナログスイッチASWによりクロックφ２に同
期して交互に（φ２が“0"でACosに、“1"でASinに）切
換えられ、A/D変換器はそれをまた交互に変換する。こ
の信号はSin及びCosラッチに送られ、Sinラッチではφ
２が“1"の時φ１の立下がり時のデータが、Cosラッチ
ではφ２が“0"の時同じくφ１の立下がり時のデータが
ラッチされる。こうして作られた2nビットのデジタル信
号はデコーダで内挿され、マルチプレクサでヒステリシ
スが加えられる。更に、デコーダ及びマルチプレクサで
発生するグリッチを取除くため、出力ラッチにおいてφ
１の立上がりでラッチする。こうして、出力ラッチから
内挿化された90゜位相差２相矩形波信号が得られる。こ
の方法により、比較的高価なA/D変換器を１個で済ませ
ることができ、コストを下げることができる。

〔実施例６〕第20図は本発明の第６の実施例を示す回路ブロック
図、第21図は本実施例の動作タイムチャートである。本
発明による内挿数の逆数が４で割切れるような例えば第
４及び第５図に示す1/8内挿パターンを見ると、直交座
標平面の第2,3,4象限パターンと第１象限パターンは、
原点ａに対して点対称である。したがって、第2,3,4象
限での内挿は、角度変換により同象限を第１象限化し、
第１象限（０〜90゜）パターンを繰返すことによって可
能となる。本実施例は、この原理によるものである。第
20図において、ASin,ACosは位相差２相アナログ位置信
号入力を示し、ASW1,ASW2は半導体アナログスイッチで
制御信号が“0"でIaを、“10"でIbを選択する。絶対値
増幅器は演算増幅器による完全全波整流を行い、極性比
較器は正電圧で“1"を、負電圧で“0"を出力する。デコ
ーダには、第１象限の内挿パターンのみを書込む。

本回路では、第21図に示すように、位置信号入力ASi
n,ACosから絶対値増幅により各信号の絶対値|ASin|,|AC
os|を取り、アナログスイッチASW1,ASW2に接続、更に極
性比較により各入力信号の極性を取出して排他オア（XO
R）を取り、その出力をアナログスイッチASW1,ASW2の制
御信号とする。これにより、第１象限ではASin,ACos入
力はそのままRSin,RCosへ出力、第２象限ではASin入力
はRSinに出力、ACosは反転してRSinへ出力、第３象限で
はASin入力は反転してRSinへ出力、ACos入力は同じく反
転してRCosへ出力、第４象限ではASin入力は反転してRC
osへ出力、ACos入力はRSinへ出力される。こうして、第
2,3,4象限は第１象限化され、RSin,RCosの各出力には第
１象限の繰返し波形が得られる。この信号を各A/D変換
でデジタル化し、第１象限パターンだけが書込まれてい
るデコーダで第１象限を繰返しながら内挿を行い、更に
マルチプレクサでヒステリシスを加え、出力ラッチでグ
リッチを取除く。出力ラッチから、内挿化された90゜位
相差２相矩形波信号が得られる。

上述の原理を利用することにより、内挿変換が第１象
限パターンのみで行えるので、デコーダ容量は1/4でよ
い。また、A/D変換器の入力信号は絶対値を取ることか
ら正電圧領域だけでの変換となるため、同じ分解能を得
るのに1/2の分解能のA/D変換器で済むことになる。

〔実施例７〕第22図は本発明の第７の実施例を示す回路ブロック
図、第23図は本実施例のデコーダパターン図、第24図は
同タイムチャートである。本実施例は、基本的には実施
例２と同じ構成である。

一般に、検出器を用いる変位測定装置はインクリメン
ト方式であるため、絶対位置を測定する場合には原点ス
イッチを用いて原点位置を設定しなければならず、従来
装置では高精度の原点スイッチを必要とする。本実施例
では、第22図に示すように、デコーダ出力に内挿信号S,
C及びヒステリシス制御信号Ｋのほかに繰返し原点信号
Ｇを加える。そして、同信号パターンを、第23図に示す
ように、着磁波長λを周期とするデューティ比50％の矩
形パターンとしてデコーダに書込み、更に、同パターン
の立上がり、立下がり位置を内挿２相矩形パターンの変
化点の間に設定する。したがって、第24図に示すよう
に、繰返し原点信号Ｇは位置変換ｘに対して着磁周期ご
とに原点信号を発生する。そこで、原点位置として適当
と思われる繰返し原点信号の立下がり位置に原点ゲート
検出スイッチをセットし、そのゲート信号と繰返し原点
信号ＧのANDを取れば、原点信号の立下がり点が原点と
なる。本実施例は、この原理を回路化したものである。

この方法により、原点位置がスケール検出信号から得
られるため、原点ゲート検出スイッチは高精度なものを
必要としない。また、原理上原点位置が必ず内挿２相矩
形信号の間に発生するから、計測誤差となるカウントず
れは発生しない。

〔実施例８〕本実施例は、入力アナログ信号の波形歪みによる内挿
誤差の補正を行うものである。第２図に示したように、
入力のSin,Cos90゜位相差２相アナログ信号は、予めオ
フセット電圧、両振幅のアンバランス及び両波形の位相
差を修正回路で調整し、検出装置での内挿誤差を少なく
しているが、入力波形自身の歪み成分に対しては従来回
路では修正できない。しかし、本発明によれば、デコー
ダのビットパターンと入力Sin,Cos位置信号が１対１で
対応するので、デコーダのビットパターンを波形歪みに
合わせて修正することにより、波形歪みによる内挿誤差
を補正することが可能である。

第25図は例として第３次高調波成分が含まれた歪み正
弦波信号を示すが、同信号によるアドレスベクトル軌跡
は第26図に示すような歪んだ円となり、均等分割による
内挿では、図のイ，ロ，ハ，ニの所の内挿矩形波出力ピ
ッチは位置変位に対して短く、他の所では長くなるた
め、誤差の原因となる。よって、第27図に示すように、
同図のイ，ロ，ハ，ニの所の内挿分割ピッチを計算によ
り他の所に比べて広くすれば、内挿矩形波出力ピッチは
位置変位に対して均等出力となる。こうして、歪み入力
波形であっても、修正により高精度の内挿が可能とな
る。また、歪み入力波形の両振幅の変化に対しては、リ
サージュ図形が相似的に変化する場合は容易に補正でき
るが、相似でない場合でも各振幅におけるその時の歪み
に合わせて修正を加えれば補正が可能である。更に、歪
み入力波形の単調性が保証されていれば、大抵の歪みは
補正できる。

上述では、磁気スケール検出装置に用いるものを例に
取って説明したが、本発明は、その他のSin,Cos90゜位
相差２相アナログ信号を発生する装置にも適用すること
ができる。

〔発明の効果〕

以上説明したとおり、本発明によれば、次の如き顕著
な効果が得られる。

１）回路の入力から出力まで構成要素が直結されてお
り、信号が直接的に内挿変換されるので、リアルタイム
の出力が得られる。

２）内挿化された90゜位相差２相矩形波信号が得られる
ので、多様な高速パルス制御への入力や、90゜位相差入
力インターフェースをもつシステムにそのまま（無変換
で）接続できる。

３）デコーダ内の内挿化データは自由に書き換えられる
ので、高内挿化に伴うスケール磁気パターンや磁気セン
サーからの波形歪み成分をデコーダのデータ修正によっ
て補正できる。よって、高精度、高内挿化が一段と可能
になる。

４）従来回路では、1/2,1/4,1/6,・・・1/40,・・・1/8
0,・・・1/400のように内挿量は限られたが、本発明で
は、例えば1/2,1/3,1/4,・・・1/39,1/40,1/41・・・1/
79,1/80,1/81,・・・1/399,1/400のように原理上どんな
量の内挿も容易である。

５）デコーダ部（EPROM）の交換だけで内挿の大きさを
変えられるので、ロータリエンコーダのように多種の内
挿数が必要な機種において１枚の回路で容易に多種の内
挿数が得られ、複数個の装置を準備する必要がなくな
る。

６）時分割制御により多チャンネル化が可能となり、A/
D変換器やデコーダを共用できるため、チャンネル数が
多くなるに従いチャンネル当たりの部品コストが低下す
る。

７）回路構成が簡単で、部品点数及び品種が少なく、保
守が容易で故障も減るので、総合コストが下がる。

【図面の簡単な説明】第１図は本発明の基本構成を示すブロック図、第２図は
第１図の入力信号調整回路を示すブロック図、第３〜第
７図は本発明の原理を示す説明図、第８図は本発明の第
１実施例を示すブロック図、第９図はそのデコーダ書込
みデータの１ピッチのタイムチャート、第10図は本発明
の第２実施例を示すブロック図、第11図はそのデコーダ
書込みデータの１ピーチのタイムチャート、第12図は本
発明の第３実施例を示すブロック図、第13図はその入力
アナログ信号部のベクトル図、第14図はそのデコーダデ
ータであるパターン１ピッチ上のタイムチャート、第15
図は第12図の動作タイムチャート、第16図は本発明の第
４実施例を示すブロック図、第17図はその動作タイムチ
ャート、第18図は本発明の第５実施例を示すブロック
図、第19図はその動作タイムチャート、第20図は本発明
の第６実施例を示すブロック図、第21図はその動作タイ
ムチャート、第22図は本発明の第７実施例を示すブロッ
ク図、第23図はそのデコーダパターン図、第24図はその
タイムチャート、第25図は歪み入力信号の例を示す図、
第26図はそのアドレスベクトル軌跡を示す図、第27図は
歪み修正方法を示す図、第28図は従来の内挿回路を示す
ブロック図である。 Ds及びDc……変位検出器、Sin（２πx/λ）及びCos（２
πx/λ）……90゜位相差２相アナログ位置信号、A₁〜An
及びA_n+1〜A_2n……デコーダのアドレス、Ｓ及びＣ……
内挿化された90゜位相差２相矩形波信号、ｂ……座標
点、ｇ……軌跡（円）、Ｖ……内挿数、“0"及び“1"…
…２値信号。

Claims

(57)【特許請求の範囲】

【請求項１】交番磁界が記録された磁気スケールから磁
気ヘッドを通じて得られる90度位相差を有するアナログ
Sin及びCos信号をデジタル化してデジタルSin及びCos信
号を出力するアナログ・デシタル変換器と、このアナログ・デシタル変換器の出力側に接続されるデ
コーダを備え、このデコーダはROMであり、このROMのアドレス入力に上
記デジタルSin及びCos信号が供給され、上記ROMには、上記デジタルSin及びCos信号によって選
択されるアドレス点の軌跡であるリサージュパターンに
基づいて形成される、内挿数で分割されたリサージュ中
心から複数の放射状部を作り、これらの放射状部に２値
信号が交互に与えられた第１のパターンと、同じく上記
第１のパターンにより1/4ピッチ位相をずらせた第２の
パターンがデータとして書き込まれ、上記ROMに供給される上記デジタルSin及びCos信号によ
って決まるアドレス座標点が、上記各放射状部を通過す
るときこのROMから上記２値信号パターンに基づいて内
挿化Sin及びCos矩形波信号が出力されるようにしたこと
を特徴とするデコーダを用いる内挿回路。