JP3283188B2 - パルスカウント回路 - Google Patents

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、工作機械やロボッ
ト等に位置センサーとして使用されるエンコーダから出
力される２つのパルス信号を、位置データに変換するパ
ルスカウント回路に関する。

【０００２】

【従来の技術】エンコーダは入力軸を回転されると、そ
の回転量に比例したパルス数をそれぞれ含んだ２つのパ
ルス信号を出力する。これら２つのパルス信号は互いに
位相差（例えば９０゜）を有しており、両者の値（０と
１）の組み合わせに４通りの位相関係（以下、フェーズ
と称する）が区別される。これら入力軸が正逆回転した
ときに出力されるこれら４つのフェーズの順列は異な
る、すなわち方向性を有しており、このフェーズによっ
て入力軸の回転方向を検知することができる。パルスカ
ウント回路は、この２つのパルス信号のパルス数をフェ
ーズに応じてアップカウントまたはダウンカウントする
ことにより、入力軸の回転位置を検出することができ
る。

【０００３】図４はエンコーダとパルスカウント回路の
従来例を示すブロック図である。同図でエンコーダ１か
らの２つのパルス信号Ａ、Ｂは、クロック信号発生器２
からのクロック信号ＣＬＫの立ち上がりで、ラッチ回路
３によって記憶される。これにより信号Ａ、Ｂの変化は
クロック信号ＣＬＫの変化に同期した信号Ａ１、Ｂ１に
変換される。信号Ａ１、Ｂ１はさらにクロック信号ＣＬ
Ｋの立ち上がりでラッチ回路４によって記憶される。ラ
ッチ回路４からの出力信号Ａ２、Ｂ２は、信号Ａ１、Ｂ
１をクロック信号１周期だけ遅延させた信号となる。信
号Ａ２、Ｂ２、Ａ１、Ｂ１はデコーダ５に入力される。
デコーダは図５の表に示す対応関係によって信号Ａ１、
Ｂ１の値によりカウント値の下位２ビットＣ１、Ｃ０を
決定する。また４つのフェーズのうち所定の連続する２
つのフェーズが順次観測されたとき、その２つのフェー
ズの観測順序に応じてカウント値の下位第３ビットに対
しアップカウント、又はダウンカウントを行う。図５に
示された例ではデコーダは信号Ａ２、Ｂ２、Ａ１、Ｂ１
のビットパターンに基づいて“１０００”でＵＰパルス
を、“００１０”でＤＮパルスを出力する。１４ビット
のアップダウンカウンタ６は、デコーダ５からのＵＰパ
ルス、ＤＮパルスに応じてエンコーダからのパルス信号
の１サイクル分をそれぞれアップカウント、ダウンカウ
ントした１４ビットのカウントデータＣＵ１４を出力す
る。

【０００４】以上から第４図のパルスカウント回路は、
エンコーダからの２つのパルス信号の１周期に表れる４
つのフェーズの変化をカウントすることにより、パルス
信号の１／４サイクルの分解能でエンコーダ入力軸の回
転位置を検出することができる。

【０００５】

【発明が解決しようとする課題】近年の一回転あたりの
パルス数が数１００万パルスであるような高分解能のエ
ンコーダや、入力軸が高速で回転されるエンコーダの用
途では、エンコーダから出力されるパルス信号の周波数
が高くなる。ところが従来例のパルスカウント回路で
は、信号Ａ２、Ｂ２、Ａ１、Ｂ１が“１０００”でのみ
ＵＰパルスを出力し、一方“００１０”でのみＤＮパル
スを出力する、すなわち、４つのフェーズから構成され
るパルス信号を逐一監視して、所定の信号のパターンが
表れたとき下位第３ビット以上の値をアップカウント、
ダウンカウントする。そのため、エンコーダから出力さ
れる２つのパルス信号の周波数がクロック信号の周波数
の１／４よりも高くなり、クロック信号によるサンプリ
ングタイミングがずれエンコーダ出力中のアップカウン
ト、ダウンカウントに係わる２つのフェーズのいずれか
一方でも見落とすと、エンコーダからのパルス信号が１
サイクル以上変化しても、信号Ａ２、Ｂ２、Ａ１、Ｂ１
が“１０００”や“００１０”のパターンとならない場
合が発生してカウントミスとなり、間違った位置を検出
するという問題があった。

【０００６】この問題の対策方法としては、クロックパ
ルスの周波数を高くすることが挙げられる。しかしエン
コーダによっては、原理的にクロックパルスの周波数を
高くできないものも多い。例えば１相励磁型のレゾルバ
を用いたエンコーダでは、レゾルバの励磁周波数をクロ
ックパルスに同期させる必要があり、一方、レゾルバの
励磁周波数はその磁気特性によりあまり高くできないた
め、クロックパルスの周波数を高くすることができなか
った。

【０００７】また、上述の高分解能のエンコーダではク
ロックパルスの周波数が数１０ＭＨＺから１００ＭＨＺ
以上も必要となるため、パルスカウント回路が高価にな
る上、消費電力も増加するという問題があった。

【０００８】本発明は上記問題点を解決し、高周波数の
パルス信号を出力するエンコーダ、特に高分解能エンコ
ーダのパルス信号出力を、クロックパルスの周波数を高
くすることなく精度良くカウントして回転位置を高精度
に検出できるカウントパルス回路を提供することを目的
とする。

【０００９】

【課題を解決するための手段】本発明に係るパルスカウ
ント回路は、エンコーダから出力される位相の異なる２
つのパルス信号に応じたカウント値をクロック信号に同
期して求めるパルスカウント回路において、前記クロッ
ク信号のＮ（Ｎ≧２）周期前での前記カウント値の下位
Ｍビット（Ｍ≧３）で表される保存Ｍビットカウント値
を記憶する記憶器と、最新の前記カウント値の下位Ｍビ
ットで表される最新Ｍビットカウント値と前記保存Ｍビ
ットカウント値と前記２つのパルス信号の値とから、前
記クロック信号の１周期後の新たな前記カウント値を決
定する数値決定手段とを有することを特徴とする。

【００１０】本発明の好適な態様においては、前記数値
決定手段は、前記最新Ｍビットカウント値と前記保存Ｍ
ビットカウント値とから、前記新たなカウント値の下位
Ｍビットを予測した予測Ｍビットカウント値を演算する
数値演算手段と、前記２つのパルス信号の値に基づいて
前記新たなカウント値の下位２ビットを定め、前記２つ
のパルス信号の値と前記予測Ｍビットカウント値の下位
２ビットとの対応関係に基づいて前記予測Ｍビットカウ
ント値の上位（Ｍ−２）ビットで表される値を±１の範
囲で修正し、この値によって前記新たなカウント値の上
位（Ｍ−２）ビットを定めるデコーダとから成ることを
特徴とする。

【００１１】加えて前記数値演算手段は、前記最新Ｍビ
ットカウント値と前記保存Ｍビットカウント値との差を
前記Ｎで除して前記クロック信号の１周期あたりの前記
カウント値の平均変化量を求め、前記最新Ｍビットカウ
ント値に前記平均変化量を加算することにより、前記予
測Ｍビットカウント値を求めることを特徴とする。

【００１２】本発明では、カウント値のクロック信号の
１周期あたりの平均変化量をもとに、カウント値の上位
（Ｍ−２）ビットを予測し、その予測値を２つのパルス
信号の内容により修正して新たなカウント値を求めてい
る。したがって、２つのパルス信号の周波数がクロック
信号の周波数の１／４よりも高くなったとしても、予測
値と実際の値との差がパルス信号サイクルの１／４以内
であれば、カウントミスを生じることなく位置の検出を
行なうことができる。

【００１３】

【発明の実施の形態】以下、図面に基づいて本発明の実
施例を説明する。

【００１４】図１は本発明のパルスカウント回路の一実
施例を示すブロック図である。図１において、図４と同
一要素には同符号を付して説明を省略する。

【００１５】図１において、パルス信号Ａ、Ｂはエンコ
ーダ１からの信号である。また信号Ｐ２、Ｐ１、Ｐ０は
後述するように数値演算回路７にて予測されたＭビット
（Ｍ＝３）の予測カウント値（予測Ｍビットカウント
値）である。信号Ａ、Ｂ、Ｐ２、Ｐ１、Ｐ０は、クロッ
ク信号ＣＬＫの立ち上がりでラッチ回路８により記憶さ
れ、信号Ａ、Ｂはクロック信号ＣＬＫの変化に同期化し
た信号Ａ１、Ｂ１に変換される。また、予測カウント値
の３ビットＰ２、Ｐ１、Ｐ０はそれぞれ、Ｐ１２、Ｐ１
１、Ｐ１０となる。信号Ａ１、Ｂ１とＰ１２、Ｐ１１、
Ｐ１０は、デコーダ９に入力され、デコーダ９は図２に
示す対応関係によって信号Ａ１、Ｂ１の値から新たなカ
ウント値の下位２ビットＣ１、Ｃ０を決定する。またＰ
１２には、信号Ｐ１１、Ｐ１０、Ａ１、Ｂ１によるビッ
トパターンが“１１００”のとき＋１、“００１０”の
とき−１が加算される。Ｃ２は、この加算処理を行った
後のＰ１２の１ビット目の値を与えられる。上記の場合
以外の何もＰ１２に加算されない場合では、Ｃ２＝Ｐ１
２である。

【００１６】このように、本パルスカウント回路では、
Ｍビットの予測カウント値とエンコーダからの２つのパ
ルス信号とによって、新たなカウント値が決定される。
さらに、デコーダ９では信号Ｐ１１、Ｐ１０、Ａ１、Ｂ
１の値により、予測値が±１の範囲を越えていないかを
判定し、越えた場合はエラー信号として信号Ｅを１にし
て出力し、カウントミスなどのおそれなどがある場合を
警告するので、これを用いてよりカウントミスへの対処
を行うことも可能である。

【００１７】次に予測カウント値の求め方について説明
する。デコーダ９により求められたカウント値の下位３
ビット信号Ｃ２、Ｃ１、Ｃ０はクロック信号ＣＬＫの立
ち上がりでラッチ回路１０に記憶される。ラッチ回路１
０からの出力信号Ｃ１２、Ｃ１１、Ｃ１０は信号Ｃ２、
Ｃ１、Ｃ０をクロック信号の１周期だけ遅延させた信号
となる。さらに、出力信号Ｃ１２、Ｃ１１、Ｃ１０はク
ロック信号ＣＬＫの立ち上がりでラッチ回路１１に記憶
される。したがって、ラッチ回路１１からの出力信号Ｃ
２２、Ｃ２１、Ｃ２０は、信号Ｃ２、Ｃ１、Ｃ０をクロ
ック信号でＮ周期（Ｎ＝２）だけ遅延させた信号とな
る。

【００１８】信号Ｃ２、Ｃ１、Ｃ０と信号Ｃ２２、Ｃ２
１、Ｃ２０は、数値演算回路７に入力される。数値演算
回路７の内部では、信号Ｃ２、Ｃ１、Ｃ０で表される３
ビットの数値をＣＸ、信号Ｃ２２、Ｃ２１、Ｃ２０の３
ビットで表される数値をＣ２Ｘとして、

【数１】ＶＸ＝（ＣＸ−Ｃ２Ｘ）／Ｎ によりカウント値の平均変化量ＶＸが求められる。

【００１９】次に、現在最新のカウント値の３ビットに
前記平均変化量ＶＸを加算することにより、

【数２】ＰＸ＝ＣＸ＋ＶＸ ＰＸをもとめ、ＰＸの整数部のバイナリ下位３ビットを
Ｐ２、Ｐ１、Ｐ０として、そしてＶＸの符号ビットをカ
ウント値の増減方向を示す信号Ｄとして出力する。

【００２０】以上の計算により、数値演算回路７ではク
ロック信号の１周期後のカウント値である新たなカウン
ト値の下位３ビットを予測する。

【００２１】なお、ＣＸとＣ２Ｘとの差は±１の誤差を
含みうる。そのため１式で平均変化量を求める場合、Ｎ
を１とするとたとえ一定速度で入力軸が回転し、新たな
カウント値が予測カウント値によって正確に予測される
べき場合でも平均変化量の持つ誤差が±１（パルス信号
サイクルの±１／４サイクル）となる恐れがあり、これ
にさらにわずかでも速度が変化すると予測カウント値の
予測誤差が生じるので原理的に平均変化量の持つ誤差が
±１を越えてしまう。このため、デコーダ９では予測値
の修正が不可能となってしまう。したがって、Ｎは必ず
２以上でなければならない。

【００２２】その他、信号Ｄ、Ｃ１２、Ｃ１１、Ｃ２、
Ｃ１はデコーダ１２へも入力され、デコーダ１２では、
図３の表に対応してカウント値の下位第４ビットへのカ
ウントアップ信号ＵＰ３または、カウントダウン信号Ｄ
Ｎ３が出力される。カウントアップ信号ＵＰ３または、
カウントダウン信号ＤＮ３は１３ビットアップダウンカ
ウンタ１３に入力され、アップダウンカウンタ１３で
は、入力信号にしたがいアップカウントまたはダウンカ
ウントし、カウント値の４ビット以上の信号ＣＵ１３を
出力する。

【００２３】上述のパルスカウント回路は、エンコーダ
からのパルス信号の周波数がクロック周波数の１／４よ
り高くなってもカウントミスを生じにくい構成であり、
これにより消費電力といった面で既に上限にあるクロッ
ク周波数をさらに増大することなく、より高分解能の回
転位置の検出を行うことができる。それを実現するため
に、本パルスカウント回路においては、既に求められた
カウント値、つまり最新のカウント値と２周期前のカウ
ント値との下位３ビットでクロック信号周期の１周期後
の新たなカウント値を予測している。これにより、クロ
ック信号によって、エンコーダから出力される各フェー
ズ（パルス信号の１／４サイクル）を逐一サンプリング
する必要がなくなる。なお、ここでクロック周波数は、
エンコーダの用途上生じうるパルス信号の変化速度に追
随できる程度には十分高く、上記予測を無効にするよう
なクロック周期間での急激な変化は考えなくてよい。す
なわち、クロック信号の１周期においてパルス信号は滑
らかに変化するとしてよい。

【００２４】予測によって回転方向は区別されるので、
パルス信号のフェーズの変化範囲がクロック周期あたり
±４フェーズ未満（パルス信号の±１サイクル未満）で
あれば、予測カウント値と計測されるパルス信号とによ
ってフェーズ、ひいてはカウント値を一意に特定でき
る。つまり従来においてはパルス信号周波数がクロック
信号周波数の１／４を超えるとカウントミスを生じてい
たが、本回路ではクロック信号周波数と同じ周波数とな
るまでカウントミスが起こらない。

【００２５】なお、図１では４ビット以上のカウント値
をデコーダ１２とアップダウンカウンタ１３を用いて求
めたが、ラッチ回路と数値演算回路およびデコーダ８を
１６ビットにすればこれらの回路は不要となり、カウン
ト可能なパルス信号周波数もクロック周波数の数千倍に
対応することが可能となる。ただし、この場合回路素子
数が図１の場合よりも多くなる。参考として、数値演算
回路等による下位の処理ビットＭは、パルス信号周波数
の最大値をＦＰ、クロック信号周波数をＦＣとした場
合、下式の関係となる。

【００２６】

【数３】 Ｍ＞ＬＯＧ（ＦＰ＊４／ＦＣ）／ＬＯＧ（２）＋１ また、本回路の予測は、過去の２つのカウント値の直線
外挿により行われているが、より多くの時刻のカウント
値を用いて高次の外挿、例えば、３時刻におけるカウン
ト値に基づく２次曲線により新たなカウント値を予測す
ることにより、予測値の精度を向上させることができ
る。

【００２７】

【発明の効果】以上述べたように、本発明によれば、パ
ルスカウント回路のクロック周波数を高くしなくても、
エンコーダからの高い周波数のパルス信号をカウントす
ることができ、高速に回転するエンコーダや高分解能な
エンコーダに対応できるパルスカウント回路をローコス
トかつ低い消費電力で実現できる。

【図面の簡単な説明】

【図１】 本発明に係るパルスカウント回路の一実施例
を示したブロック図である。

【図２】 本実施例でのデコーダ９の入出力の対応関係
を示す対応図である。

【図３】 本実施例でのデコーダ１２の入出力の対応関
係を示す対応図である。

【図４】 従来のパルスカウント回路の一例を示すブロ
ック図である。

【図５】 従来例でのデコーダ５の入出力の対応関係を
示す対応図である。

【符号の説明】

１ エンコーダ、 ２ クロック信号発生器、 ３，
４，８，１０，１１ ラッチ回路、 ５，９，１２ デ
コーダ、 ６，１３ アップダウンカウンタ、７ 数値
演算回路。

Claims (3)

(57)【特許請求の範囲】
1. 【請求項１】 エンコーダから出力される位相の異なる
   ２つのパルス信号に応じたカウント値をクロック信号に
   同期して求めるパルスカウント回路において、 前記クロック信号のＮ（Ｎ≧２）周期前での前記カウン
   ト値の下位Ｍビット（Ｍ≧３）で表される保存Ｍビット
   カウント値を記憶する記憶器と、 最新の前記カウント値の下位Ｍビットで表される最新Ｍ
   ビットカウント値と前記保存Ｍビットカウント値と前記
   ２つのパルス信号の値とから、前記クロック信号の１周
   期後の新たな前記カウント値を決定する数値決定手段と
   を有することを特徴とするパルスカウント回路。
2. 【請求項２】 前記数値決定手段は、 前記最新Ｍビットカウント値と前記保存Ｍビットカウン
   ト値とから、前記新たなカウント値の下位Ｍビットを予
   測した予測Ｍビットカウント値を演算する数値演算手段
   と、 前記２つのパルス信号の値に基づいて前記新たなカウン
   ト値の下位２ビットを定め、前記２つのパルス信号の値
   と前記予測Ｍビットカウント値の下位２ビットとの対応
   関係に基づいて前記予測Ｍビットカウント値の上位（Ｍ
   −２）ビットで表される値を±１の範囲で修正し、この
   値によって前記新たなカウント値の上位（Ｍ−２）ビッ
   トを定めるデコーダとから成ることを特徴とする請求項
   １のパルスカウント回路。
3. 【請求項３】 前記数値演算手段は、前記最新Ｍビット
   カウント値と前記保存Ｍビットカウント値との差を前記
   Ｎで除して前記クロック信号の１周期あたりの前記カウ
   ント値の平均変化量を求め、前記最新Ｍビットカウント
   値に前記平均変化量を加算することにより、前記予測Ｍ
   ビットカウント値を求めることを特徴とする請求項２の
   パルスカウント回路。