JP4746427B2 - エンコーダの内挿装置 - Google Patents

Description

本発明は、エンコーダの内挿装置に関する。

従来、被測定体の移動に応じて互いに９０°位相の異なるｓｉｎθ信号及びｃｏｓθ信号を生成し、これら生成した信号をある基準値をもとに２値化し、各２値化された信号の変化をカウントすることで被測定体の移動量を検出するエンコーダと呼ばれる装置がある。

このようなエンコーダの分解能を上げる方式として、例えば抵抗分割方式や位相変調方式等の種々の内挿方式が提案されている。この中で、抵抗分割方式は、分割数を増やすと内挿の精度が低下してしまい、位相変調方式では、位相変調波のゼロクロスからゼロクロスまでの時間を計算するために、リアルタイム性が悪いという問題がある。

このような問題を解決する第１の手法として、例えば特許文献１において示される手法がある。この特許文献１の手法は、正弦成分と余弦成分をデジタル量に変換する手段と、デジタル量に変換された正弦成分と余弦成分から検出信号の極座標の角度と半径を計算する手段と、極座標の角度情報を用いて検出信号の１サイクル内を分割して内挿する手段とを用い、正弦成分及び余弦成分の２つの信号をそれぞれ極座標に変換し、その角度情報によって正弦波状の１サイクルを分割して内挿するものである。

また、第２の手法として、例えば特許文献２において示される手法がある。この特許文献２の手法は、正弦成分と余弦成分に対応する位相角データを予め計算して、この位相角データを記憶素子に格納しておき、正弦成分と余弦成分をアドレス信号として記憶素子より読み出すものである。
特開平２−１８６２２１号公報 特開平２−３８８１４号公報

ここで、上記特許文献１に示されている第１の手法にあっては、極座標に変換するための角度情報を算出する演算をプロセッサによって行っている。このために、角度情報の算出に時間がかかり、高速な動作が難しい。また、角度情報の算出には、除算等の複雑な演算が必要であり、ハードウェアで構成した場合には回路規模が増大するおそれがある。

また、上記特許文献２に示されている第２の手法にあっては、角度情報を予め算出して記憶素子に格納しておくため、回路規模は比較的小規模ですみ、かつ高速動作にも対応可能である。しかしながら、デジタル回路とは別に、ＲＯＭやＲＡＭ等の記憶素子を持たせる必要がある。

本発明は、上記の事情に着眼してなされたものであり、構成容易な回路からなる、高速で高精度なエンコーダの内挿装置を提供することを目的とする。

上記の目的を達成するために、本発明の第１の態様におけるエンコーダの内挿装置は、 被測定体の位置変位に対応して生成される正弦波信号及び余弦波信号を各々デジタル量に変換するＡＤコンバータと、前記デジタル量と所定の基準値との差の絶対値を、前記正弦波信号及び余弦波信号に対応する強度として各々出力する絶対値算出回路と、前記正弦波信号及び余弦波信号の内、一方の信号に対応する前記絶対値に対し、前記正弦波信号及び余弦波信号の位相角の内挿数に対応して設定される内挿位置における正接値に応じた内挿位置パラメータを乗じる演算回路と、前記一方の信号に対応する前記演算回路からの第１の出力と、前記他方の信号に対応する前記絶対値算出回路からの第２の出力とを、前記内挿位置毎に比較する比較回路と、前記内挿位置の各々に対応する前記比較回路からの出力に基づき、前記正弦波信号及び余弦波信号の位相角の存在する、隣接する前記内挿位置により区分された領域を特定する領域検知回路とを具備することを特徴とする。

この第１の態様においては、例えば、一方の信号を正弦波信号とすると、正弦波信号の強度に対応した絶対値に、各内挿位置における正接値に応じた内挿位置パラメータを乗じた演算回路からの第１の出力と、絶対値算出回路からの第２の出力たる余弦波信号の強度に対応した絶対値とが、比較回路において内挿位置毎に比較される。そして、領域検知回路において、比較回路からの内挿位置毎の比較結果に基づき、正弦波信号と余弦波信号の位相角の存在する領域が特定される。

これにより、除算や三角関数の演算を行う必要がなく、三角関数値のＬＵＴを格納するＲＯＭやＲＡＭ、或いは除算や三角関数値を演算するためのプロセッサを使用することなく、構成容易な回路からなる、高速で高精度なエンコーダの内挿装置を提供することが可能となる。

本発明によれば、構成容易な回路からなる、高速で高精度なエンコーダの内挿装置を提供することができる。

以下、図面を参照して本発明の実施形態について説明する。
図１は、本発明の一実施形態に係るエンコーダ内挿装置の構成を示すブロック図である。ここで、以下の説明においては、２０分割のエンコーダ内挿装置を例として説明するが、分割数は２０に限るものではない。

図１に示すエンコーダ内挿装置は、ＡＤコンバータ１ａ及び１ｂと、ゲイン／オフセット調整回路１１ａ及び１１ｂと、基準値設定レジスタ２０ａ及び２０ｂと、絶対値算出回路３ａ及び３ｂと、象限判定信号生成回路４と、演算回路５１〜５４と、比較回路６１〜６４と、ノイズ除去回路７１〜７４と、領域検知回路８０と、追尾回路９０と、カウンタ１００とから構成されている。
ここで、図１においては、被測定体の位置変位に対応して互いに位相が９０°異なる正弦波信号（ｓｉｎθ信号）及び余弦波信号（ｃｏｓθ信号）からなるアナログＡＢ信号を生成するエンコーダヘッドの図示を省略している。以下に説明するエンコーダ内挿装置においては、エンコーダヘッドは従来周知の光学式、磁気式、静電式の変位検出を行うことが可能な各種のエンコーダヘッドを用いることができる。

ＡＤコンバータ１ａは図示しないエンコーダヘッドから出力されるアナログＡ相信号（例えばｓｉｎθ信号）を所定周期毎にサンプリングしてデジタル値に変換し、ＡＤコンバータ１ｂは図示しないエンコーダヘッドから出力されるアナログＢ相信号（例えばｃｏｓθ信号）をデジタル値に変換する。ここで、デジタル化の際の量子化ビット数は、例えば８ビットである。ゲイン／オフセット調整回路１１ａ及び１１ｂはそれぞれＡＤコンバータ１ａからの出力デジタル値及びＡＤコンバータ１ｂからの出力デジタル値とレベルとを調整する。

基準値設定レジスタ２０ａにはゲイン／オフセット調整回路１１ａの出力に対する基準値が設定され、基準値設定レジスタ２０ｂにはゲイン／オフセット調整回路１１ｂの出力に対する基準値が設定される。絶対値算出回路３ａはゲイン／オフセット調整回路１１ａの出力と基準値設定レジスタ２０ａに設定された基準値との差の絶対値を演算し、絶対値算出回路３ｂはゲイン／オフセット調整回路１１ｂの出力と基準値設定レジスタ２０ｂに設定された基準値との差の絶対値を演算する。

象限判定信号生成回路４は、ゲイン／オフセット調整回路１１ａ及びゲイン／オフセット調整回路１１ｂの出力をそれぞれ４象限に分割するための象限判定信号を生成し、生成した象限判定信号を領域検知回路８０に出力する。この象限判定信号生成回路４は、比較回路４ａ及び比較回路４ｂから構成されている。比較回路４ａはゲイン／オフセット調整回路１１ａの出力と基準値設定レジスタ２０ａに設定された基準値との大小比較し、その結果を２値化して象限判定信号を生成し、領域検知回路８０に出力する。また、比較回路４ｂはゲイン／オフセット調整回路１１ｂの出力と基準値設定レジスタ２０ｂに設定された基準値との大小比較し、その結果を２値化して象限判定信号を生成し、領域検知回路８０に出力する。

演算回路５１〜５４は絶対値算出回路３ａの出力に、各分割する位相角θに応じた正接値（ｔａｎθ）を乗算した結果を第１の出力として出力する。ここで、演算回路５１はｔａｎ１８°、演算回路５２はｔａｎ３６°、演算回路５３はｔａｎ５４°、演算回路５４はｔａｎ７２°を、それぞれ整数部２ビット、小数部５ビットに近似した値を、入力値に乗算する。

比較回路６１は演算回路５１の出力（第１の出力）と絶対値算出回路３ｂの出力（第２の出力）との大小を比較し、比較回路６２は演算回路５２の出力と絶対値算出回路３ｂの出力との大小を比較し、比較回路６３は演算回路５３の出力と絶対値算出回路３ｂの出力との大小を比較し、比較回路６４は演算回路５４の出力と絶対値算出回路３ｂの出力との大小を比較する。

ノイズ除去回路７１〜７４はそれぞれ比較回路６１〜６４におけるチャタリングノイズを除去する。ここで、チャタリングノイズとは、本エンコーダ内挿装置に入力されたアナログ信号のノイズ成分が誤ってデジタル化されることにより生じるノイズのことである。

領域検知回路８０は、比較回路４ａ及び４ｂの出力と、ノイズ除去回路７１〜７４の出力とからＡ相信号とＢ相信号との位相角が存在する領域を検知する。追尾回路９０は、領域の変化を隣接する領域に制限し、カウンタ１００のカウントアップ用パルスまたはカウントダウン用パルスを生成する。カウンタ１００は追尾回路から出力されるカウントアップ用パルス及びカウントダウン用パルスを計数する。

図２は、入力信号であるＡ相信号（ｓｉｎθ信号）とＢ相信号（ｃｏｓθ信号）とから求められる内挿角と、１周期を内挿数（２０分割）に応じて分割した場合の状態の対応を示している。

図２に示す各状態の境界は、ｙ=（ｔａｎθ）ｘ関係で表され、この式のθは、１周期３６０°の２０分割である１８°刻みで各０°、１８°、３６°、５４°、７２°、９０°、１０８°、１２６°、１４４°、１６２°である。

例えば、Ａ相が０（基準値と等しい）であり、Ｂ相が最大値の場合、求められる内挿角は０°である。そして、この内挿角０°は図２の参照符号２１で示す領域１と領域２０の境界線上に存在する。また、Ａ相とＢ相が等しく、共に基準値より大きい場合には、求められる内挿角は４５°である。そして、この内挿角４５°は図２の参照符号２２で示される領域３に存在する。

図３は、入力信号であるＡ相信号及びＢ相信号と各回路の出力の関係を示したものである。ここで、図３の領域に示す番号は、図２に示す各状態の番号と対応しており、正弦成分１周期を１８°刻みで２０分割されている。また、Ａ相及びＢ相はエンコーダヘッドから入力されるアナログＡ相信号及びアナログＢ相信号を示している。また、｜Ａ｜及び｜Ｂ｜は基準値設定レジスタ２０ａ及び２０ｂの設定される基準値を１２８としたときのＡ相信号及びＢ相信号と基準値との差の絶対値を示しており、Ａｄ及びＢｄはＡ相信号及びＢ相信号を、それぞれ基準値をもとに２値化した結果である。即ち、Ａｄ及びＢｄはそれぞれ比較回路４ａ及び４ｂの出力である。また、｜Ａ｜ｔａｎ１８°＞｜Ｂ｜、｜Ａ｜ｔａｎ３６°＞｜Ｂ｜、｜Ａ｜ｔａｎ５４°＞｜Ｂ｜、｜Ａ｜ｔａｎ７２°＞｜Ｂ｜はそれぞれ比較回路６１〜６４の出力に対応している。なお、これらは基準値が１２８の場合の例である。

この図３において、図２の参照符号２１で示す位置は図３の参照符号３１で示す位置に、図２の参照符号２２で示す位置が図３の参照符号３２で示す位置に対応する。

次に、本一実施形態の作用を説明する。
図示しないエンコーダヘッドにより生成される９０°位相のずれた正弦成分（アナログＡ相信号）と余弦成分（アナログＢ相信号）とがそれぞれ、ＡＤコンバータ１ａ及び１ｂにて８ビットのデジタル量に変換される。８ビットであるので、デジタル量は１０進数表記で０から２５５までの２５６個の値をとりうる。

ＡＤコンバータ１ａ及び１ｂにより変換されたデジタル量は、ゲイン／オフセット調整回路１１ａ及び１１ｂにおいて所定のデジタル量が積算されることで調整され、また、所定のデジタル量が加算されることでレベルが調整される。

ゲイン／オフセット調整回路１１ａ及び１１ｂにより調整されたデジタル量は、比較回路４ａ及び４ｂにおいて、予め基準値設定レジスタ２０ａ及び２０ｂに設定された基準値と比較されて２値化され、この２値化信号が象限判定信号として出力される。
なお、比較回路４ａ及び４ｂの出力は、下記の（式１の）論理式が真の場合は１、偽の場合は０とする。
Ａ＞ｒｅｆ
Ｂ＞ｒｅｆ ｒｅｆ：基準値 （式１）
また、絶対値算出回路３ａではＡＤコンバータ１ａからのデジタル量と予め基準値設定レジスタ２０ａに設定しておいた基準値（例えば１２８）との差の絶対値が算出され、絶対値算出回路３ｂではＡＤコンバータ１ｂからのデジタル量と予め基準値設定レジスタ２０ｂに設定しておいた基準値（例えば１２８）との差の絶対値が算出される。つまり、下記の（式２）の演算が行われる。
｜Ａ−ｒｅｆ｜
｜Ｂ−ｒｅｆ｜ （式２）
その後、絶対値算出回路３ａにより算出された絶対値は、演算回路５１〜５４を介してｔａｎθの値が乗算される。
｜Ａ−ｒｅｆ｜ｔａｎθ （式３）
ここで、θは分割数に応じた刻み幅を有する角度とする。ここでは２０分割であるため、θを１８°刻みとする。したがって、θ＝１８°、３６°、５４°、７２°となる。

また、ｔａｎθはデジタル回路で演算できるよう、例えば整数部２ビット、小数部５ビットで表される以下の値に近似する。
ｔａｎ（１８°）≒０．３１２５ （００．０１０１０ｂ）
ｔａｎ（３６°）≒０．７１８７５ （００．１０１１１ｂ）
ｔａｎ（５４°）≒１．３７５ （０１．０１１００ｂ）
ｔａｎ（７２°）≒３．０６２５ （１１．０００１０ｂ）
ここで、小数部５ビットは、１°単位の検出精度を持たせるために必要な最小のビット数である。

なお、θが９０°を超える部分については、前述の比較回路４ａ及び４ｂの結果を用いて１周期を４象限に分割することで、１６２°、１９８°、３４２°は１８°で、１４４°、２１６°、３２４°は３６°で、１２６°、２３４°、３０６°は５４°で、１０８°、２５２°、２８８°は７２°でそれぞれ、演算結果を共有することができる。したがって、（式３）の演算は上記４条件の演算のみ行えば良い。

比較回路６１〜６４では演算回路５１〜５４の演算結果と絶対値算出回路３ｂの算出結果とが大小比較され、その結果が２値化される。ここで、演算回路５１〜５４の演算結果は１５ビットの値となるので、大小比較に先立って、絶対値算出回路３ｂからの８ビットのデータのビット数が調整される。なお、比較回路６１〜６４における演算は、以下の（式４）の論理式が真の場合は１、偽の場合は０とする。
｜Ａ−ｒｅｆ｜ｔａｎθ＞｜Ｂ−ｒｅｆ｜ （式４）
ノイズ除去回路７１〜７４では、比較回路６１〜６４の出力におけるチャタリングノイズ成分が除去される。このノイズ除去においては、所定期間入力信号のレベルを監視し、所定期間より短いパルス信号（所定期間内に１→０→１または０→１→０と変化する信号）はノイズとみなし、直前の値を出力し続けるようにする。

領域検知回路８０では、比較回路４ａ及び４ｂからの入力と、（式４）の結果からノイズ除去が行われたノイズ除去回路７１〜７４の出力結果を用いて、Ａ相信号とＢ相信号との位相角が２０分割された状態のどの位置にいるかを判別する。ここで、入力信号と状態の対応については、図４に示す真理値表の関係となる。

追尾回路９０は内部に直前の領域情報を保持している。この追尾回路９０では、直前の領域情報と所定時間後の領域検知回路８０からの出力結果とが比較され、これらに差異が生じた場合には、領域検知回路８０からの出力結果に合わせるように、内部に保持した領域情報の更新が行われる。この更新の際、図２に示す状態において、右回りに遷移した場合は図１のＵＰから、左回りに遷移した場合は図１のＤＯＷＮからパルスを出力する。ただし、追尾回路９０の内部に保持した状態情報は、図２で示す状態において、隣接した状態にのみ変更できるものとする。このため状態の差異が２以上の場合は、複数回に分けて、内部情報を更新する。

また、図２に示す状態で、右回りで状態を変化させるか、左回りで状態を変化させるかは、直前の時点において領域検知回路８０により特定された位置（第１の領域に係る領域情報）と、現時点において領域検知回路８０により特定された位置（第２の領域に係る領域情報）とを比較し、第１の領域から第２の領域に至るまでに横切る領域数が最小となる方向を選択するようにする。以下に一例を示す。
直前の時点において追尾回路９０に保持された領域情報が４で、現時点での領域検知回路８０からの出力が１８であった場合、図２の状態図から分かるように、追尾回路９０に保持された状態情報は、以下の様に６回の遷移を繰り返すことで更新する。
４ → ３ → ２ → １ → ２０ → １９ → １８
このように更新回数が最小となるようにパルス信号を出力していくことにより正確な被測定体の位置を得ることが可能となる。

カウンタ１００は、追尾回路９０からのパルスを計数する。ここで、カウンタ１００は追尾回路９０のＵＰからパルスが入力された場合はカウント値を加算し、ＤＯＷＮからパルスが入力された場合はカウント値を減算する。このカウンタ１００で計数されたカウント値を読み出すことにより、被測定体の位置または移動量を検出することができる。

以上説明したように、本一実施形態によれば、演算回路５１〜５４の出力に基づいて比較回路６１〜６４において（式４）の演算を行い、内挿角の位置する領域を判別するので、三角関数値のＬＵＴを格納するＲＯＭやＲＡＭ等の記憶素子あるいは除算や三角関数値を演算するためのプロセッサを使用することなく、高速に演算を行うことができる。

また、比較回路６１〜６４の出力におけるノイズをノイズ除去回路７１〜７４において除去することにより、Ａ相信号及びＢ相信号の入力信号が状態の境界付近で定常状態になった場合でも、追尾回路９０への入力が激しく変化することがなくなり、安定したカウント結果を得ることができる。

また、追尾回路９０は、領域検知回路８０での検知結果を追尾するように状態の更新を行うため、入力信号にノイズ等の影響で急激な位相の変化があった場合でもカウンタ１００において正確にカウントを行うことができる。

また、基準値設定レジスタ２０ａ及び２０ｂに基準値を設定することで、信号のレベルが変化した場合でも、設定値を変更することで対応ができる。

また、本一実施形態では、象限判定信号生成回路４を構成する比較回路４ａ及び４ｂによって信号の１周期を４象限に分割しているので、内挿角θが９０°を超える部分の演算結果を共有化することができる。これにより、演算回路の数を少なくすることができる。

なお、本発明の実施形態の各構成は、当然、各種の変形、変更が可能である。例えば、ゲイン／オフセット調整回路１１ａ及び１１ｂ、ノイズ除去回路７１〜７４、追尾回路９０は省略しても良い。また、基準値設定レジスタ２０ａ及び２０ｂはＡ相信号用及びＢ相信号用に各々設けられているが、共通化することも可能であるし、ＤＡコンバータで代用することもできる。また、基準値は固定値でも構わない。

また、本一実施形態では、位相の９０°異なる正弦波信号と余弦波信号を入力しているが、３つ以上の入力信号を用いて、更に高分割なデジタル信号を生成することも可能である。

また、本一実施形態では、Ａ相及びＢ相の入力は、単相を想定しているが、ＡＤコンバータを増やすことにより、それぞれにつき２相ずつの信号を入力することで、ノイズの耐性を高めることもできる。

また、本一実施形態では、象限判定信号生成回路４を構成する比較回路４ａ及び４ｂによって信号の１周期を４象限に分割することで、演算回路による演算を０°〜９０°までの境界についてのみ行っているが、１周期の分割数は４象限に限定するものでは無い。例えば、すべての境界条件についての演算を行っても構わないし、８象限に分割することで、精度を高くすることもできる。この場合、０°〜４５°、１３５°〜２２５°、３１５°〜３６０°については（式４）を用い、４５°〜１３５°、２２５°〜３１５°の領域については、以下（式５）を用いて演算を行う。
｜Ｂ−ｒｅｆ｜ｔａｎθ＞｜Ａ−ｒｅｆ｜ （式５）
また、追尾回路９０は、今回ＵＰとＤＯＷＮの２系統のみとしたが、複数ビットでカウンタの加算や減算を行うこともできる。

これにより、変位量の大きい部分に対して演算を行うため演算精度の向上が期待できる。

また、ＡＤコンバータ１ａ及び１ｂ以降の処理はすべてソフトウェアで構成することも可能である。
更には、本一実施形態では、正弦波信号と余弦波信号の位相差を９０°としているがこれに限定するものでは無い。

以上実施形態に基づいて本発明を説明したが、本発明は上記した実施形態に限定されるものではなく、本発明の要旨の範囲内で種々の変形や応用が可能なことは勿論である。

更に、上記した実施形態には種々の段階の発明が含まれており、開示される複数の構成要件の適当な組合せにより種々の発明が抽出され得る。例えば、実施形態に示される全構成要件からいくつかの構成要件が削除されても、上述したような課題を解決でき、上述したような効果が得られる場合には、この構成要件が削除された構成も発明として抽出され得る。

本発明の一実施形態に係るエンコーダ内挿装置の構成を示すブロック図である。 入力信号であるＡ相信号及びＢ相信号とから求められる内挿角と、１周期を内挿数に応じて分割した場合の状態の対応を示している。 入力信号であるＡ相信号及びＢ相信号と各回路の出力の関係を示したものである。 領域検知回路の動作にかかわる真理値表を示す図である。

符号の説明

１ａ，１ｂ…ＡＤコンバータ、１１ａ，１１ｂ…ゲイン／オフセット調整回路、３ａ，３ｂ…絶対値算出回路、４…象限判定信号生成回路、４ａ，４ｂ，６１〜６４…比較回路、２０ａ，２０ｂ…基準値設定レジスタ、５１〜５４…演算回路、７１〜７４…ノイズ除去回路、８０…領域検知回路、９０…追尾回路、１００…カウンタ

Claims (4)

1. 被測定体の位置変位に対応して生成される正弦波信号及び余弦波信号を各々デジタル量に変換するＡＤコンバータと、
   前記デジタル量と所定の基準値との差の絶対値を、前記正弦波信号及び余弦波信号に対応する強度として各々出力する絶対値算出回路と、
   前記正弦波信号及び余弦波信号の内、一方の信号に対応する前記絶対値に対し、前記正弦波信号及び余弦波信号の位相角の内挿数に対応して設定される内挿位置における正接値に応じた内挿位置パラメータを乗じる演算回路と、
   前記一方の信号に対応する前記演算回路からの第１の出力と、前記他方の信号に対応する前記絶対値算出回路からの第２の出力とを、前記内挿位置毎に比較する比較回路と、
   前記内挿位置の各々に対応する前記比較回路からの出力に基づき、前記正弦波信号及び余弦波信号の位相角の存在する、隣接する前記内挿位置により区分された領域を特定する領域検知回路と、
   を具備することを特徴とするエンコーダの内挿装置。
2. 先行する時点において前記領域検知回路により特定された第１の領域に係る領域情報と、現時点において前記領域検知回路により特定された第２の領域に係る領域情報とを比較し、前記第１の領域から前記第２の領域に至るまでに横切る領域数が最小となる前記領域数に対応する計数信号を出力する追尾回路と、
   前記計数信号を順次計数するカウンタと、
   を更に具備することを特徴とする請求項１に記載のエンコーダの内挿装置。
3. 前記追尾回路は、前記計数信号を出力する際に、１つの前記領数に対応する計数信号を前記領域数分、順次生成して出力することを特徴とする請求項２に記載のエンコーダの内挿装置。
4. 前記ＡＤコンバータで変換された前記正弦波信号及び余弦波信号のデジタル量と所定の基準値との大小を比較して、その結果を象限判定信号として出力する象限判定信号生成回路を更に具備することを特徴とする請求項１に記載のエンコーダの内挿装置。

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