CN1103139C - 用于编码器的内插电路 - Google Patents

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Abstract

本发明揭示了一种改善动态准确度的编码器的内插电路。相角数据检测电路1进行检测，以对每个第一时钟CK1存储相角数据pH。该数据输入到更新电路2，以从其后的相角数据中减去当前数据CNT。差分数据DX被限制在一个上限内，以加到当前数据。积分电路3用第二时钟CK2对差分数据DELTA1积分，(以在每个积分值INTPCNT达到二时钟的周期比值的时刻产生进位信号QUADEN)。双相方波发生电路5在每个进位信号时刻产生信号。过速检测电路6监视差分数据DX，以在预定的条件下产生过速报警信号OSALM。

Description

用于编码器的内插电路
技术领域
本发明涉及一种用于检测位置、角度、速度、角速度等的编码器的内插电路，特别涉及一种内插电路，这种内插电路对从编码器输出的双相(Two-phase)正弦信号进行数字内插处理，藉此输出比正弦信号的周期更短的双相方波信号。
背景技术
编码器标尺(scale)的刻线(grating)周期由处理技术限定。因此，为了达到比标尺刻线更短的周期，必需对从编码器输出的正弦信号的空间相位周期进行划分和内插。目前采用各种内插电路。
图11显示了一个传统的数字内插电路的例子。编码器40包含标尺40a和可以对标尺相对移动的读出头40b。读出头40b相应于标尺40a与读出头40b的相对移动输出双相正弦信号INA和INB(也就是A相和B相信号)，这两个信号相位相差90°。双相正弦信号INA和INB由采样-保持电路41a和41b进行采样，并且对这两个电路提供有第一时钟CK1，并且把得到的取样值输入A/D转换器42a和42b，分别变成数字数据DA和DB。把数字数据DA和DB输入查找表存储器43，由此从查找表存储器43中读出相应于各取样相位的每个相角数据PH。相角定义为下面DA和DB之间的比值的反正切函数(ATAN)。
PH＝ATAN(DA/DB)                       ....................(1)
图12显示了相角数据PH和双相位正弦信号INA和INB之间的相关性。把从存储器43获得的相角数据PH顺序地存储在寄存器44内，然后传送到寄存器45。减法器46对这些寄存器44和45中的相角数据和提前一个时钟周期的相角数据之间的差进行计算，以输出一个差值数据DX。差值数据DX被用作双相方波发生电路47的内插定时脉冲。双相方波发生电路47由第二时钟CK2驱动，这个第二时钟CK2和第一时钟CK1同步，并具有比第一时钟CK1更高的频率，从而输出双相方波信号OUTA和OUTB，它们的状态变化和差值数据DX同步。
双相方波发生电路47根据差值数据DX的极性和绝对值，对于双相方波信号OUTA和OUTB的组合(A，B)的四种相位(0，0)，(1，0)，(1，1)和(0，1)之中选择一种状态转变，以输出包含标尺移动方向信息的双相方波。图13显示了状态的转变。当相角数据PH增加(也就是差值数据DX是正)时，状态沿图13所示的“UP”方向，按(0，0)→(1，0)→(1，1)→(0，1)的方式变化。而当差值数据DX是负时，状态沿“DOWN”的方向，按(0，0)→(01)→(1，1)→(1，0)的方式变化。作为上述状态变化的结果，产生了数字双相方波信号。
图14显示了在在第一时钟CK1的各周期K-1、K、K+1和K+2中差值数据DX分别为0、1、5和3时，双相方波信号OUTA和OUTB的略图。双相方波信号OUTA和OUTB的每一个上升沿和下降沿都相应于内插定时脉冲。图14显示了外部计数器对双相方波信号的上升沿和下降沿进行计数。
如上所述传统的内插电路继而通过第一时钟CK1顺序地输出相角数据PH，并在每两个相角数据之间(这两个数据相互偏移一个时钟周期)通过第二时钟CK2对差值数据DX执行增加/减小，从而可以输出双相方波信号OUTA和OUTB，它们以由第一和第二时钟CK1和CK2周期之比值所确定的分割数(divisional number)内插。
然而，如图14所显然可见，传统的数字内插方法有一个缺点，即内插定时脉冲分布不均匀。这是因为通过第二时钟CK2(它的频率比第一时钟CK1高)直接增加/减小每个时钟周期的差值数据。内插定时脉冲分布不均匀减小了编码器的动态准确度。也就是，当编码器移动时实时位置测量的精确度下降了。尤其是，在数控(NC)装置一预定的周期必需根据每个位置差输出一个速度信息的情况下，速度信息质量的降低是一个大问题。
发明内容
本发明提供了一种用于编码器的内插电路，这种内插电路具有改善的动态准确度，该电路改善了内插脉冲分布的不均匀。
而且，本发明提供了一种编码器的内插电路，这种内插电路不仅具有改善的动态准确度，而且还具有过速检测电路。
根据本发明的用于编码器的内插电路包含：产生第一时钟和第二时钟的时钟发生器，第二时钟和第一时钟CK1同步并具有比第一时钟更高的频率；相角检测电路，对编码器输出的双相位正弦信号(相第有90°相移)由第一时钟进行取样，并随后对得到的取样值进行数字处理以检测双相正弦信号的相角数据，从而顺序地输出相角数据，而每个相角数据都相应于由第一时钟确定的各取样相位；数据更新电路，它顺序地输入从相角检测电路输出的相角数据，并随后由后来的相角数据对当前的相角数据这样进行更新，以计算当前的相角数据和其后的相角数据之间的差，并将上限已经预定的差值数据加到当前的相角数据上，藉此保持顺序地更新的相角数据；积分电路，用第二时钟对差值数据进行积分以保持将由第一时钟复位的积分值；进位检测电路，检测积分值是否超过第一时钟周期和第二时钟周期之比值以输出一个进位检测信号；还有双相方波发生电路，产生数字双相方波信号，它们的状态在每个进位检测信号时刻和第二时钟同步进行进行变化。
在本发明的内插电路的一较佳实施例中，相角检测电路包含：取样-保持电路，它由第一时钟对双相正弦信号进行取样并保持取样值；A/D转换器，它将取样值转换为一组数字数据；查找表存储器，它根据数字数据输出相角数据；还有第一数据组存储电路，它与第一时钟同步地顺序从查找表存储器读出的相角数据。
在较佳实施例中，数据更新电路包含：第二存储电路，它将相角作为当前的相角数据顺序存储起来，而该数据将与第一时钟同步地由来自第一存储电路的其后的相角数据进行更新；减法器，它从第一存储电路中的其后的相角数据中减去第二存储电路中的当前的相角数据，以输出差值数据；限制器，它限制差值数据从而有一个小于第一时钟周期与第二时钟周期之比值的上限；还有加法器，它将已预定上限的差值数据加到第二存储电路中的当前的相角数据，藉此更新当前的相角数据。
或者，数据更新电路包含：第二存储电路，它将相角作为当前的相角数据顺序存储，而该数据将与第一时钟的同步地由来自第一存储电路的其后的相角数据更新；减法器，它从第一存储电路中的其后的相角数据中减去第二存储电路中的当前的相角数据，以输出一个差值数据；检测电路，检测差值数据的绝对值和极性；限制器，限定差值数据绝对值的范围，从而具有小于第一时钟周期与第二时钟周期之比的上限；极性添加电路，将极性数据加到最大值被限定的差值数据；还有加法器，将加有极性数据的差值数据加到第二存储电路的当前的相角数据，从而对当前的相角数据进行更新。
在本发明的较佳实施例中，内插电路还包含过速检测电路，它在数据更新电路中通过监视差值数据检测过速状态。例如，过速检测电路包含：比较器，将差值数据的绝对值和一个参考值极作比较，以在每当差值数据的绝对值超过参考值的时刻输出过速信号；报警电路，与第一时钟同步地输入过速信号以在这样的条件下输出过速报警信号，即过速信号接连输出的次数超过预定数量。或者，过速检测电路包含：比较器，将差值数据的绝对值和参考值进行比较以在每当差值数据的绝对值超过参考值时输出一个过速信号；极性检测电路，检测差值数据的极性；还有报警电路，和第一时钟同步地输入过速信号，以在这样的条件下输出一个过速报警信号，即随后输出过速信号，并且极性检测电路据此检测出差值数据极性的反向。
根据本发明，通过使用用第一时钟的数据处理，通过对双相正弦信号的取样获得相角数据，然后接着获得每个相角数据和其后的相角数据之间的差值数据。在那以后，由频率高于第一时钟的第二时钟对差值数据进行时间内插处理，从而在第一时钟周期中产生均匀分布的脉冲。详细地说，把当前的相角数据和其后的相角数据之间的差值数据(其最大值被限定在一个上限)加到当前的相角数据，藉此更新当前的数据。上限已预定的差值数据用第二时钟进行积分。当积分值超过第一时钟周期与第二时钟周期之比值时，输出一个进位检测信号。双相方波数据发生电路产生双相方波输出脉冲，其相位相应于进位检测信号的时刻和极性变化。
作为对相角数据的差值数据设定上限，以及执行数据范围设定为第一时钟周期与第二时钟周期之比值的积分运算的结果，以这样的方式在由第二时钟周期的整数倍所确定的位置处产生数量相应于差值数据值的进位检测信号，即，差值数据越大，则进位检测信号的间隔越小。那样，进位检测信号均匀地分布在第一时钟周期内，从而改善了编码器的动态准确度。
在本发明中，用与作数据取样的第一时钟比较，第二时钟的频率受外部计数器的精度限制。最好把第二时钟的频率在由外部计数器限定的范围设定得尽可能高一些。如上所述，内插脉冲的数量等于第一时钟周期和第二时钟CK2周期之比值。因此，差值数据的上限最好也设定为时钟周期之比值或者更小，并且产生进位信号的数据范围最好设定为时钟周期之比值。通过上述的积分运算，可在第一时钟周期中均匀分布根据差值数据的内插脉冲。
即使编码器的移动速度由规格限定，编码器速度由于操作方式可以瞬时变大。或者，可能发生双相正弦信号的瞬时变化。在这种情况下，由于忽略了大的位移，差值数据的上限导致了计数误差的发生。根据本发明，在数据更新电路中采样了反馈机制，藉此本发明的内插电路可以避免计数误差。这是因为虽然一个周期中的更新范围被限定了，但为要被更新的下一个差值的计算而把当前的相角数据加以反馈。因此，即使发生瞬时和较大的变化，可把当前相角数据自动地更新为一个准确值。结果，可以避免增量计数器的错误的计数。
而且，本发明中可以采用绝对值检测电路在数据更新电路中获取差值数据的绝对值(它将被送到积分电路)。在这种情况下，不管差值数据是正是负，进位检测电路中的检测算法是同样的。结果，使具有快速性能的进位检测变得简单。如果不采用这样的绝对值检测电路，即使不能获得快速性能，仍可以减小电路规模(circuit scale)。
本发明的内插电路由于电路结构而具有一个编码器馈送速度的容差。因此，在较佳实施例中，采用过速检测机制对相角数据的差值数据进行监视，从而对由过速所引起的计数误差报警。对于过速检测，可以采用这样的条件，即，差值数据超过一个预定的参考值，用第一时钟同步地检测过速状态直至一预定的数量。结果，可以避免由于机械振动和诸如此类而引起的频繁地输出过速报警的事件。这样，在不干扰快速性能的情况下可以准确地确定是否过速。
附图概述
下面将参考以下的附图，描述本发明的较佳实施例：
图1显示了根据本发明的一个较佳实施例的内插电路；
图2显示了从内插电路的进位检测信号输出；
图3显示了内插电路的操作；
图4显示了根据本发明的另一个实施例的内插电路；
图5显示了上述实施例中的过速检测电路；
图6显示了上述实施例中的另一种过速检测电路；
图7显示了图5和图6所示的过速检测电路的操作流程；
图8显示了过速检测电路的性能测试结果；
图9显示了上述实施例中的另一种过速检测电路；
图10显示了图9所示的过速检测电路的操作；
图11显示了一种传统的内插电路；
图12显示了双相正弦信号和相角数据之间的关系；
图13显示了双相方波数据发生电路的状态转变；以及
图14显示了传统的双相方波数据发生电路的操作。
本发明的较佳实施方式
参考图1，双相正弦信号INA和INB是编码器(未示出)的输出信号。这个编码器可以是比如具有磁标尺(magnetic scale)和磁阻器件的磁编码器(magneticencoder)、光学编码器等。
内插电路包含相角检测电路1、数据更新电路2、积分电路3、积分电路5、双相方波发生电路5和时钟发生器7。时钟发生器7产生其周期为PCK1的第一时钟CK1，以及其周期为PCK2的第二时钟。第二时钟CK2和第一时钟CK1同步，并且具有比第一时钟CK1更高的频率。相角检测电路1通过第一时钟CK1对双相正弦信号INA和INB取样，并对取样值进行数字处理以检测双相正弦信号INA和INB的相角数据PH。数据更新电路2存储当前的相角数据CNT，并通过采用随后的相角数据PH对第一时钟CK1的每个周期顺序地更新当前的相角数据CNT。积分电路3(它用作均匀地分布内插定时脉冲的脉冲分布电路)用第二时钟CK2存储差值数据DX并然后对其进行积分。差值数据DX是当前的相角数据CNT和其后的相角数据PH之间的差值。积分电路3对每个数据范围M(＝PCK1/PCK2)产生一个进位信号。为了检测进位，布置了一个进位检测电路4。方波发生电路5产生在每个进位检测信号QUADEN的时刻处上升或者下降的双相方波信号OUTA和OUTB。由差值数据DX的极性确定输出数据OUTA和OUTB的计数方向。在此实施例中，为监视差值数据DX以及确定过速状态，配置了过速检测电路6。
相角检测电路1具有用于通过第一时钟CK1对双相正弦信号INA和INB进行取样和保持的取样一保持电路11a和11b；用于将取样值转换为数字数据的A/D转换器12a和12b；和用于根据A/D转换器12a和12b的数字数据输出相角数据的查找表存储器13。已根据上述等式(1)存储用于输出相角数据PH的查找表。把从查找表存储器13输出的相角数据PH顺序地存储在由第一时钟CK1驱动的第一寄存器14中。
数据更新电路2具有由第一时钟CK1驱动以存储当前的相角数据CNT的第二寄存器27。在减法器21中从存储在第一寄存器14中的其后的相角数据PH中减去存储在第二寄存器27中的当前数据CNT，这样便获得了差值数据DX。绝对值检测电路22和极性检测电路23中分别获取差值数据DX的绝对值和极性。把绝对值数据输入限制器24，以输出预定上限的差值数据DELTA1。在限制器24中把差值数据DX的上限LMT设定为M＝PCK1/PCK2或者更小。极性添加电路25将极性检测电路23输出的极性数据POL添加到差值数据DELTA1以输出绝对差值数据DELTA2在加法器26中。把差值数据DELTA2添加到当前相角数据CNT，且把得到的数据存储在第二寄存器27中。换句话说，把当前数据CNT反馈到减法器21以从其后的相角数据PH中减去它，从而输出差值数据DX。根据差值数据DX，对每个时钟CK1更新当前数据CNT。
通过使用下面的例子详细描述上述相角转换和相角数据更新操作。假定PCK1是200ns(＝5MHz)，且PCK2是25ns(＝40MHz)，则它们的周期比是M＝PCK1/PCK2＝8。在此实施例中，比值M用作限制器24的上限LMT。当通过减法器21获得差值数据DX＝-10时，从限制器24输出数据DELTA1＝8，并且从极性检测电路23输出的极性数据POL输出是“负”，藉此从极性添加电路25输出数据DELTA2＝-8。因此当前数据CNT在上限LMT＝8内被重复更新。
更详细地说，假定插入数是INP＝400。在这种情况下，双相方波输出OUTA和OUTB的周期(revolution)R与双相正弦信号INA和INB的波长之间的相关性由下面的等式(2)表示
R＝λ/INP                        ..............(2)
当λ＝4μm，且INP＝400时，周期R为R＝4μm/400＝0.01μm。假定每个A/D转换器12a和12b的周期是10比特，则查找表存储器13需要20比特的地址。在存储器13中被转换的相角数据PH的数据范围和插入数INP相等。即，相角数据PH在0到399的范围内。相角数据PH(也就是，1LSB)的最小值为360°/INP＝0.9°。
以下的表1是一个算法例，用于示出当前的相角数据CNT在第一时钟CK1的第一到第四周期中由其后的相角数据PH更新。
              表1
CYCLE CNT PH DX DELTA1 POL S1
1 200 200 0 0 0 200
2 200 198 -2 2 - 198
3 198 188 -10 8 - 190
4 190 192 +2 2 + 192
表1中的例子示出了当前数据CNT的初值是200，并且周期1中输出其后的相角数据PH＝200的情况。在周期1中，当前数据CNT不变，在周期2中，由于编码器的移动而获得相角数据PH＝198。在这周期2中，差分数据DX＝-2，故差分数据的绝对值DELTA1＝2。结果，要被添加到当前数据CNT中的数据S1是-2+200＝198。在接下来的第周期3中该值成为当前数据CNT。当相角数据PH＝188在第周期3中被输出时，获得差分数据DX＝-8，因此差分数据DELTA1的绝对值被限制在上限LMT＝8。周期4的例子显示输出大于当前数据的相角数据PH＝192。在此周期4中，数据S1等于相角数据PH。因此，虽然在周期3中更新值显示了瞬时不足状态，在周期4中可以填补更新值的短缺。
当要更新的值在上限LMT以下时，可以在第一时钟CK1的一个周期内完整地完成数据更新。为满足这样一个条件，编码器的速度V必需满足下面的表达式(3)。
V≤(LMT×F/PCK1
 ＝8×0.01[(μm]/200[ns]
 ＝400[mm/S]                               ..............(3)
在这个实施例中，由于有上述的反馈控制，即使馈送速度V瞬时超过400mm/s，当前数据CNT仍可以自动地回复到一个准确值。如果持续这个V400mm/s的过速状态，且差分数据DX增加到超过预定值，则由于反馈当前数据迟了一个周期而发生操作错误。在上述例子中，当差分数据DX超过200时发生操作错误。因此，表达式(3)确定了最大馈送速度，在该速度以下，内插电路是连续可靠的。
下面将详细描述用于通过采用差分数据DETLA1(其上限已经预定)和极性数据POL对脉冲分布进行内插的积分电路3。积分电路3有用于存储差分数据DELTA1的第三寄存器31、加法器32和用于积聚寄存器31中的数据DELTA1并存储由第二时钟CK2得到的结果的第四寄存器33。第二时钟CK2和第一时钟CK1同步，并且有比第一时钟CK1更高的频率。第四寄存器33由第一时钟CK1复位。因此，在第一时钟CK1的一个周期中获得的差分数据DELTA1在接下来的第一时钟CK1的周期中被乘以整数(它们对每个第二时钟周期都增加)。
每当积分值INTPCNT达到上述周期比值M时，进位检测电路4产生进位信号QUADEN。进位检测信号QUADEN的数量相应于差分数据DELTA1的大小。然后进位检测信号QUADEN用作内插定时信号。
更详细地说，图2示出在M＝LMT＝8的情况下，进位检测信号QUADEN产生的一个例子，其积分值相应于第一时钟CK1的一个周期中的差分数据DELTA1而变化。可以理解，当差分数据DELTA1是8时，在每个第二时钟CK2时刻处产生进位检测信号QUADEN，藉此即使差分数据DELTA1很小时，进位检测信号QUADEN也均匀地分布在第一时钟CK1周期中。这是积分运算的结果，因为是在数据更新电路2中在上限LMT被设定为M的条件下对差分数据DELTA1进行的。
相应于图13所示的状态转变，双相方波数据产生电路5在每一个进位检测信号QUADEN时刻产生双相方波信号OUTA和OUTB，其计数方向由极性数据POL确定接下来的表2显示了积分值INTPCNT、进行检测信号QUADEN和外部计数值的例子，其情况是对于第一时钟CK1的第K、K+1、K+2周期，分别获得差分数据DELTA1＝1、5和3。
表2
CK1 ELTAL POL CK2 ITNPCNT QUADEN EXT.COUNTER
K 1 + INITIAL 0
1 1 0 0
2 2 0 0
3 3 0 0
4 4 0 0
5 5 0 0
6 6 0 0
7 7 0 0
8 8 +1 1
K+1 5 INITIAL 0
1 5 0 1
2 10 +1 2
3 15 0 2
4 20 +1 3
5 25 +1 4
6 30 0 4
7 35 +1 5
8 40 +1 6
K+2 3 + INITIAL 0
1 3 0 6
2 6 0 6
3 9 +1 7
4 12 0 7
5 15 0 7
6 18 +1 8
7 21 0 8
8 24 +1 9
当差分数据DELTA1在第一时钟CK1的周期K中是1时，积分值INTPCNT由第一时钟CK1初始化为0，然后对于第二时钟CK2的周期1到8的每个周期，把积分值INTPCNT和差分数据DELTA1相加。为了使解释简单化，表2显示了在数据范围M＝8内的上部数字(upper digits)。然而，上部数字可以在实际的信号处理电路中删除。在第二时钟CK2的周期8处，积分值INTPCNT为8，因此产生进位检测信号QUADEN＝+1。在产生进位检测信号QUADEN的时刻，产生双相方波数据，由此外部计数器进行计数。
和周期K相似，在周期K+1和K+2中，每当积分值INTPCNT超过8的整数倍时，便产生进位检测信号QUADEN。
图3相应于图14，显示了上述内插操作。按照本发明的实施例，从比较图3和图14显见，内插脉冲在第一时钟CK1的周期内均匀地分布。
如上面所描述的，按照这个实施例，相角数据由差分数据DELTAL反馈控制和更新，差分数据DELTAL的上限被设定为第一时钟周期和第二时钟周期之间的比值M，并且用于产生进位检测信号的积分电路的数据范围也被设定为M。结果，内插脉冲可以在第一时钟CK1周期内均匀地分布。
而且，在这个实施例中，即使当相角数据的差分数据瞬时地超过上限，当前数据仍可以通过上述反馈机制自动地恢复到一个准确值。因此，增量的计数器可以避免错误计数。
另外，在这个实施例中，使差分数据DX适应于绝对值数据DELTA1，从而简化了积分电路中的进位检测算法。例如，在二进制表示法中把“+7”表示为“0111”，而把“-7”表示为“1001”。由于这些二进制表示法不对称，如果采用了这些二进制码，进位检测算法将各不相同。作为对照，在本发明中，取差分数据DX的绝对值。。在这个情形中，“+7”由极性位“1”和“0111”的组合来表示。类似地，“-7”由极性位“0”和“0111”的组合来表示。因此，对负和正的差分数据DELTAL都采用同样的算法。对上述内插处理，进位检测对高速是必需地。更详细地说，在上述例子中，在第二时钟CK2的一个周期中必需完成4位相加。根据采用了上述绝对值检测的实施例，简化了数据结构，因此可以获得高速的性能。
然而，应该明白绝对值检测并不总是必需的。图4显示了另一个实施例，该实施例中删除了图1中的绝对值检测部分。虽然高速处理比图1的情况更加困难，但减小了电路规模。尤其是，内插器件数量越多，电路规模的减小越有效。
对查找表存储器13，可以采用不挥发存储器，比如只读存储器(ROM)，可擦可编程只读存储器(EPROM)，电可擦只读存储器(EEPROM)，快擦写只度存储器(flash memory)等。对运算电路部分，可以采用数字逻辑电路(通用门电路，门阵列，FPGA等)，可编程运算电路(DSP，插入式微控制器等)，以及软件。
对内插数量，本发明对5或者更大的任意自然数是有用的。只有通过从编码器输出双相正弦信号才可以获得内插数量4。尤其是，在内插电路采用2n(其中n是自然数)时有利，因为算术电路(比如加法器)可以被简化。
而且，对第一时钟周期和第二时钟周期之间的周期比值M，可以采用任意的自然数。尤其是，当采用M＝2m(其中m是自然数)时，用于均匀分布内插脉冲的电路部分可以简化，藉此可以减小时间的延迟，并获得高速性能。
然后，将详细描述用于监视差分数据DX以检测过速状态的过速检测电路6。
图5显示了过速检测电路6的一个例子。差分数据DX是一个位置的跟踪延迟信号。因此，在这个电路中，为过速检测采用差分数据绝对值|DX|。幅值比较器61将差分数据绝对值|DX|和一个参考值DXALM进行比较，当|DX|超过DXALM时输出一个过速信号DXOVR。这是过速检测的第一种条件。假定第一和第二时钟CK1和CK2分别是200ns和25ns，它们的时钟周期比值(＝8)确定了内插脉冲的最大数量。作为对比，差分数据绝对值|DX|可以超过8。所以，设置参考值DXALM超过8。如果差分数据|DX|超过内插器件数量的一半，会干扰内插电路的自动复位机制。因此，把参考值DXALM选得低于内插数量的一半。
当过速检测的灵敏度太高时，会时常产生报警信号，且然后时常产生紧急停止。由于缺乏信号的调节、编码器的传感器部分的污染、机械振动、电磁噪声等而产生这种情形。换句话说，如果双相正弦信号INA，INB偏离理想的状态，即使馈送速度没有超过界限，可以发生在空间位置差值数据DX瞬时超过参考值DXALM360°的突发事件。为了避免此类突发事件，采用了过速检测第二种条件。第二种条件确定差分数据绝对值|DX|是否超过参考值DXALM一个预定数量N。
考虑上述第二种条件，图5中，过速检测电路6有一个用于对过速检测信号DXOVR(＝1)进行计数的计数器62，和一个用于判定计数值是否超过N的判定电路63。配置一个存储判定电路63中判定结果的RS触发器64，以输出过速报警信号OSALM。计数器62由第一时钟CK1驱动，以对过速信号DXOVR计数，并由DXOVR＝0复位。因此，当过速信号DXOVR保持“1”而第一时钟CK1的数量增加到N时，在这种情况下产生过速报警信号OSALM(＝1)。
图6显示了和图5检测条件相同的另一个过速检测电路6。在这个实施例中，从幅值比较器61输出的过速信号DXOVR顺序地在N级移位寄存器651，652，...，65N中存储和传递。为了检测是否所有的移位寄存器651，652，...，65N存储的是数据″1″，配置了一个“与”门66。RS触发器64存储“与”门66的输出，以输出报警信号OSALM，并由一个外部报警复位信号复位。
图5和图6所示的过速检测电路6的操作可以通过软件执行。图7显示了这种软件的流程图。在初始步骤S1，把过速报警信号OSALM和计数值设定为“0”。在接下来的步骤S2，判定差分数据|DX|是否超过DXALM。如果判定“是”，则控制跳至步骤S3，在那里把计数值K加1。如果步骤2中判定“否”，则控制器跳至步骤S4，在那里将计数值K初始化。在步骤S5，判定计数值K是否达到N。如果判定“否”，则控制器绕回到步骤2，在那里重复相同的操作。如果在步骤5判定“是”，则在步骤6输出过速报警信号OSALM(＝1)。
下面将根据一个详细的实验例子描述本实施例的有利的结果。实验条件如下：A/D转换器12a和12b分别是10位的转换器；内插数量是40；每个A/D转换器12a和12b的输入范围是2，6±1.0V；且在下面的表3所示的条件C1到C4下提供双相正弦信号INA和INB。在表3中，正弦信号以a±b表示(其中a：中心电压[V]，b：振幅值[V])。在INB列中，每个括号中的角度是和INA的相位差。
               表3
INA INB
C1 2.50±0.70 2.50±0.60(85)
C2 2.50±0.70 2.50±0.60(95)
C3 2.55±0.70 2.55±0.60(95)
C4 2.60±0.80 2.60±0.80(90)
图8显示了当参考值DXALM和计数值N设定为各种值时，对于表3的输入条件C1到C4的实验结果。如图8所示，可以明白，当DXALM＝64，并且N＝1，2，4，或8时，在电路响应界限100KHz之内，可对每个条件C1到C4判定过速。在其它情况下，由于选择条件C1到C5中的一个，可以在低于100KHz产生过速报警。因此不可能精确地判定过速。
图9显示了另一个过速检测电路6。此过速检测电路6的原理是当电路不可能跟踪时，检测差分数据DX的极性反向。如上所述，在根据这个实施例的内插电路中，瞬时的过速状态不导致误差。详细地说，当内插数量是400，差分数据DX的状态-199≤DX≤199(即在180°的延迟之内)可以由反馈机制补偿。然而，如果过速状态仍继续，而且随后差分数据DX超过上述范围，则电路操作由一个时钟延迟值锁住。在这个时刻，差分数据DX的极性被反向。在图9的电路6中，极性反向用作为过速检测的一个条件。
与图5和图6类似，幅值比较器61用于检测差分数据|DX|是否超过参考值DXALM。为了存储从幅值较器61输出的过速信号DXOVR，采用了由第一时钟CK1驱动的触发器83。配置一个“与”门，用于检测当前的过速信号DXOVR1是否和一个时钟延迟过速信号DXOVR2一致，以输出“1”。而且，为了检测极性的反向，在差分数据DX的输入端处配置了一个极性反向检测电路82。极性反向检测电路81如此输出极性数据DXPOL1，使得当DX≥0时，DXPOL1是“1”，而当DX≤0时，DXPOL是“0”。第二触发器82和第一时钟CK1同步地存储极性数据DXPOL1。配置一个“异或”门64用于检测当前极性数据DXPOL1是否和一个时钟延迟极性数据DXPOL2不一致。
例如，如图10所示，当差分数据DX沿正向增加到超过200时，差分数据DX的极性就反向。极性反向前和后的差分数据绝对值|DX|都大得超过参考值DXALM。在这种条件下，过速信号DXOVR1和DXOVR2都是“1”，并且得到的状态由“与”门85检测。极性反向由“异或”门84进行检测。第二“与”门86检测“与”门85和“异或”门84的输出是否一致。因此，在过速信号DXOVR继续保持为“1”的条件下可以检测出由过速状态引起的时钟跟踪延迟，据此把差分数据DX的极性被反向。触发器64存储“与”门86的输出以输出过速报警信号OSALM(＝1)。
如上所述，根据这个实施例，通过监视内插电路中的相角数据的差分数据，虽然有时正弦信号轻微地受干扰，仍完全可以检测出过速状态。尤其是，图5和图6所示的过速检测电路6要到编码器的速度达到相应于最大馈送速度的极限频率时，才会检测出过速状态。另外，图5和图6所示的过速检测电路6可以避免由瞬时过速状态(并非错误的)引起的过速报警信号频繁发生。因此，可以提供具有高速性能和高可靠性的内插电路。
虽然已经根据最佳模式实施例对本发明进行了描述，但对那些熟悉本领域的人来说应该明白可以有上述的和各种其它变化、省略、和添加，而不背离本发明的精神和范围。
通过引用把1996年10月29日提交的日本专利申请第8-286847号的全部内容(包括说明书，权利要求书，附图和摘要)包括于此。

Claims (6)

1.一种用于编码器的内插电路，包括：
相角检测电路，所述相角检测电路用第一时钟对从编码器输出的、相互有90°相移的双相正弦信号进行取样，然后对得到的取样值作数字处理以检测所述双相正弦信号的相角，从而顺序地输出相角数据，每个所述相角数据相应于由所述第一时钟确定的各取样相位；
其特征在于所述内插电路还包括：
产生第一时钟和第二时钟的时钟发生器，所述第二时钟和所述第一时钟同步，并且具有比所述第一时钟更高的频率；
数据更新电路，所述数据更新电路顺序地输入从所述相角检测电路输出的所述相角数据，然后以这样的方式用后续相角数据更新当前的相角数据，即，对当前的相角数据和后续相角数据之间的差值进行计算，然后将上限预定的所述差分数据加到所述当前的相角数据，从而保持顺序更新的相角数据，所述数据更新电路包括：第一寄存器，所述第一寄存器顺序地将相角作为当前的相角数据存储，与第一时钟同步地由来自采样-保持电路的后续相角数据来更新所述当前的相角数据；减法器，所述减法器从第一寄存器中的后续相角数据减去第一寄存器中的当前的相角数据，以输出一个差分数据；限制器，所述限制器对差分数据进行限制，使所述差分数据具有小于所述第一时钟周期与所述第二时钟周期的比值的上限；以及第一加法器，所述第一加法器将上限预定的所述差分数据加到第一寄存器中的当前的相角数据，从而更新所述当前的相角数据；
积分电路，所述积分电路用所述第二时钟对所述差分数据进行积分，以保持积分值，所述积分值要由第一时钟复位，所述积分电路包括：第二寄存器，所述第二寄存器以第一时钟来存储所述差分数据；第二加法器和第三寄存器，用于以第二时钟累计第二寄存器中的差分数据并把结果存储在第三寄存器中，第三寄存器由第一时钟复位；
进位检测电路，所述进位检测电路检测所述积分值是否超过第一时钟周期和第二时钟周期的比值，以输出进位信号；及
双相方波发生电路，所述双相方波电路产生双相方波，所述双相方波的状态和第二时钟在每一个进位检测信号的时刻同步变化。
2.如权利要求1所述的内插电路，其特征在于所述相角检测电路包含：
取样保持电路，所述取样保持电路用所述第一时钟对双相正弦信号进行取样，并保持取样值；
A/D转换器，所述A/D转换器将取样值转换为一组数字数据；
查找表存储器，所述查找表存储器根据所述一组数字数据输出一个相角数据；及
第四寄存器，所述第四寄存器顺序地存储和第一时钟CK1同步地从查找表存储器读出的相角数据。
3.如权利要求1所述的内插电路，其特征在于数据更新电路还包含：
检测电路，所述检测电路检测所述差分数据的绝对值和极性；
极性添加电路，所述极性添加电路将所述极性数据加到上限预定的所述差分数据；
所述限制器对差分数据的绝对值进行限制，使其具有小于第一时钟周期与第二时钟周期的比值的上限；
所述加法器将添加了极性数据的所述差分数据加到所述第二存储电路中的当前的相角数据，从而更新所述当前的相角数据。
4.如权利要求1所述的内插电路，其特征在于还包含过速检测电路，所述过速检测电路通过监视所述数据更新电路中的差分数据检测过速状态。
5.如权利要求4所述的内插电路，其特征在于所述过速检测电路包含：
比较器，所述比较器将差分数据和参考值进行比较，以在每当所述差分数据的绝对值超过所述参考值的每个时刻输出过速信号；以及
报警电路，所述报警电路和第一时钟同步地输入所述过速信号以在所述过速信号输出次数超过预定的数量时随后输出过速警告信号。
6.如权利要求4所述的内插电路，其特征在于所述过速检测电路包含：
比较器，所述比较器将差分数据的绝对值和参考值进行比较，以在所述差分数据的绝对值超过所述参考值的每个时刻输出一个过速信号；
极性检测电路，所述极性检测电路检测所述的极性；以及
报警电路，所述报警电路和第一时钟同步地输入过速信号，以在这样的条件下输出一个过速报警信号，即随后输出所述过速信号并且所述极性检测电路据此检测差分数据的极性反向。
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