JPH0744679B2 - 時間軸誤差補正装置 - Google Patents
時間軸誤差補正装置Info
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- JPH0744679B2 JPH0744679B2 JP60251434A JP25143485A JPH0744679B2 JP H0744679 B2 JPH0744679 B2 JP H0744679B2 JP 60251434 A JP60251434 A JP 60251434A JP 25143485 A JP25143485 A JP 25143485A JP H0744679 B2 JPH0744679 B2 JP H0744679B2
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- JP
- Japan
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- signal
- clock signal
- speed error
- time axis
- error correction
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- Signal Processing Not Specific To The Method Of Recording And Reproducing (AREA)
Description
【発明の詳細な説明】 産業上の利用分野 本発明は、再生映像信号に含まれる時間軸変動に高速・
高性能に追従するクロック信号を得て再生映像信号の時
間軸変動を除去し、高画質な映像信号を得る時間軸誤差
補正装置に関するものである。
高性能に追従するクロック信号を得て再生映像信号の時
間軸変動を除去し、高画質な映像信号を得る時間軸誤差
補正装置に関するものである。
従来の技術 従来、VTR等の再生映像信号の時間軸変動成分を除去す
るために、AFC,APC回路等から得られる再生映像信号の
時間軸変動に位相同期したクロック信号によって再生映
像信号をA/D変換して記憶装置に書き込み、前記AFC等の
位相誤差電圧から速度誤差電圧を得、この速度誤差電圧
に従がって基準クロック信号をアナログ的に位相変調し
て得られる変調クロック信号で前記記憶装置から読み出
し、D/A変換して出力映像信号を得る時間軸誤差補正装
置が提案されている。
るために、AFC,APC回路等から得られる再生映像信号の
時間軸変動に位相同期したクロック信号によって再生映
像信号をA/D変換して記憶装置に書き込み、前記AFC等の
位相誤差電圧から速度誤差電圧を得、この速度誤差電圧
に従がって基準クロック信号をアナログ的に位相変調し
て得られる変調クロック信号で前記記憶装置から読み出
し、D/A変換して出力映像信号を得る時間軸誤差補正装
置が提案されている。
発明が解決しようとする問題点 しかしながら上記の構成では、速度誤差電圧を再生映像
信号の読み出しタイミングと一致させるためのアナログ
記憶装置が必要である。アナログ記憶装置としてはコン
デンサを用いて速度誤差電圧に対応する電荷をチャージ
しする方法が一般的であり、アナログスイッチのオフセ
ット，コンデンサのリーク等により精度や安定性に大き
な問題がある。
信号の読み出しタイミングと一致させるためのアナログ
記憶装置が必要である。アナログ記憶装置としてはコン
デンサを用いて速度誤差電圧に対応する電荷をチャージ
しする方法が一般的であり、アナログスイッチのオフセ
ット，コンデンサのリーク等により精度や安定性に大き
な問題がある。
更に、速度誤差はアナログ位相に比較器を用いて電圧レ
ベルとして検出し、またクロックをアナログ位相変調し
ているため、コンデンサ，抵抗等部品のばらつきや温度
特性、信号処理系のノイズ等により正確な速度誤差検出
及び位相変調ができない問題がある。
ベルとして検出し、またクロックをアナログ位相変調し
ているため、コンデンサ，抵抗等部品のばらつきや温度
特性、信号処理系のノイズ等により正確な速度誤差検出
及び位相変調ができない問題がある。
本発明はかかる点に鑑み、高精度にしかも安定度の高い
時間軸誤差補正を行ない、ディジタル信号処理により回
路の調整も不要である時間軸誤差補正装置を提供するも
のである。
時間軸誤差補正を行ない、ディジタル信号処理により回
路の調整も不要である時間軸誤差補正装置を提供するも
のである。
問題点を解決するための手段 本発明は、時間軸変動成分を含む再生映像信号を、１水
平走査ごとに再生映像信号の基準位置に基準クロック信
号を位相同期させた位相同期クロック信号に従がってデ
ィジタル変換してRAM等の記憶装置に書き込み、前記基
準クロック信号とその1/Nクロックづつ遅延させた遅延
クロック信号とを用いて検出した再生映像信号の１水平
走査の検出時間長と前記基準クロック信号を計数した１
水平走査基準時間長との差を２進符号で速度誤差信号と
して得て前記記憶装置に書き込み、前記記憶装置からデ
ィジタル信号を読み出す際に、前記ディジタル信号に先
だって前記RAMから読み出される速度誤差信号のうちデ
ィジタル信号と同一水平走査期間、及びその前後数水平
走査期間の速度誤差信号から時間軸変動成分を多項式近
似して速度誤差補正信号を得て、この速度誤差補正信号
に従がって前記基準クロック信号の位相をシフトさせた
補正クロック信号で、前記ディジタル信号の読み出し及
びD/A変換器を制御して再生映像信号の時間軸変動を除
去するようにしている。
平走査ごとに再生映像信号の基準位置に基準クロック信
号を位相同期させた位相同期クロック信号に従がってデ
ィジタル変換してRAM等の記憶装置に書き込み、前記基
準クロック信号とその1/Nクロックづつ遅延させた遅延
クロック信号とを用いて検出した再生映像信号の１水平
走査の検出時間長と前記基準クロック信号を計数した１
水平走査基準時間長との差を２進符号で速度誤差信号と
して得て前記記憶装置に書き込み、前記記憶装置からデ
ィジタル信号を読み出す際に、前記ディジタル信号に先
だって前記RAMから読み出される速度誤差信号のうちデ
ィジタル信号と同一水平走査期間、及びその前後数水平
走査期間の速度誤差信号から時間軸変動成分を多項式近
似して速度誤差補正信号を得て、この速度誤差補正信号
に従がって前記基準クロック信号の位相をシフトさせた
補正クロック信号で、前記ディジタル信号の読み出し及
びD/A変換器を制御して再生映像信号の時間軸変動を除
去するようにしている。
作 用 本発明は、上記した構成により、再生映像信号の基準位
置に基準クロック信号の位相を同期させた位相同期クロ
ック信号で前記再生映像信号をディジタル変換及びRAM
への書き込むことによって時間軸変動の低域周波数成分
を除去し、再生映像信号の速度誤差をディジタル的に基
準クロック信号の1/Nの精度で検出し、速度誤差補正し
た補正クロック信号でRAMの読み出し及びアナログ変換
を制御することによって時間軸変動の高域周波数成分を
除去し、高精度で安定度の高い時間軸誤差の除去を行な
うことができる。
置に基準クロック信号の位相を同期させた位相同期クロ
ック信号で前記再生映像信号をディジタル変換及びRAM
への書き込むことによって時間軸変動の低域周波数成分
を除去し、再生映像信号の速度誤差をディジタル的に基
準クロック信号の1/Nの精度で検出し、速度誤差補正し
た補正クロック信号でRAMの読み出し及びアナログ変換
を制御することによって時間軸変動の高域周波数成分を
除去し、高精度で安定度の高い時間軸誤差の除去を行な
うことができる。
実施例 以下、本発明の第１の実施例について説明する。第１図
は本実施例の時間軸補正装置のブロック図、第２図は第
１の位相シフト器８の動作波形図、第３図は再生映像信
号の時間軸変動の波形図、第４図は速度誤差検出器９で
得られる速度誤差信号の波形図、第５図は時間軸変動を
３次多項式近似によって速度誤差補正信号を得る波形
図、第６図は速度誤差補正信号発生器11及び第２の位相
シフト器10のブロック図、第７図は第６図の動作を示す
波形図である。本実施例においては、Ｎ＝８とし1/8ク
ロック遅延した遅延クロック信号を用い第1,第２の位相
シフト器8,10及び速度誤差検出器９を制御し、速度誤差
補正は時間軸変動を３次多項式近似する場合を例にとっ
て説明する。
は本実施例の時間軸補正装置のブロック図、第２図は第
１の位相シフト器８の動作波形図、第３図は再生映像信
号の時間軸変動の波形図、第４図は速度誤差検出器９で
得られる速度誤差信号の波形図、第５図は時間軸変動を
３次多項式近似によって速度誤差補正信号を得る波形
図、第６図は速度誤差補正信号発生器11及び第２の位相
シフト器10のブロック図、第７図は第６図の動作を示す
波形図である。本実施例においては、Ｎ＝８とし1/8ク
ロック遅延した遅延クロック信号を用い第1,第２の位相
シフト器8,10及び速度誤差検出器９を制御し、速度誤差
補正は時間軸変動を３次多項式近似する場合を例にとっ
て説明する。
再生映像信号は入力端子１からA/D変換器２及びバース
ト信号検出器７に入力する。バースト信号検出器７から
出力する検出バースト信号は第１の位相シフト器８に入
力し、例えば第１波の立ち上がりが検出される。第２図
のＡはこの第１のバースト信号である。第１の位相シフ
ト器８では、この第１のバースト信号Ａと基準クロック
信号Ｂ及び1/8クロックづつ遅延した遅延クロック信号
C,D,E,F,G,H,Iとの位相を比較して最も近いクロック信
号を1Hごとに選択し位相同期クロック信号Ｊを出力す
る。基準クロック信号Ｂは入力端子13から入力する基準
Ｈに位相同期して基準クロック発生器12で発生したもの
である。前記位相同期クロック信号Ｊは前記A/D変換器
２及びRAM4の書き込みを制御する。速度誤差検出器９で
は、前記検出バースト信号の1H（１水平期間）時間長を
前記基準クロック信号及び1/8クロックづつ遅延させた
７個の遅延クロック信号とを用いて検出し、前記基準ク
ロック信号を計数した1H時間長（1H内のクロッス数を1H
CKとする）との差を速度誤差信号△Viとして出力する。
第３図の△Viがこの速度誤差信号である。一例として速
度誤差範囲±４クロックとして６ビットの２進符号で与
えられる速度誤差信号△Viを第４図に示す。６ビットの
うち上位から符号ビットが１ビット，クロック単位の速
度誤差が２ビット，クロック内の速度誤差が３ビットで
ある。前記A/D変換器２から出力するディジタル映像信
号と前記速度誤差信号は、スイッチ３によって切り換え
られ、RAM制御器６によって制御されるRAM4に時分割し
て記憶される。速度誤差補正信号発生器11では、ディジ
タル映像信号に先だって前記RAM4から読み出される速度
誤差信号△Vn-1,△Vn,△Vn+1から時間軸変動を３次多項
式近似して速度誤差補正信号Yn（ｔ）を出力する。第５
図はその動作を説明する波形図である。速度誤差補正信
号Yn（ｔ）は次式で近似される。
ト信号検出器７に入力する。バースト信号検出器７から
出力する検出バースト信号は第１の位相シフト器８に入
力し、例えば第１波の立ち上がりが検出される。第２図
のＡはこの第１のバースト信号である。第１の位相シフ
ト器８では、この第１のバースト信号Ａと基準クロック
信号Ｂ及び1/8クロックづつ遅延した遅延クロック信号
C,D,E,F,G,H,Iとの位相を比較して最も近いクロック信
号を1Hごとに選択し位相同期クロック信号Ｊを出力す
る。基準クロック信号Ｂは入力端子13から入力する基準
Ｈに位相同期して基準クロック発生器12で発生したもの
である。前記位相同期クロック信号Ｊは前記A/D変換器
２及びRAM4の書き込みを制御する。速度誤差検出器９で
は、前記検出バースト信号の1H（１水平期間）時間長を
前記基準クロック信号及び1/8クロックづつ遅延させた
７個の遅延クロック信号とを用いて検出し、前記基準ク
ロック信号を計数した1H時間長（1H内のクロッス数を1H
CKとする）との差を速度誤差信号△Viとして出力する。
第３図の△Viがこの速度誤差信号である。一例として速
度誤差範囲±４クロックとして６ビットの２進符号で与
えられる速度誤差信号△Viを第４図に示す。６ビットの
うち上位から符号ビットが１ビット，クロック単位の速
度誤差が２ビット，クロック内の速度誤差が３ビットで
ある。前記A/D変換器２から出力するディジタル映像信
号と前記速度誤差信号は、スイッチ３によって切り換え
られ、RAM制御器６によって制御されるRAM4に時分割し
て記憶される。速度誤差補正信号発生器11では、ディジ
タル映像信号に先だって前記RAM4から読み出される速度
誤差信号△Vn-1,△Vn,△Vn+1から時間軸変動を３次多項
式近似して速度誤差補正信号Yn（ｔ）を出力する。第５
図はその動作を説明する波形図である。速度誤差補正信
号Yn（ｔ）は次式で近似される。
Yn（ｔ）＝at＋bt2＋ct3 Yn（ｔ）をｎ番目の水平走査期間内の速度誤差補正信号
とし、 （T:1H内のカウント数,1HCK:1Hのカウント数）とすると Xn（ｔ）：速度誤差微分信号 Yn（１）＝△Vn,Yn（０）＝０ で与えらえる。
とし、 （T:1H内のカウント数,1HCK:1Hのカウント数）とすると Xn（ｔ）：速度誤差微分信号 Yn（１）＝△Vn,Yn（０）＝０ で与えらえる。
第２の位相シフト器10はこの速度誤差補正信号Yn（ｔ）
に従って、前記基準クロック信号とその遅延クロック信
号からクロック信号を選択して補正クロック信号を得
る。この補正クロック信号により前記RAM4,及びD/A変換
器５を制御する。D/A変換器５では、前記RAM4から出力
するディジタル映像信号をアナログ変換して出力端子14
に出力する。
に従って、前記基準クロック信号とその遅延クロック信
号からクロック信号を選択して補正クロック信号を得
る。この補正クロック信号により前記RAM4,及びD/A変換
器５を制御する。D/A変換器５では、前記RAM4から出力
するディジタル映像信号をアナログ変換して出力端子14
に出力する。
次に、第６図及び第７図を用いて上記速度誤差補正を△
Vn＝＋５（000101）である場合を例にとって説明する。
Vn＝＋５（000101）である場合を例にとって説明する。
入力端子17には速度誤差信号△Viが、入力端子16には基
準クロック信号が、入力端子15には前記RAM4の読み出し
基準となる基準Ｈが入力される。演算器18は、前記３次
多項式近似に基づいて1Hの所定の位置に前記速度誤差微
分信号Xn（ｔ）に相当するパルスと、その正負を示す符
号ビット信号を出力する。このパルス信号は、1H期間内
に前記速度誤差信号△Vnで与えられる補正値の数すなわ
ち５個のパルスを持つ。アップダウンカウンタ19は、前
記基準Ｈでクリアされたのち前記速度誤差微分信号X
n（ｔ）をクロックとして前記符号ビットでカウントア
ップ／ダウンを制御してカウントし、速度誤差補正信号
Yn（ｔ）1,Yn（ｔ）2,Yn（ｔ）３（第７図M.N.O）を出
力する。このカウントアップまたはダウンは、前記X
n（ｔ）の積分に相当する。
準クロック信号が、入力端子15には前記RAM4の読み出し
基準となる基準Ｈが入力される。演算器18は、前記３次
多項式近似に基づいて1Hの所定の位置に前記速度誤差微
分信号Xn（ｔ）に相当するパルスと、その正負を示す符
号ビット信号を出力する。このパルス信号は、1H期間内
に前記速度誤差信号△Vnで与えられる補正値の数すなわ
ち５個のパルスを持つ。アップダウンカウンタ19は、前
記基準Ｈでクリアされたのち前記速度誤差微分信号X
n（ｔ）をクロックとして前記符号ビットでカウントア
ップ／ダウンを制御してカウントし、速度誤差補正信号
Yn（ｔ）1,Yn（ｔ）2,Yn（ｔ）３（第７図M.N.O）を出
力する。このカウントアップまたはダウンは、前記X
n（ｔ）の積分に相当する。
選択器21では、前記基準クロック信号（CK1）と遅延器2
3〜29によって1/8クロックづつ遅延した遅延クロック信
号（CK2〜CK8）とから前記速度誤差補正信号Yn（ｔ）に
従がってクロック信号を選択し補正クロック信号Ｐを出
力端子30に出力する。補正クロック信号Ｐは1H期間内で
符号ビットが０であるのでCK1,CK2,……へと順次切り換
えられる。Ｄ−FF21は遅延器23で遅延した補正クロック
により上記クロック切換タイミングを制御している。
3〜29によって1/8クロックづつ遅延した遅延クロック信
号（CK2〜CK8）とから前記速度誤差補正信号Yn（ｔ）に
従がってクロック信号を選択し補正クロック信号Ｐを出
力端子30に出力する。補正クロック信号Ｐは1H期間内で
符号ビットが０であるのでCK1,CK2,……へと順次切り換
えられる。Ｄ−FF21は遅延器23で遅延した補正クロック
により上記クロック切換タイミングを制御している。
以上の様に、本実施例によれば、基準クロック信号を再
生映像信号のバースト信号に位相同期させてA/D変換、
及びRAMへの書き込みを行なうことで、時間軸変動の低
周波数成分を除去し、再生映像信号の速度誤差を基準ク
ロック信号を用いて1/8クロックの精度で直接検出し、
この速度誤差信号から３次多項式近似により速度誤差補
正信号を得、基準クロック信号の位相を順次切りかえて
得る補正クロック信号で前記RAMの読み出し及びD/A変換
を行うことによって前記時間軸変動成分の高域周波数成
分を除去し、高速追従，高精度で安定度の高い時間軸変
動の除去を行なうことができる。
生映像信号のバースト信号に位相同期させてA/D変換、
及びRAMへの書き込みを行なうことで、時間軸変動の低
周波数成分を除去し、再生映像信号の速度誤差を基準ク
ロック信号を用いて1/8クロックの精度で直接検出し、
この速度誤差信号から３次多項式近似により速度誤差補
正信号を得、基準クロック信号の位相を順次切りかえて
得る補正クロック信号で前記RAMの読み出し及びD/A変換
を行うことによって前記時間軸変動成分の高域周波数成
分を除去し、高速追従，高精度で安定度の高い時間軸変
動の除去を行なうことができる。
また、位相同期クロック信号及び補正クロック信号は完
全なディジタル信号処理で得ることができるためCVO及
びアナログ位相変調器を必要とせず回路の調整も不要
で、部品のばらつきや信号処理系のノイズによる特性の
劣化も少ない。更に、再生映像信号のA/D変換を行なう
位相同期クロックは、時間軸変動の低域周波数成分に追
従したものであるので同期信号の付け換えを行なう場合
も1H開始直後に行なえば精度良く行なうことができる。
全なディジタル信号処理で得ることができるためCVO及
びアナログ位相変調器を必要とせず回路の調整も不要
で、部品のばらつきや信号処理系のノイズによる特性の
劣化も少ない。更に、再生映像信号のA/D変換を行なう
位相同期クロックは、時間軸変動の低域周波数成分に追
従したものであるので同期信号の付け換えを行なう場合
も1H開始直後に行なえば精度良く行なうことができる。
第８図は本発明の第２の実施例における時間軸誤差補正
装置の速度誤差補正信号発生器11及び第２の位相シフト
器10のブロック図である。第１の実施例と異なるのは、
入力端子16には基準クロック信号の４倍の周波数の逓倍
クロック信号が入力し逓倍クロック信号を1/4に分周し
た分周クロック信号と逓倍クロック信号の1/2クロック
遅延させた遅延クロック信号とから補正クロック信号を
得ることである。第８図において、31は逓倍クロックを
1/4に分周して４個の位相の異なる分周クロック信号を
発生させるリングカウンタ、33は逓倍クロック信号の1/
2クロック遅延器、32は前記４個の分周クロック信号か
ら１つを選択する第１の選択器、34は前記第１の選択器
32からの出力クロック信号とその遅延クロック信号とか
ら１つを選択する第２の選択器である。
装置の速度誤差補正信号発生器11及び第２の位相シフト
器10のブロック図である。第１の実施例と異なるのは、
入力端子16には基準クロック信号の４倍の周波数の逓倍
クロック信号が入力し逓倍クロック信号を1/4に分周し
た分周クロック信号と逓倍クロック信号の1/2クロック
遅延させた遅延クロック信号とから補正クロック信号を
得ることである。第８図において、31は逓倍クロックを
1/4に分周して４個の位相の異なる分周クロック信号を
発生させるリングカウンタ、33は逓倍クロック信号の1/
2クロック遅延器、32は前記４個の分周クロック信号か
ら１つを選択する第１の選択器、34は前記第１の選択器
32からの出力クロック信号とその遅延クロック信号とか
ら１つを選択する第２の選択器である。
以上の様に構成された第２の実施例の時間軸誤差補正装
置について、以下その動作を説明する。入力端子17には
速度誤差信号△Viが、入力端子16には逓倍クロック信号
が、入力端子15には基準Ｈが、入力される。演算器18は
速度誤差信号から３次多項式近似に基づいて1Hの所定の
位置のパルスとその符号ビット信号を速度誤差微分信号
Xn（ｔ）として出力する。アップダウンカウンタ19は前
記Xn（ｔ）を積分し速度誤差補正信号Yn（ｔ）1,Y
n（ｔ）2,Yn（ｔ）３を出力する。リングカウンタ31は
前記逓倍クロック信号を基準Ｈに同期させて1/4に分周
して位相の異なる４個の分周クロック信号を出力し、第
１の選択器32で速度誤差補正信号Yn（ｔ）2,Yn（ｔ）３
によって分周クロック信号のうち１つが選択される。第
２の選択器34では前記第１の選択器32からの出力クロッ
ク信号とその遅延クロック信号から速度誤差補正信号Yn
（ｔ）１に従がって１つが選択され補正クロック信号を
出力端子30に出力する。遅延器22及びＤ−FF20は、上記
クロックの切換えタイミングを制御している。また、速
度誤差信号の検出及びA/Dクロックとなる位相同期信号
も逓倍クロック信号とその遅延クロック信号を用いて行
なっている。
置について、以下その動作を説明する。入力端子17には
速度誤差信号△Viが、入力端子16には逓倍クロック信号
が、入力端子15には基準Ｈが、入力される。演算器18は
速度誤差信号から３次多項式近似に基づいて1Hの所定の
位置のパルスとその符号ビット信号を速度誤差微分信号
Xn（ｔ）として出力する。アップダウンカウンタ19は前
記Xn（ｔ）を積分し速度誤差補正信号Yn（ｔ）1,Y
n（ｔ）2,Yn（ｔ）３を出力する。リングカウンタ31は
前記逓倍クロック信号を基準Ｈに同期させて1/4に分周
して位相の異なる４個の分周クロック信号を出力し、第
１の選択器32で速度誤差補正信号Yn（ｔ）2,Yn（ｔ）３
によって分周クロック信号のうち１つが選択される。第
２の選択器34では前記第１の選択器32からの出力クロッ
ク信号とその遅延クロック信号から速度誤差補正信号Yn
（ｔ）１に従がって１つが選択され補正クロック信号を
出力端子30に出力する。遅延器22及びＤ−FF20は、上記
クロックの切換えタイミングを制御している。また、速
度誤差信号の検出及びA/Dクロックとなる位相同期信号
も逓倍クロック信号とその遅延クロック信号を用いて行
なっている。
以上の様に、本実施例によれば４逓倍クロック信号と1/
4分周クロック信号の遅延クロック信号を用いて補正ク
ロック信号を得ているので多くの遅延器は不要でクロッ
ク遅延のための遅延器のばらつきによる精度の劣化及び
遅延クロック信号のデューティの変化を少なくすること
ができ極めて正確な時間軸誤差補正を行なうことができ
る。
4分周クロック信号の遅延クロック信号を用いて補正ク
ロック信号を得ているので多くの遅延器は不要でクロッ
ク遅延のための遅延器のばらつきによる精度の劣化及び
遅延クロック信号のデューティの変化を少なくすること
ができ極めて正確な時間軸誤差補正を行なうことができ
る。
発明の効果 以上説明した様に、本発明によれば、再生映像信号の時
間軸誤差を低域周波数成分と高域周波数成分とをそれぞ
れ除去することができる。特に、高域周波数成分につい
ては、時間軸変動をｎ次多項式近似により精度良く除去
することができる。
間軸誤差を低域周波数成分と高域周波数成分とをそれぞ
れ除去することができる。特に、高域周波数成分につい
ては、時間軸変動をｎ次多項式近似により精度良く除去
することができる。
また、VCO及びアナログ位相変調器を必要としないの
で、部品のばらつき，コンデンサのリーク，信号処理系
のノイズ等による精度の劣化もなく極めて高精度で安定
度の高いものであり、時間軸誤差をディジタル信号処理
によって直接検出するので精度良く検出でき信号処理上
都合が良い。
で、部品のばらつき，コンデンサのリーク，信号処理系
のノイズ等による精度の劣化もなく極めて高精度で安定
度の高いものであり、時間軸誤差をディジタル信号処理
によって直接検出するので精度良く検出でき信号処理上
都合が良い。
更に、再生映像信号をA/D変換する際に時間軸誤差の低
域周波数成分を除去するので同期信号等の付け換えも精
度良く行なうことができる。
域周波数成分を除去するので同期信号等の付け換えも精
度良く行なうことができる。
第１図は本発明における第１の実施例の時間軸誤差補正
装置のブロック図、第２図は同実施例の第１の位相シフ
ト器の波形図、第３図は同実施例の再生映像信号時間軸
変動の波形図、第４図は同実施例の速度誤差信号の波形
図、第５図は同実施例における３次多項式記事による速
度誤差補正の波形図、第６図は同実施例における速度誤
差補正信号及び第２の位相シフト器のブロック図、第７
図は第６図の動作を示す波形図、第８図は本発明の第２
の実施例における時間軸誤差補正装置の速度誤差補正信
号発生器及び第２の位相シフト器のブロック図である。 １……入力端子、２……A/D変換器、３……スイッチ、
４……RAM、５……D/A変換器、６……RAM制御器、７…
…バースト信号検出器、８……位相シフト器Ｉ、９……
速度誤差検出器、10……位相シフト器II、11……速度誤
差補正信号発生器、12……基準クロック発生器。
装置のブロック図、第２図は同実施例の第１の位相シフ
ト器の波形図、第３図は同実施例の再生映像信号時間軸
変動の波形図、第４図は同実施例の速度誤差信号の波形
図、第５図は同実施例における３次多項式記事による速
度誤差補正の波形図、第６図は同実施例における速度誤
差補正信号及び第２の位相シフト器のブロック図、第７
図は第６図の動作を示す波形図、第８図は本発明の第２
の実施例における時間軸誤差補正装置の速度誤差補正信
号発生器及び第２の位相シフト器のブロック図である。 １……入力端子、２……A/D変換器、３……スイッチ、
４……RAM、５……D/A変換器、６……RAM制御器、７…
…バースト信号検出器、８……位相シフト器Ｉ、９……
速度誤差検出器、10……位相シフト器II、11……速度誤
差補正信号発生器、12……基準クロック発生器。
───────────────────────────────────────────────────── フロントページの続き (72)発明者 栗本 繁 大阪府門真市大字門真1006番地 松下電器 産業株式会社内 (72)発明者 平塚 才知雄 大阪府門真市大字門真1006番地 松下電器 産業株式会社内 (56)参考文献 特開 昭53−148317（ＪＰ，Ａ) 実開 昭54−126682（ＪＰ，Ｕ)
Claims (4)
- 【請求項１】基準クロック信号を所定の数だけ計数した
１水平走査期間の基準時間長と時間軸誤差成分を含む再
生映像信号の１水平走査期間の時間長を前記基準クロッ
ク信号を用いて検出した検出時間長との差から速度誤差
信号を得る手段と、前記再生映像信号の１水平走査ごと
にその基準位置に前記基準クロック信号の位相をシフト
して位相同期クロック信号を得る手段と、前記速度誤差
信号から１水平走査期間内での補正クロック信号の位相
シフト量を示す速度誤差補正信号を得る手段と、前記速
度誤差補正信号に従って前記基準クロック信号の位相を
シフトさせて補正クロック信号を得る手段と、前記位相
同期クロック信号で前記再生映像信号をA/D変換する手
段と前記補正クロック信号でディジタル映像信号をD/A
変換する手段とを有することを特徴とする時間軸誤差補
正装置。 - 【請求項２】基準クロック信号とこの基準クロック信号
の1/N（Ｎ＝2n、ｎ＝１、２、…）づつ遅延させたＮ−
１個の遅延クロック信号とを用いて再生映像信号の１水
平走査期間の時間長の検出、位相同期クロック信号およ
び補正クロック信号の発生を行うことを特徴とする特許
請求の範囲第１項記載の時間軸誤差補正装置。 - 【請求項３】基準クロック信号のＬ倍（Ｌ＝2l、ｌ＝
１、２…）で発振する逓倍クロック信号とこの逓倍クロ
ック信号の1/Mクロック（Ｍ＝2m、ｍ＝1,2…）づつ遅延
させたＭ−１個の遅延逓倍クロック信号とを用いて再生
映像信号の１水平走査期間の時間長の検出、位相同期ク
ロック信号および補正クロック信号の発生を行うことを
特徴とする特許請求の範囲第１項記載の時間軸誤差補正
装置。 - 【請求項４】速度誤差信号をＡビットの２進符号とし、
ディジタル映像信号と同一水平走査期間の速度誤差信号
及びその前後数水平走査期間の速度誤差信号から時間軸
変動成分を多項式近似して速度誤差補正信号を得ること
を特徴とする特許請求の範囲第２項または第３項記載の
時間軸誤差補正装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60251434A JPH0744679B2 (ja) | 1985-11-08 | 1985-11-08 | 時間軸誤差補正装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP60251434A JPH0744679B2 (ja) | 1985-11-08 | 1985-11-08 | 時間軸誤差補正装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS62110382A JPS62110382A (ja) | 1987-05-21 |
| JPH0744679B2 true JPH0744679B2 (ja) | 1995-05-15 |
Family
ID=17222780
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP60251434A Expired - Lifetime JPH0744679B2 (ja) | 1985-11-08 | 1985-11-08 | 時間軸誤差補正装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0744679B2 (ja) |
Families Citing this family (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH0822051B2 (ja) * | 1988-07-07 | 1996-03-04 | 松下電器産業株式会社 | 時間軸誤差補正装置 |
| JPH0435382A (ja) * | 1990-05-28 | 1992-02-06 | Victor Co Of Japan Ltd | クロック発生装置 |
| KR930010360B1 (ko) * | 1990-10-31 | 1993-10-16 | 삼성전자 주식회사 | 동기신호복원회로 |
| JP2776098B2 (ja) * | 1991-11-27 | 1998-07-16 | 松下電器産業株式会社 | クロック再生回路および時間軸誤差補正装置 |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS53148317A (en) * | 1977-05-31 | 1978-12-23 | Sony Corp | Error correction unit for time axis |
| JPS54126682U (ja) * | 1978-02-24 | 1979-09-04 |
-
1985
- 1985-11-08 JP JP60251434A patent/JPH0744679B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPS62110382A (ja) | 1987-05-21 |
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