JPH0575975A - 時間軸補正回路 - Google Patents
時間軸補正回路Info
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- JPH0575975A JPH0575975A JP3232721A JP23272191A JPH0575975A JP H0575975 A JPH0575975 A JP H0575975A JP 3232721 A JP3232721 A JP 3232721A JP 23272191 A JP23272191 A JP 23272191A JP H0575975 A JPH0575975 A JP H0575975A
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Abstract
(57)【要約】
【構成】メモリ回路３からの読出しデータとその前の読
出しデータとの平均値データを発生するデータ発生回路
５を備える。読出しデータを平均値データの出力タイミ
ングと一致するよう遅延する遅延回路４を備える。平均
値データ又は遅延データのいずれか一方を選択するデー
タ選択回路６を備える。メモリ回路３の書込み読出し制
御信号と、クロックＣＫと基準クロックＦＢの周期との
差に応じた周期変動のメモリ回路３の読出し用と遅延回
路４とデータ発生回路５の入出力制御用のクロックＦＡ
と、データ選択信号とを出力する制御回路１２を備え
る。 【効果】水平同期信号の周期の変動であるジッタに対す
るクロック発生回路の追従能力の限界周波数を越えるジ
ッタに対しても、常に正規の基準信号を生成するように
時間軸補正が可能である。
出しデータとの平均値データを発生するデータ発生回路
５を備える。読出しデータを平均値データの出力タイミ
ングと一致するよう遅延する遅延回路４を備える。平均
値データ又は遅延データのいずれか一方を選択するデー
タ選択回路６を備える。メモリ回路３の書込み読出し制
御信号と、クロックＣＫと基準クロックＦＢの周期との
差に応じた周期変動のメモリ回路３の読出し用と遅延回
路４とデータ発生回路５の入出力制御用のクロックＦＡ
と、データ選択信号とを出力する制御回路１２を備え
る。 【効果】水平同期信号の周期の変動であるジッタに対す
るクロック発生回路の追従能力の限界周波数を越えるジ
ッタに対しても、常に正規の基準信号を生成するように
時間軸補正が可能である。
Description
【０００１】
【産業上の利用分野】本発明は時間軸補正回路に関し、
特に磁気録画装置（以下ＶＴＲ）やレーザディスク装置
（以下ＬＤ）のサーボ系の基準信号を形成する時間軸補
正回路に関する。
特に磁気録画装置（以下ＶＴＲ）やレーザディスク装置
（以下ＬＤ）のサーボ系の基準信号を形成する時間軸補
正回路に関する。
【０００２】
【従来の技術】時間軸補正回路（ＴＢＣ）は、ＶＴＲや
ＬＤ等の再生時における水平同期信号の周期の変動、す
なわち、ジッタによる時間軸変動を補正し、再生画像の
画質を保持するための機能である。
ＬＤ等の再生時における水平同期信号の周期の変動、す
なわち、ジッタによる時間軸変動を補正し、再生画像の
画質を保持するための機能である。
【０００３】従来の時間軸補正回路は、図４に示すよう
に、入力した映像信号の色信号成分ＩＣおよび輝度信号
成分ＩＶをそれぞれアナログディジタル変換しディジタ
ル色信号データおよびディジタル輝度信号データを出力
するアナログディジタル変換回路（以下ＡＤＣ）１，２
と、ディジタル色信号データおよびディジタル輝度信号
データを格納するメモリ回路３と、メモリ回路３から読
出したディジタル色信号データおよびディジタル輝度信
号データのそれぞれの出力をディジタルアナログ変換し
それぞれ色信号出力ＯＣおよび輝度信号出力ＯＶを出力
するディジタルアナログ変換回路（以下ＤＡＣ）７，８
と、輝度信号ＩＶより水平同期信号Ｈを分離する同期分
離回路９と、ＡＤＣ１，２およびメモリ回路３にクロッ
クＣＫを供給するクロック発生回路１０と、水平同期信
号Ｈの一周期ごとにクロック発生回路１０から出力され
るクロックＣＫを計測するカウンタ１１と、水平同期信
号Ｈとカウンタ１１の出力と基準クロックＦＢとが入力
されメモリ３の書込み読出し制御を行なう制御回路１３
とを備えて構成されていた。
に、入力した映像信号の色信号成分ＩＣおよび輝度信号
成分ＩＶをそれぞれアナログディジタル変換しディジタ
ル色信号データおよびディジタル輝度信号データを出力
するアナログディジタル変換回路（以下ＡＤＣ）１，２
と、ディジタル色信号データおよびディジタル輝度信号
データを格納するメモリ回路３と、メモリ回路３から読
出したディジタル色信号データおよびディジタル輝度信
号データのそれぞれの出力をディジタルアナログ変換し
それぞれ色信号出力ＯＣおよび輝度信号出力ＯＶを出力
するディジタルアナログ変換回路（以下ＤＡＣ）７，８
と、輝度信号ＩＶより水平同期信号Ｈを分離する同期分
離回路９と、ＡＤＣ１，２およびメモリ回路３にクロッ
クＣＫを供給するクロック発生回路１０と、水平同期信
号Ｈの一周期ごとにクロック発生回路１０から出力され
るクロックＣＫを計測するカウンタ１１と、水平同期信
号Ｈとカウンタ１１の出力と基準クロックＦＢとが入力
されメモリ３の書込み読出し制御を行なう制御回路１３
とを備えて構成されていた。
【０００４】次に、従来の時間軸補正回路の動作につい
て説明する。
て説明する。
【０００５】まず、入力した映像信号の輝度信号成分Ｉ
Ｖは同期分離回路９に入力される。同期分離回路９は、
入力された輝度信号ＩＶから水平同期信号Ｈを分離す
る。カウンタ１１は水平同期信号Ｈの一周期ごとにクロ
ック発生回路１０から出力されるクロックＣＫを計測す
る。クロック発生回路１０は、カウンタ１１の計測値を
入力とし、予め設定してある基準値Ａに対し計測値が小
さければ発振周波数を増大し、大きければ発振周波数を
低減するように動作する。すなわち、ＶＴＲやＬＤから
の再生信号を入力したとき、ジッタが発生し、その結果
水平同期信号Ｈの周期が変動すると、クロック発生回路
１０は、この周期の変動に追従し、常に基準値Ａを保持
するようにクロックを発生している。
Ｖは同期分離回路９に入力される。同期分離回路９は、
入力された輝度信号ＩＶから水平同期信号Ｈを分離す
る。カウンタ１１は水平同期信号Ｈの一周期ごとにクロ
ック発生回路１０から出力されるクロックＣＫを計測す
る。クロック発生回路１０は、カウンタ１１の計測値を
入力とし、予め設定してある基準値Ａに対し計測値が小
さければ発振周波数を増大し、大きければ発振周波数を
低減するように動作する。すなわち、ＶＴＲやＬＤから
の再生信号を入力したとき、ジッタが発生し、その結果
水平同期信号Ｈの周期が変動すると、クロック発生回路
１０は、この周期の変動に追従し、常に基準値Ａを保持
するようにクロックを発生している。
【０００６】クロック発生回路１０から出力されるクロ
ックＣＫは、ＡＤＣ１，２のクロックとして入力され
る。入力した映像信号の色信号成分ＩＣおよび輝度信号
成分ＩＶは、クロックＣＫを基準としてＡＤＣ１，２に
よりそれぞれアナログディジタル変換され、ディジタル
色信号データおよびディジタル輝度信号データを出力す
る。これらのディジタル色信号データおよびディジタル
輝度信号データは、それぞれ、メモリ回路３に格納され
る。
ックＣＫは、ＡＤＣ１，２のクロックとして入力され
る。入力した映像信号の色信号成分ＩＣおよび輝度信号
成分ＩＶは、クロックＣＫを基準としてＡＤＣ１，２に
よりそれぞれアナログディジタル変換され、ディジタル
色信号データおよびディジタル輝度信号データを出力す
る。これらのディジタル色信号データおよびディジタル
輝度信号データは、それぞれ、メモリ回路３に格納され
る。
【０００７】制御回路１３は、同期分離回路９からの水
平同期信号Ｈと、カウンタ１１の出力と、基準クロック
ＦＢとを入力とし、メモリ回路３の動作を次のように制
御するための制御信号ＭＣを出力する。すなわち、メモ
リ回路３に書込まれるデータと、読出されるデータとの
アドレスが常に予め設定した任意の値以上の間隔を保持
し、書込みデータのアドレスが読出しデータのアドレス
を追抜かないようにする。つまり、メモリ回路３は、制
御回路１３から出力される制御信号ＭＣによって適当な
可変遅延素子として動作する。
平同期信号Ｈと、カウンタ１１の出力と、基準クロック
ＦＢとを入力とし、メモリ回路３の動作を次のように制
御するための制御信号ＭＣを出力する。すなわち、メモ
リ回路３に書込まれるデータと、読出されるデータとの
アドレスが常に予め設定した任意の値以上の間隔を保持
し、書込みデータのアドレスが読出しデータのアドレス
を追抜かないようにする。つまり、メモリ回路３は、制
御回路１３から出力される制御信号ＭＣによって適当な
可変遅延素子として動作する。
【０００８】メモリ回路３に格納されたディジタル色信
号データおよびディジタル輝度信号データの各データ
は、基準クロックＦＢにより読出され、ＤＡＣ７，８に
より、それぞれ、ディジタルアナログ変換されて色信号
出力ＯＣおよび輝度信号出力ＯＶを出力する。
号データおよびディジタル輝度信号データの各データ
は、基準クロックＦＢにより読出され、ＤＡＣ７，８に
より、それぞれ、ディジタルアナログ変換されて色信号
出力ＯＣおよび輝度信号出力ＯＶを出力する。
【０００９】ここで、クロック発生回路１０に設定する
基準値Ａは、Ａ＝９１０×４とし、かつ、カウンタ１１
の計測値が基準値Ａに一致しているものとする。また、
基準クロックＦＢを、ＦＢ＝４×ｆＳとする。ここでｆ
Ｓはサブキャリアの周波数である。メモリ回路３から読
出されるデータの水平同期期間の時間Ｔは次式のように
なり、読出されたデータは、映像信号の基準信号にな
る。
基準値Ａは、Ａ＝９１０×４とし、かつ、カウンタ１１
の計測値が基準値Ａに一致しているものとする。また、
基準クロックＦＢを、ＦＢ＝４×ｆＳとする。ここでｆ
Ｓはサブキャリアの周波数である。メモリ回路３から読
出されるデータの水平同期期間の時間Ｔは次式のように
なり、読出されたデータは、映像信号の基準信号にな
る。
【００１０】Ｔ＝Ａ／ＦＢ＝９１０／ｆＳ 以上述べたように、色信号ＩＣと輝度信号ＩＶとを水平
同期期間内に一定のデータ数である３６４０（９１０×
４）個に分割し、メモリ回路５に書込み、４×ｆＳの基
準クロックＦＢによりメモリ回路５に格納されたデータ
を読出し、これをＤＡＣ７，８により、アナログ信号に
再変換することにより、色信号出力ＯＣおよび輝度信号
出力ＯＶが出力される。このようにして、ジッタを含む
映像信号のジッタが除去されて時間軸補正が行なわれる
というものであった。
同期期間内に一定のデータ数である３６４０（９１０×
４）個に分割し、メモリ回路５に書込み、４×ｆＳの基
準クロックＦＢによりメモリ回路５に格納されたデータ
を読出し、これをＤＡＣ７，８により、アナログ信号に
再変換することにより、色信号出力ＯＣおよび輝度信号
出力ＯＶが出力される。このようにして、ジッタを含む
映像信号のジッタが除去されて時間軸補正が行なわれる
というものであった。
【００１１】従来の時間軸補正回路のジッタ補正能力
は、３０Ｈｚ程度の低域ジッタに対しては十分追従でき
る。しかし、ジッタ周波数が高くなると追従が困難とな
り、正確な時間軸補正ができなくなるというものであっ
た。
は、３０Ｈｚ程度の低域ジッタに対しては十分追従でき
る。しかし、ジッタ周波数が高くなると追従が困難とな
り、正確な時間軸補正ができなくなるというものであっ
た。
【００１２】
【発明が解決しようとする課題】上述した従来の時間軸
補正回路は、水平同期信号の周期の変動であるジッタに
対するクロック発生回路の追従能力に周波数的な限界が
あるため、この限界周波数を越えるジッタに対しては補
正が不可能であるという欠点があった。
補正回路は、水平同期信号の周期の変動であるジッタに
対するクロック発生回路の追従能力に周波数的な限界が
あるため、この限界周波数を越えるジッタに対しては補
正が不可能であるという欠点があった。
【００１３】
【課題を解決するための手段】本発明の時間軸補正回路
は、入力した映像信号をアナログディジタル変換したデ
ィジタル映像データを格納するメモリ回路と、前記アナ
ログディジタル変換用の第一のクロックを出力し前記映
像信号から分離した水平同期信号の一周期ごとに計数し
た前記第一のクロックの計数値が予め定めた基準値に対
し一致するよう追従するクロック発生回路と、前記水平
同期信号の周期ごとの前記第一のクロックを計測するカ
ウンタと、前記メモリ回路から読出された前記ディジタ
ル映像データである第一の読出しデータと前記第一の読
出しデータの前に読出されたデータである第二の読出し
データとの平均演算を行ない平均値データを発生するデ
ータ発生回路と、前記第一の読出しデータを制御回路の
制御により前記平均値データの出力タイミングと一致す
るよう遅延し遅延データを出力する遅延回路と、選択信
号により前記平均値データおよび前記遅延データのいず
れか一方を選択するデータ選択回路と、前記カウンタの
計測値と基準クロックである第二のクロックとを入力し
前記メモリ回路の書込み読出し動作を制御する制御信号
と、前記カウンタの計測値と前記第二のクロックの周期
との差に応じて周期が変動する前記メモリ回路の読出し
用と前記遅延回路および前記データ発生回路との入出力
制御用の第三のクロックと、前記データ選択回路のデー
タ選択を制御する前記選択信号とを出力する制御回路と
を備えて構成されている。
は、入力した映像信号をアナログディジタル変換したデ
ィジタル映像データを格納するメモリ回路と、前記アナ
ログディジタル変換用の第一のクロックを出力し前記映
像信号から分離した水平同期信号の一周期ごとに計数し
た前記第一のクロックの計数値が予め定めた基準値に対
し一致するよう追従するクロック発生回路と、前記水平
同期信号の周期ごとの前記第一のクロックを計測するカ
ウンタと、前記メモリ回路から読出された前記ディジタ
ル映像データである第一の読出しデータと前記第一の読
出しデータの前に読出されたデータである第二の読出し
データとの平均演算を行ない平均値データを発生するデ
ータ発生回路と、前記第一の読出しデータを制御回路の
制御により前記平均値データの出力タイミングと一致す
るよう遅延し遅延データを出力する遅延回路と、選択信
号により前記平均値データおよび前記遅延データのいず
れか一方を選択するデータ選択回路と、前記カウンタの
計測値と基準クロックである第二のクロックとを入力し
前記メモリ回路の書込み読出し動作を制御する制御信号
と、前記カウンタの計測値と前記第二のクロックの周期
との差に応じて周期が変動する前記メモリ回路の読出し
用と前記遅延回路および前記データ発生回路との入出力
制御用の第三のクロックと、前記データ選択回路のデー
タ選択を制御する前記選択信号とを出力する制御回路と
を備えて構成されている。
【００１４】
【実施例】次に、本発明の実施例について図面を参照し
て説明する。
て説明する。
【００１５】図１は本発明の時間軸補正回路の第一の実
施例を示すブロック図である。
施例を示すブロック図である。
【００１６】本実施例の時間軸補正回路は、図１に示す
ように、前述の従来例と同様のアナログディジタル変換
回路（以下ＡＤＣ）１，２と、メモリ回路３と、ディジ
タルアナログ変換回路（以下ＤＡＣ）７，８と、同期分
離回路９と、クロック発生回路１０と、カウンタ１１と
に加えて、メモリ回路３から読出されたデータを制御回
路１２の制御により所定時間遅延する遅延回路４と、メ
モリ回路３から読出されたデータに挿入する挿入データ
を発生するデータ発生回路５と、挿入データの挿入およ
びデータの間引を行なうデータ選択回路６と、さらに従
来の制御回路１３に代ってメモリ回路３を制御する制御
回路１２とを備えて構成されている。
ように、前述の従来例と同様のアナログディジタル変換
回路（以下ＡＤＣ）１，２と、メモリ回路３と、ディジ
タルアナログ変換回路（以下ＤＡＣ）７，８と、同期分
離回路９と、クロック発生回路１０と、カウンタ１１と
に加えて、メモリ回路３から読出されたデータを制御回
路１２の制御により所定時間遅延する遅延回路４と、メ
モリ回路３から読出されたデータに挿入する挿入データ
を発生するデータ発生回路５と、挿入データの挿入およ
びデータの間引を行なうデータ選択回路６と、さらに従
来の制御回路１３に代ってメモリ回路３を制御する制御
回路１２とを備えて構成されている。
【００１７】次に、本実施例の動作について説明する。
【００１８】まず、入力した映像信号の輝度信号成分Ｉ
Ｖが同期分離回路９に入力され、クロック発生回路１０
を制御して、この周期の変動に追従し、常に基準値Ａを
保持するようにクロックを発生するまでの動作は、前述
の従来の技術の例で示したものと共通であり、説明が重
複するのでここでは省略する。
Ｖが同期分離回路９に入力され、クロック発生回路１０
を制御して、この周期の変動に追従し、常に基準値Ａを
保持するようにクロックを発生するまでの動作は、前述
の従来の技術の例で示したものと共通であり、説明が重
複するのでここでは省略する。
【００１９】次に、クロック発生回路１０から出力され
るクロックＣＫをＡＤＣ１，２のクロックとして、入力
した映像信号の色信号成分ＩＣおよび輝度信号成分ＩＶ
を、それぞれアナログディジタル変換し、ディジタル色
信号データおよびディジタル輝度信号データとして、メ
モリ回路３に格納する動作も、前述の従来の技術の例で
示したものと共通であり、説明が重複するのでここでは
省略する。
るクロックＣＫをＡＤＣ１，２のクロックとして、入力
した映像信号の色信号成分ＩＣおよび輝度信号成分ＩＶ
を、それぞれアナログディジタル変換し、ディジタル色
信号データおよびディジタル輝度信号データとして、メ
モリ回路３に格納する動作も、前述の従来の技術の例で
示したものと共通であり、説明が重複するのでここでは
省略する。
【００２０】次に、制御回路１２は、同期分離回路９か
らの水平同期信号Ｈと、カウンタ１１の出力と、基準ク
ロックＦＢとを入力とし、メモリ回路３の動作を制御す
るための従来例と同様の制御信号ＭＣと、メモリ回路３
の読出し用と遅延回路４およびデータ発生回路５との入
出力用のクロックＦＡと、データ選択回路のデータ選択
を制御する選択信号ＳＷとを出力する。
らの水平同期信号Ｈと、カウンタ１１の出力と、基準ク
ロックＦＢとを入力とし、メモリ回路３の動作を制御す
るための従来例と同様の制御信号ＭＣと、メモリ回路３
の読出し用と遅延回路４およびデータ発生回路５との入
出力用のクロックＦＡと、データ選択回路のデータ選択
を制御する選択信号ＳＷとを出力する。
【００２１】クロックＦＡは、基準クロックＦＢの周期
を基準値とし、クロック発生回路１０の出力クロックＣ
Ｋの周期との差に応じて周期が変動するクロックであ
る。すなわち、水平同期信号Ｈの周期ごとのクロック発
生回路１０の出力クロックＣＫを計測するカウンタ１１
の計測値と、基準クロックＦＢの周期とを比較し、その
差に応じて周期が変動する。
を基準値とし、クロック発生回路１０の出力クロックＣ
Ｋの周期との差に応じて周期が変動するクロックであ
る。すなわち、水平同期信号Ｈの周期ごとのクロック発
生回路１０の出力クロックＣＫを計測するカウンタ１１
の計測値と、基準クロックＦＢの周期とを比較し、その
差に応じて周期が変動する。
【００２２】このクロックＦＡを基準として、メモリ回
路３から格納されてあるディジタル色信号データおよび
ディジタル輝度信号データからなる格納データを読出
し、読出しデータＭ０として遅延回路４とデータ発生回
路５に入力する。データ発生回路５では、この読出しデ
ータＭ０とその前に読出された前読出しデータとの平均
演算を行ない平均値データＭ２を出力する。一方、遅延
回路４は、入力した読出しデータＭ０を遅延させ平均値
データＭ３と出力タイミングを一致させた遅延データＭ
１を出力する。
路３から格納されてあるディジタル色信号データおよび
ディジタル輝度信号データからなる格納データを読出
し、読出しデータＭ０として遅延回路４とデータ発生回
路５に入力する。データ発生回路５では、この読出しデ
ータＭ０とその前に読出された前読出しデータとの平均
演算を行ない平均値データＭ２を出力する。一方、遅延
回路４は、入力した読出しデータＭ０を遅延させ平均値
データＭ３と出力タイミングを一致させた遅延データＭ
１を出力する。
【００２３】データ選択回路６は、入力された遅延デー
タＭ１および平均値データＭ２のいずれかを選択信号Ｓ
Ｗにより選択し、基準クロックＦＢのタイミングに同期
して保持し出力する。
タＭ１および平均値データＭ２のいずれかを選択信号Ｓ
Ｗにより選択し、基準クロックＦＢのタイミングに同期
して保持し出力する。
【００２４】データ選択回路６の出力はＤＡＣ７，８に
より、それぞれ、ディジタルアナログ変換されて色信号
出力ＯＣおよび輝度信号出力ＯＶを出力する。
より、それぞれ、ディジタルアナログ変換されて色信号
出力ＯＣおよび輝度信号出力ＯＶを出力する。
【００２５】図２（Ａ），（Ｂ）は、図１で示す本実施
例の回路の動作を示すタイムチャ―トであり、（Ａ）は
ジッタによる水平同期信号の周期が基準値より小さくな
った場合の、（Ｂ）は水平同期信号の周期が基準値より
大きくなった場合の動作をそれぞれ示す。
例の回路の動作を示すタイムチャ―トであり、（Ａ）は
ジッタによる水平同期信号の周期が基準値より小さくな
った場合の、（Ｂ）は水平同期信号の周期が基準値より
大きくなった場合の動作をそれぞれ示す。
【００２６】図２（Ａ），（Ｂ）において、Ｄ０，Ｄ１
…は、それぞれデータの番号を示し、Ｄ０１，Ｄ１２，
…は、それぞれ（Ｄ０＋Ｄ１）／２，（Ｄ１＋Ｄ２）／
２，…、すなわち、相続くデータの相加平均を示す。
…は、それぞれデータの番号を示し、Ｄ０１，Ｄ１２，
…は、それぞれ（Ｄ０＋Ｄ１）／２，（Ｄ１＋Ｄ２）／
２，…、すなわち、相続くデータの相加平均を示す。
【００２７】まず（Ａ）に示すように、クロック発生回
路１０が水平同期信号の周期変動、すなわち、ジッタに
追従できず、その結果、カウンタ１１による計測値が基
準値Ａよりｍだけ小さくなったと仮定する。すると、メ
モリ回路３に書込まれたディジタル色信号データおよび
ディジタル輝度信号データからなる格納データは、ｍ個
だけ不足した状態になっている。そこで、メモリ回路３
の読出しクロックＦＡは、ｍ個の不足を検出した水平同
期期間の読出しデータＭ０に対し、ｍ回だけ均等な間隔
で周期を長くする。
路１０が水平同期信号の周期変動、すなわち、ジッタに
追従できず、その結果、カウンタ１１による計測値が基
準値Ａよりｍだけ小さくなったと仮定する。すると、メ
モリ回路３に書込まれたディジタル色信号データおよび
ディジタル輝度信号データからなる格納データは、ｍ個
だけ不足した状態になっている。そこで、メモリ回路３
の読出しクロックＦＡは、ｍ個の不足を検出した水平同
期期間の読出しデータＭ０に対し、ｍ回だけ均等な間隔
で周期を長くする。
【００２８】次に、データ発生回路５から、算出された
読出しデータＭ０と一つ前の読出しデータとの平均値デ
ータＭ２が出力される。また、遅延データＭ１は、平均
値データＭ２と出力タイミングが一致するように調整さ
れている。ここで、選択信号ＳＷが図２（Ａ）に示すタ
イミングでデータ選択回路６に入力されると、データＳ
ＷＯが選択される。このデータＳＷＯを基準クロックＦ
Ｂの立上りで保持し、出力することにより、データＳＯ
が出力される。
読出しデータＭ０と一つ前の読出しデータとの平均値デ
ータＭ２が出力される。また、遅延データＭ１は、平均
値データＭ２と出力タイミングが一致するように調整さ
れている。ここで、選択信号ＳＷが図２（Ａ）に示すタ
イミングでデータ選択回路６に入力されると、データＳ
ＷＯが選択される。このデータＳＷＯを基準クロックＦ
Ｂの立上りで保持し、出力することにより、データＳＯ
が出力される。
【００２９】以上の動作により、１つの平均値データＭ
２が挿入され、これをｍ回繰返すことにより、不足した
データを充填することができ、クロック発生回路１０が
水平同期信号のジッタに追従できなくても正規の基準信
号を形成するように時間軸補正が可能となる。
２が挿入され、これをｍ回繰返すことにより、不足した
データを充填することができ、クロック発生回路１０が
水平同期信号のジッタに追従できなくても正規の基準信
号を形成するように時間軸補正が可能となる。
【００３０】次に、（Ｂ）に示すように、クロック発生
回路１０が水平同期信号の周期変動、すなわち、ジッタ
に追従できず、その結果、カウンタ１１による計測値が
基準値Ａよりｌだけ大さくなったと仮定する。すると、
メモリ回路３に書込まれたディジタル色信号データおよ
びディジタル輝度信号データからなる格納データは、ｌ
個だけ超過した状態になっている。そこで、メモリ回路
３の読出しクロックＦＡは、ｌ個の超過を検出した水平
同期期間の読出しデータＭ０に対し、ｌ回だけ均等な間
隔で周期を短くする。
回路１０が水平同期信号の周期変動、すなわち、ジッタ
に追従できず、その結果、カウンタ１１による計測値が
基準値Ａよりｌだけ大さくなったと仮定する。すると、
メモリ回路３に書込まれたディジタル色信号データおよ
びディジタル輝度信号データからなる格納データは、ｌ
個だけ超過した状態になっている。そこで、メモリ回路
３の読出しクロックＦＡは、ｌ個の超過を検出した水平
同期期間の読出しデータＭ０に対し、ｌ回だけ均等な間
隔で周期を短くする。
【００３１】次に、データ発生回路５から、算出された
読出しデータＭ０と一つ前の読出しデータとの平均値デ
ータＭ２が出力される。また、遅延データＭ１は、平均
値データＭ２と出力タイミングが一致するように調整さ
れている。ここで、選択信号ＳＷが図２（Ｂ）に示すタ
イミングでデータ選択回路６に入力されると、データＳ
ＷＯが選択される。このデータＳＷＯを基準クロックＦ
Ｂの立上りで保持し、出力することにより、データＳＯ
が出力される。
読出しデータＭ０と一つ前の読出しデータとの平均値デ
ータＭ２が出力される。また、遅延データＭ１は、平均
値データＭ２と出力タイミングが一致するように調整さ
れている。ここで、選択信号ＳＷが図２（Ｂ）に示すタ
イミングでデータ選択回路６に入力されると、データＳ
ＷＯが選択される。このデータＳＷＯを基準クロックＦ
Ｂの立上りで保持し、出力することにより、データＳＯ
が出力される。
【００３２】以上の動作により、１つの平均値データＭ
２が間引され、これをｌ回繰返すことにより、超過した
データを間引することができ、クロック発生回路１０が
水平同期信号のジッタに追従できなくても正規の基準信
号を形成するように時間軸補正が可能となる。
２が間引され、これをｌ回繰返すことにより、超過した
データを間引することができ、クロック発生回路１０が
水平同期信号のジッタに追従できなくても正規の基準信
号を形成するように時間軸補正が可能となる。
【００３３】次に、本発明の第二の実施例について説明
する。
する。
【００３４】図３は、本発明の第二の実施例を示すブロ
ック図である。
ック図である。
【００３５】前述の第一の実施例に対する本実施例の相
違点は、入力の色信号としてサブキャリアで変調された
色信号ＩＣＢを入力することに対応して、復調回路１４
と、データ変換回路１５と、出力側の変調回路１６とが
付加されたことである。
違点は、入力の色信号としてサブキャリアで変調された
色信号ＩＣＢを入力することに対応して、復調回路１４
と、データ変換回路１５と、出力側の変調回路１６とが
付加されたことである。
【００３６】色信号ＩＣＢのサブキャリア信号に同期
し、その４倍に逓倍された周波数のクロックＣＫＢによ
り、ＡＤＣ１のアナログディジタル変換を行なう。ＡＤ
Ｃ１の出力データは、復調回路１４により、色信号を復
調し、色差信号に変換する。この色差信号はデータ変換
回路１５により、クロック発生回路１０からのクロック
ＣＫに同期するように変換される。
し、その４倍に逓倍された周波数のクロックＣＫＢによ
り、ＡＤＣ１のアナログディジタル変換を行なう。ＡＤ
Ｃ１の出力データは、復調回路１４により、色信号を復
調し、色差信号に変換する。この色差信号はデータ変換
回路１５により、クロック発生回路１０からのクロック
ＣＫに同期するように変換される。
【００３７】次に、データ選択回路６から出力された色
差信号は、変調回路１６に入力され、ここでサブキャリ
アで変調された色信号に変換されＤＡＣ７に入力され
る。
差信号は、変調回路１６に入力され、ここでサブキャリ
アで変調された色信号に変換されＤＡＣ７に入力され
る。
【００３８】以上以外は前述の第一の実施例と同様の動
作を行なう。
作を行なう。
【００３９】
【発明の効果】以上説明したように、本発明の時間軸補
正回路は、メモリ回路からの読出しデータとその前の読
出しデータとの平均値データを発生するデータ発生回路
と、読出しデータを平均値データの出力タイミングと一
致するよう遅延する遅延回路と、平均値データ又は遅延
データのいずれか一方を選択するデータ選択回路と、メ
モリ回路の書込み読出し制御信号と、追従クロックと基
準クロックの周期との差に応じて周期が変動するメモリ
回路の読出し用と遅延回路およびデータ発生回路との入
出力制御用のクロックと、データ選択信号とを出力する
制御回路とを備えることにより、水平同期期間ごとに書
込まれたデータの過不足を監視し、過不足を検出すると
メモリ回路から読出されるデータに充填データを挿入あ
るいは超過データを間引することにより過不足を補償す
るので、水平同期信号の周期の変動であるジッタに対す
るクロック発生回路の追従能力の限界周波数を越えるジ
ッタに対しても、常に正規の基準信号を生成するように
時間軸補正が可能であるという効果がある。
正回路は、メモリ回路からの読出しデータとその前の読
出しデータとの平均値データを発生するデータ発生回路
と、読出しデータを平均値データの出力タイミングと一
致するよう遅延する遅延回路と、平均値データ又は遅延
データのいずれか一方を選択するデータ選択回路と、メ
モリ回路の書込み読出し制御信号と、追従クロックと基
準クロックの周期との差に応じて周期が変動するメモリ
回路の読出し用と遅延回路およびデータ発生回路との入
出力制御用のクロックと、データ選択信号とを出力する
制御回路とを備えることにより、水平同期期間ごとに書
込まれたデータの過不足を監視し、過不足を検出すると
メモリ回路から読出されるデータに充填データを挿入あ
るいは超過データを間引することにより過不足を補償す
るので、水平同期信号の周期の変動であるジッタに対す
るクロック発生回路の追従能力の限界周波数を越えるジ
ッタに対しても、常に正規の基準信号を生成するように
時間軸補正が可能であるという効果がある。
【図１】本発明の時間軸補正回路の第一の実施例を示す
ブロック図である。
ブロック図である。
【図２】本実施例の時間軸補正回路における動作の一例
を示すタイムチャートである。
を示すタイムチャートである。
【図３】本発明の時間軸補正回路の第二の実施例を示す
ブロック図である。
ブロック図である。
【図４】従来の時間軸補正回路の一例を示すブロック図
である。
である。
１，２ ＡＤＣ ３ メモリ回路 ４ 遅延回路 ５ データ発生回路 ６ データ選択回路 ７，８ ＤＡＣ ９ 同期分離回路 １０ クロック発生回路 １１ カウンタ １２，１３ 制御回路 １４ 復調回路 １５ データ変換回路 １６ 変調回路
Claims (3)
- 【請求項１】 入力した映像信号をアナログディジタル
変換したディジタル映像データを格納するメモリ回路
と、 前記アナログディジタル変換用の第一のクロックを出力
し前記映像信号から分離した水平同期信号の一周期ごと
に計数した前記第一のクロックの計数値が予め定めた基
準値に対し一致するよう追従するクロック発生回路と、 前記水平同期信号の周期ごとの前記第一のクロックを計
測するカウンタと、 前記メモリ回路から読出された前記ディジタル映像デー
タである第一の読出しデータと前記第一の読出しデータ
の前に読出されたデータである第二の読出しデータとの
平均演算を行ない平均値データを発生するデータ発生回
路と、 前記第一の読出しデータを制御回路の制御により前記平
均値データの出力タイミングと一致するよう遅延し遅延
データを出力する遅延回路と、 選択信号により前記平均値データおよび前記遅延データ
のいずれか一方を選択するデータ選択回路と、 前記カウンタの計測値と基準クロックである第二のクロ
ックとを入力し前記メモリ回路の書込み読出し動作を制
御する制御信号と、前記カウンタの計測値と前記第二の
クロックの周期との差に応じて周期が変動する前記メモ
リ回路の読出し用と前記遅延回路および前記データ発生
回路との入出力制御用の第三のクロックと、前記データ
選択回路のデータ選択を制御する前記選択信号とを出力
する制御回路とを備えることを特徴とする時間軸補正回
路。 - 【請求項２】 前記映像信号を構成する色信号と輝度信
号とが分離して入力され前記輝度信号から前記水平同期
信号を分離するとともにそれぞれ前記アナログディジタ
ル変換された色信号ディジタルデータと輝度信号ディジ
タルデータとからなる前記ディジタル映像データを前記
メモリ回路に格納することを特徴とする請求項１記載の
時間軸補正回路。 - 【請求項３】 前記映像信号を構成する前記色信号が副
搬送波により変調され前記副搬送波の周波数の４倍の周
波数のクロックによりアナログディジタル変換をするア
ナログディジタル変換回路と、 前記アナログディジタル変換回路の出力を復調する復調
回路と、 前記復調回路の出力を前記第一のクロックに同期した前
記ディジタル色信号データに変換するデータ変換回路
と、 前記データ選択回路の出力データを構成する前記ディジ
タル色信号データを変調する変調回路とを備えることを
特徴とする請求項２記載の時間軸補正回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3232721A JPH0575975A (ja) | 1991-09-12 | 1991-09-12 | 時間軸補正回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3232721A JPH0575975A (ja) | 1991-09-12 | 1991-09-12 | 時間軸補正回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0575975A true JPH0575975A (ja) | 1993-03-26 |
Family
ID=16943749
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3232721A Pending JPH0575975A (ja) | 1991-09-12 | 1991-09-12 | 時間軸補正回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0575975A (ja) |
-
1991
- 1991-09-12 JP JP3232721A patent/JPH0575975A/ja active Pending
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