KR940007998B1 - 시간축 보정 장치의 기록 클럭 발생 회로 - Google Patents

시간축 보정 장치의 기록 클럭 발생 회로 Download PDF

Info

Publication number
KR940007998B1
KR940007998B1 KR1019860002067A KR860002067A KR940007998B1 KR 940007998 B1 KR940007998 B1 KR 940007998B1 KR 1019860002067 A KR1019860002067 A KR 1019860002067A KR 860002067 A KR860002067 A KR 860002067A KR 940007998 B1 KR940007998 B1 KR 940007998B1
Authority
KR
South Korea
Prior art keywords
signal
frequency
circuit
write clock
voltage
Prior art date
Application number
KR1019860002067A
Other languages
English (en)
Other versions
KR860007832A (ko
Inventor
쯔도무 다까모리
요시유끼 나까무라
Original Assignee
소니 가부시끼가이샤
오오가 노리오
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 소니 가부시끼가이샤, 오오가 노리오 filed Critical 소니 가부시끼가이샤
Publication of KR860007832A publication Critical patent/KR860007832A/ko
Application granted granted Critical
Publication of KR940007998B1 publication Critical patent/KR940007998B1/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04N—PICTORIAL COMMUNICATION, e.g. TELEVISION
    • H04N9/00—Details of colour television systems
    • H04N9/79—Processing of colour television signals in connection with recording
    • H04N9/87—Regeneration of colour television signals
    • H04N9/89—Time-base error compensation
    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04N—PICTORIAL COMMUNICATION, e.g. TELEVISION
    • H04N9/00—Details of colour television systems
    • H04N9/79—Processing of colour television signals in connection with recording
    • H04N9/87—Regeneration of colour television signals
    • H04N9/89—Time-base error compensation
    • H04N9/896—Time-base error compensation using a digital memory with independent write-in and read-out clock generators

Landscapes

  • Engineering & Computer Science (AREA)
  • Multimedia (AREA)
  • Signal Processing (AREA)
  • Television Signal Processing For Recording (AREA)
  • Electric Clocks (AREA)
  • Graft Or Block Polymers (AREA)
  • Organic Insulating Materials (AREA)
  • Diaphragms For Electromechanical Transducers (AREA)
  • Signal Processing Not Specific To The Method Of Recording And Reproducing (AREA)

Abstract

내용 없음.

Description

시간축 보정 장치의 기록 클럭 발생 회로
제 1 도는 본 발명의 일 실시예를 도시하는 블럭도.
제 2 도는 제 1 도의 주파수 식별 회로(14)의 주파수 특성을 도시하는 개략도.
제 3 도는 본 발명의 제 2 의 실시예를 도시하는 블럭도.
제 4 도는 제 3 도의 분주회로(25)의 기능을 설명하기 위한 개략선도.
제 5 도는 시간축 보정 장치의 전체 구성을 도시하는 블럭도.
* 도면의 주요부분에 대한 부호의 설명
2 : 기록 클럭 발생 회로 5 : 메모리
11 : 시작 펄스 발생 회로
2 : 전압 제어형 발진기(시작/중지형 발진기 ; VCO)
14 : 주파수 식별 회로 15 : 피크 검파 회로
17 : 제 1 홀드 회로 19 : PLL회로
20 : 제 2 홀드 회로 21 : 차전압 검출 회로
BURST : 재생 버스트 신호 H : 재생 수평 동기 신호
WCK : 기록 클럭신호
[산업상의 이용분야]
본 발명은 시간축 보정 장치의 기록 클럭 발생 회로에 관한 것이며, 특히 비디오 테이프 레코더(VTR)에 있어서, 재생 영상 신호의 정확한 위상 정보와 주파수 정보를 갖는 기록 클럭 신호를 발생시키기 위한 것이다.
[발명의 개요]
본 발명은 재생 버스트 신호 및 재생 수평 동기 신호에 의거하여 시간축 보정용 메모리에 대한 기록 클럭 신호를 발생하는 시간축 보정 장치의 기록 클럭 발생 회로에 있어서, 시작 및 중지를 제어할 수 있는 전압 제어형 발진기의 발진을 재생 버스트 신호에 의거하여 시작함과 동시에, 그 발진 출력에서 발생된 기록 클럭 신호의 주파수와, 재생 수평 동기 신호로부터 형성된 주파수 변동 신호의 주파수와의 차를 주파수 식별회로를 이용하여 검출하고, 이러한 주파수 차가 없어지도록 전압 제어형 발진기를 제어함으로써, 재생 영상 신호에 포함된 위상 정보 및 시간축 변동 정보를 정확하게 포함하는 기록 클럭 신호를 간단한 구성에 의해 발생시키려는 것이다.
[종래 기술]
VTR의 시간축 보정 장치(TBC)는 제 5 도에 도시하는 것과 같은 원리 구성을 가지며, 동기 버스트 분리회로(1)는 테이프에서 재생된 재생 영상 신호 VDIN로부터 재생 동기 신호 SYNC, 재생 버스트 신호 BURST를 분리하여 기록 클럭 발생 회로(2)에 입력한다.
기록 클럭 발생 회로(2)는 재생 동기 신호 SYNC 및 재생 버스트 신호 BURST에 동기하여, 시간축 변동을 수반한 기록 클럭 신호 WCK 및 기록 시작 펄스 신호
WZERO을 발생한다. 기록 클럭 신호 WCK는 아날로그-디지탈 변환 회로(3)에 샘플링 펄스 신호로서 부여됨과 동시에, 기록 시작 펄스 신호 WZERO와 함께 메모리 제어 회로(4)에 공급된다.
메모리 제어 회로(4)는 기록 시작 펄스 신호 WZERO를 받았을 때, 메모리(5)에 대해서 각 주사 라인의 선두 어드레스를 지정하고, 그후 기록 클럭 신호 WCK에 응답하여 어드레스를 차례로 증가시킴으로써, 아날로그-디지탈 변환 회로(3)에서 얻어지는 영상 신호 데이타 VDIND를 1주사라인 분씩 메모리 (5)에 차례로 기록해간다.
메모리(5)에 기록된 데이타는 안정한 주기의 기준 펄스 신호 VDRFF에 기초한 판독 클럭 발생 회로(6)로부터 발생되는 판독 클럭 신호 RCK 및 판독 시작 펄스 신호 RZERO에 응답하여 판독된다.
이 영상 신호 데이타는 판독 클럭 신호 RCK에 의해 구동되는 디지탈-아날로그 변환 회로(7)를 통해 아날로그 신호로 변환되어 위상 조정 회로(8)에 인가된다. 위상 조정 회로(8)는 판독 클럭 발생 회로(6)로부터 주어진 동기 신호 SYNCX, 버스트 신호 BURSTX, 블랭크 펄스 BLKX를 함께 수신하여 재생 영상 출력 신호 VDOUT를 발생한다.
제 5 도에 도시된 시간축 보정 장치(TBC)에 있어서, 메모리(5)에 각 주사라인의 영상 신호 데이타가 기록될 경우, 그 위상이 재생 영상 신호 VDIN에 포함된 지터(jitter)에 따라 정확하게 변하는 기록 클럭 신호 WCK가 발생되지 않으면, 메모리(5)에 대해서 재생 영상 신호를 정확하게 기록할 수가 없다. 즉, 색어긋남이 생겨서 재현성이 우수한 재생 영상 출력 신호 VDOUT를 얻을 수가 없다.
[발명이 해결하려는 문제점]
이때문에, 재생 영상 신호 VDIN의 위상 정보 및 주파수 변동 정보를 포함하는 기록 클럭 신호 WCK를 정확하게 발생할 필요가 있다(일본 특허출원 소화 제 60-24669호).
따라서, 단순히 재생 버스트 신호 BURST를 이용하여 위상 동기를 걸어 기록 클럭 신호 WCK를 발생시키는 방법은 초기 위상 정보를 만족시키지만, 주파수 변동 정보를 기록 클럭 신호 WCK에 포함시킬 수가 없으며 주파수 변동이 큰 VTR에 있어서 실용적인 방법이 아니다.
이를 해결하기 위해, 종래에는 주파수 변동 정보를 재생 수평 동기 신호에서 얻음과 동시에, 위상 정보를 재생 버스트 신호 BURST에서 얻어 기록 클럭 신호 WCK를 발생하는 방법이 채용되고 있었다. 이 방법의 기록 클럭 발생 회로는 재생 수평 동기 신호를 PLL(Phase Locked Loop)회로에 통과시켜 재생 영상 신호 VDIN의 주파수 변동에 따른 신호를 형성하며, 이 신호를 재생 버스트 신호 BURST의 위상에 강제적으로 동기시키기 위해 위상을 시프트하도록 구성하고 있다.
그러나, 이 동기 구성은 주파수 변동을 갖는 신호의 변동분을 디지탈적으로 ±1/2파장내로 억제하고, 동기화 회로는 아날로그식으로 구성되어 있으므로 회로가 복잡해지는 단점이 있다.
본 발명은 이를 고려하여 이루어진 것으로서, 재생 영상 신호의 정확한 위상 정 및 주파수 변동 정보를 포함하는 기록 클럭 신호를 간단히 구성으로 얻는 시간축 보정 장치의 기록 클럭 발생 회로를 제공하고자 한다.
[문제점을 해결하기 위한 수단]
상기 문제점을 해결하기 위해서, 본 발명은 재생 영상 신호 VDIN에서 분리된 재생 버스트 신호 BURST 및 재생 수평 동기 신호 H에 기초하여 시간축 보정용 메모리(5)에 대한 기록 클럭 신호 WCK를 발생하는 시간축 보정 장치의 기록 클럭 발생 회로(2)에 있어서, 재생 수평 동기 신호 H를 체배하여 재생 영상 신호 VDIN의 시간축 변동에 의하여 주파수가 변동하는 주파수 변동 신호 S19를 형성하는 PLL회로(19)와, 발진의 시작 중지(start-stop)를 제어할 수 있고 발진 출력을 기록 클럭 신호 WCK로서 출력하는 전압 제어형 발진기(VCO)(12)와, 재생 버스트 신호 BURST에 의거하여 VCO(12)의 발진을 중지시키고 재개하는 시작 펄스 신호 STRT를 발생하는 시작 펄스 발생 회로(11)와, 기록 클럭 신호 WCK 또는 주파수 변동 신호 S19의 주파수에 의하여 진폭이 변하는 출력 신호 S14를 출력하는 주파수 식별 회로(14)와, 주파수 식별 회로(14)의 출력 신호 S14에 의한 직류 전압 신호 S15를 얻는 피크 검파 회로(15)와, 기록 클럭 신호 WCK의 주파수에 의한 직류 전압 신호 S15를 홀드하는 홀드 회로(17)와, 주파수 변동 신호 S19의 주파수에 의한 직류 전압 신호 S15를 홀드하는 홀드 회로(20)와, 홀드 회로(17) 및 (20)에 각각 홀드된 직류 전압 신호간의 차전압을 검출하고 이 차전압에 기초하여 VCO(12)의 발진 주파수를 가변시키는 차전압 검출 회로(21)를 갖추고 있다.
[작용]
VCO(12)는 시작 펄스 발생 회로(11)가 재생 버스트 신호 BURST의 1파로부터 형성한 시작 펄스 신호 STRT에 기초하여 발진을 시작하고, 그 발진 출력은 기록 클럭 신호 WCK로서 출력된다. 따라서, 기록 클럭 신호 WCK의 초기 위상은 재생 버스트 신호 BURST의 위상 즉, 재생 영상 신호 VDIN의 위상에 동기하게 된다.
또한, 기록 클럭 신호 WCK의 주파수는 주파수 식별 회로(14)에 의해 진폭 변화 형태로 검출되고, 또다시 피크 검파 회로(15)를 통해 직류 전압 신호로 변환되어서 홀드회로(17)에 홀드된다. 한편, 주파수 변동 신호 S19의 주파수에 따라 변하는 직류 전압 신호는 상기와 동일하게 홀드된다. 이 신호 S19는 재생 수평 동기 신호 H에 의거하여 재생 영상 신호 VDIN의 시간축 변동을 갖도록 PLL회로(19)에 의해 형성된다.
따라서, 상기 홀드된 직류 전압 신호간의 차를 0으로 하도록 차전압 검출 회로(21)에서 VCO(12)에 제어신호 S21를 부여함으로써, 기록 클럭 신호 WCK는 재생 영상 신호 VDIN의 시간축 변동을 계속 따르게 된다.
그결과, 기록 클럭 신호 WCK는 재생 영상 신호 VDIN가 갖는 위상 정보 및 시간축 변동 정보를 정확하게 갖게되고, 이 기록 클럭 신호 WCK에 응답하여 영상 신호가 메모리(5)에 기록될 때, 재현성이 우수한 화면이 얻어진다. 한편, 회로 구성은 종래에 비해서 매우 간단하게 된다.
[실시예]
이하, 도면에서 본 발명의 일실시예를 상세히 기술하기로 한다. 제 1 도에 있어서, 참조번호(10)는 제 5 도의 기록 클럭 발생 회로(2)의 기록 클럭 발생부를 도시하는 것이다.
기록 클럭 발생부(10)에 있어서, 제 5 도의 동기 버스트 분리 회로(1)가 분리한 재생 버스트 신호 BURST는 시작 펄스 발생 회로(11)에 부여된다. 시작 펄스 발생 회로(11)는 재생 버스트 신호 BURST의 부호 변환점에 의거하여 이 버스트 신호의 소정의 제 1 파를 끌어내어, 펄스 정형하여 시작 중지형(전압 제어형)발진기(VCO)(12)에 부여한다.
시작 중지형 VCO(12)은 시작 펄스 신호 STRT가 주어지면 리셋트되고, 강제적으로 위상이 기준 위상으로 위상 시프트되어 발진한다. 그 발진 주파수는 부반송파 주파수 fsc의 4배인 4fsc로 선정되며 이 발진 신호는 기록 클럭 신호 WCK로서 출력된다. 또한, 기록 클럭 신호 WCK는 제 1 스위칭 회로(13)를 통해 주파수 식별 회로(14)에 주어진다.
주파수 식별 회로(14)는 예컨대 저역 통과 필터로 구성되는데, 그 주파수 특성은 제 2 도에 도시하는 바와같이, 부반송파 주파수의 4배인 주파수 4fsc가 주파수 식별 영역(차단 주파수 영역) AF의 거의 중심에 위치하고, 재생 영상 신호 VDIN의 시간축 변동에 응답하여 그 주파수 4fsc가 변동할 수 있는 주파수 대 BF가 주파수 식별 영역 AF내에 위치하도록 선정되어 있다. 따라서, 이 주파수 식별 회로(14)를 통해서, 기록 클럭 신호 WCK의 주파수에 응답하여 진폭이 변하는 식별 신호 S14가 얻어진다.
피크 검파 회로(15)는 주파수 식별 회로(14)로부터 공급된 식별 신호 S14의 피크 전압을 홀드하여 직류화하며, 그 직류 전압 신호 S15는 제 2 스위칭 회로(16)를 통해 제 1 홀드 회로(17)에 공급된다.
여기에서, 제 1 스위칭 회로(13) 및 제 2 스위칭 회로(16)는 연동하여 스위칭되며, 기록 클럭 신호 WCK가 주어지는 제 1 입력단(13a)으로 제 1 스위칭 회로(13)가 스위칭되어 있을때에, 제 2 스위칭 회로(16)는 제 1 홀드 회로(17)에 접속된 제 1 출력단(16a)으로 스위칭된다. 따라서, 홀드 회로(17)는 기록 클럭 신호 WCK의 주파수를 나타내는 직류 전압 신호 S15를 홀드한다.
또한, 기록 클럭 발생부(10)에 있어서, 제 5 도의 동기 버스트 분리 회로(1)를 통해 분리된 재생 동기 신호 SYNC중 재생 수평 동기 신호 H는 PLL회로(19)에 인가된다. PLL회로(19)는 시간축 변동이 그대로 포함되도록 재생 수평 동기 신호 H를 체배하여 얻은 신호 S19, 즉, 부반송파 주파수 fsc의 4배인 주파수 4fsc를 중심으로 변동하는 주파수 변동 신호인 S19를 얻어 스위칭회로(13)의 제 2 입력단(13b)에 인가한다.
제 2 홀드 회로(20)는 스위칭 회로(13)가 제 2 입력단(13b)에 접속되고, 스위칭회로(16)가 연동하여 제 2 출력단(16b)에 접속되어 있을때의 피크 검파 회로(15)의 직류 전압 신호 S15를 홀드한다. 따라서, 제 2 홀드 회로(20)는 주파수 변동 신호 S19의 주파수에 직류 전압 신호 S15를 홀드한다.
제1 및 제 2 홀드 회로(17), (20)의 홀드 출력 S17 및 S20은 각각 차 전압 검출 회로(21)에 인가되어 감산된다. 이 감산에 의한 차 전압 신호 S21는 시작 중지형 VCO(12)에 제어신호로서 인가된다. VCO(12)는 이 제어 신호 S21에 의거하여 제어되고, 기록 클럭 신호 WCK의 주파수가 주파수 변동 신호 S19의 주파수 변동을 갖도록 발진한다.
여기에서, 스위칭 회로(13), (16) 스위칭 제어 회로(18)에 의해 스위칭 제어된다. 스위칭 제어 회로(18)에는 재생 수평 동기 신호 H가 인가되고, 이것에 의하여 예컨대 수평 동기 구간마다 논리 레벨이 반전되는 스위칭 제어 신호 S18를 형성하여 스위칭 회로(13), (16)를 수평 동기 구간마다 스위칭시킨다.
제 1 도의 구성에 있어서, 재생 버스트 신호 BURST는 시작 펄스 발생회로(11)가 형성한 시작 펄스 신호 STRT에 의해 시작 중지형 VCO(12)를 수평 동기 구간마다 리셋트하도록 하고 있으므로, 기록 클럭 신호 WCK의 초기 위상은 재생 영상 신호 VDIN의 위상과 일치한다.
또한, 기록 클럭 신호 WCK의 주파수는 스위치 회로(13), 주파수 식별 회로(14), 피크 검파 회로(15), 스위칭 회로(16)의 경로를 통해서 직류 전압 신호 S15로 변환되어 홀드 회로(17)에서 홀드된다. 이것에 대해서, 재생 수평 동기 신호 H에 의하여 형성된 주파수 변동 신호 S19는 스위칭 회로(13), 주파수 식별 회로(14), 피크 검파회로(15), 스위칭 회로(16)의 상기 경로를 통해서 직류 전압 신호로 변환되어서 홀드 회로(20)에서 홀드된다.
상기 홀드된 전압 신호 S17 및 S20이 차 전압 검출 회로(21)에서 감산되고, 그 차 전압 신호 S21가 VCO(12)에 주어져, 그 차 전압 신호 S21가 표시하는 차 전압이 0이 되도록 발진 주파수가 제어된다. 이리하여, 기록 클럭 신호 WCK는 주파수 변동 신호 S19가 갖는 시간축 변동, 즉, 재생 영상 신호 VDIN가 갖는 시간축 변동을 갖게된다. 상술된 대로, 제 2 도에 도시된 회로에 있어서, 재생 버스트 신호 BURST에 의해 주어진 초기 위상 정보 및, 재생 수평 동기 신호 H에 의해 주어진 주파수 변동 정보를 갖는 기록 클럭 신호 WCK을 얻을 수 있다. 따라서, 재생 영상 신호 VDIN에 대한 위상 정보는 재생 버스트 신호 BURST에 기초하여 발진하여 VCO(12)의 발진 출력을 기록 클럭 신호 WCK로서 이용하여 검출되며, 재생 영상 신호 VDIN에 대한 주파수 변동 정보는 주파수 변동 신호 S19에 기초하여 변동될 기록 클럭 신호 WCK의 주파수를 허용함으로써 검출된다. 상기와 같이 회로가 구성되므로, 주파수 변동 정보가 검출된 후 강제적으로 위상 동기시키는 복잡한 통상의 위상 동기 회로를 사용하지 않은채 회로를 간략하게 구성할 수 있다.
또한, 주파수를 검출하는 경로가 기록 클럭 신호와 주파수 변동 신호에 공통이므로, 경로 차이에 의한 오차가 없고, 주파수의 차를 정확하게 검출할 수 있다.
제 3 도는 본 발명의 제 2 실시예를 도시하는 것으로, 기록 클럭 신호 WCK와 주파수 변동 신호 S19간에 듀티 비(duty factor)가 달라서, 주파수의 차를 정확하게 검출할 수 없는 사태를 방지하기 위한 구성을 갖는다.
예컨대, 제4a도, 제4c도에 도시하는 바와 같이, 기록 클럭 신호 WCK의 듀티 비가 50[%]이고 주파수 변동 신호 S19의 듀티 비가 30[%]인 경우에는 이들 두 신호 WCK, S19의 주파수가 동일하여도 푸리에 변환후에 기본파 성분 fwck, fs19의 진폭은 기록 클럭 신호 WCK의 진폭 Awck쪽이 주파수 변동 신호 S19의 진폭 As19보다 커진다. 그결과, 제 1 도에 도시된 주파수 식별 회로(14)의 듀티 비가 다른 기록 클럭 신호 WCK 및 주파수 변동 신호 S19가 각각 통과될 때, 입력 기본파 성분의 진폭이 이미 서로 다르므로 출력 신호 S14는 동일 주파수의 경우라도 다른 진폭을 갖게된다. 따라서, 시작 중지형 VCO(12)의 발진이 잘못 제어된다.
상기 문제점을 해결하기 위해, 제 3 도의 실시예에서는 스위칭 회로(13)와 주파수 식별 회로(14)간에 1/2분주 회로(25)를 삽입하여 주파수 식별 회로(14)에 부여하는 신호 S25의 듀티 비를 항상 50[%]가 되도록 한다. 예컨대, 제4a도에 도시된 듀티 비 50[%]의 기록 클럭 신호 WCK는 제4b도에 도시하는 바와 같이 듀티 비50[%]의 신호 S250로 분주되고, 제4c도에 도시된 듀티 비 30[%]의 주파수 변동 신호 S19는 제4d도에 도시하는 바와 같이 듀티 비 50[%]의 신호 S251로 분주된다.
이 제 3 도의 실시예에 의하면, 주파수 변동 신호 S19와 기록 클럭 신호 WCK의 듀티 비가 다른 경우에도 이들 두 신호 S19, WCK의 주파수 차를 정확하게 검출할 수가 있고, 기록 클럭 신호 WCK는 재생 영상 신호 VDIN의 주파수 변동을 계속 따를 수 있다.
또한, 상기 실시예에서는 주파수 식별 회로(14)를 저역 통과 필터로 구성하여 설명하였으나, 이것에 한정하지 않고, 대역 통과 필터, 고역 통과 필터를 사용할 수 있다. 요약하면, 유입 신호(WCK, S19, 이들의 분주신호)의 기본파 성분의 2주파수가 필터의 차단 주파수 영역내에 있도록 주파수 특성을 적용할 수 있으며, 이와 같이 하여도 상기 경우와 동일한 효과를 얻을 수가 있다.
또한, 상기 실시예에서는 저역 통과 필터(14), 피크 검파 회로(15)를 주파수 변동 신호 S19 및 기록 클럭 신호 WCK에 공통으로 사용하는 것으로 도시하였으나, 독립적으로 설치하여도 좋으며, 이 경우에는 스위칭 구성이 생략된다.
[발명의 효과]
이상과 같이 본 발명에 의하면, 재생 버스트 신호에 기초하여 발진하는 VCO의 발진 출력을 기록 클럭 신호로서 출력함과 동시에, 재생 수평 동기 신호에 기초하여 재생 영상 신호의 시간축 변동에 따르는 주파수 변동 신호를 형성하고, 이 주파수 변동 신호와 기록 클럭 신호와의 주파수 차에 의하여 VCO를 제어하도록 하였으므로, 재생 영상 신호의 위상 정보 및 주파수 신호를 정확하게 갖는 기록 클럭 신호를 발생할 수 있는 간단한 구성의 시간축 보정 장치의 기록 클럭 발생회로를 용이하게 얻을 수 있다.

Claims (1)

  1. 재생 영상 신호(VDIN)로부터 분리된 재생 버스트 신호(BURST) 및 재생 수평 동기 신호(H)에 기초하여 시간축 보정용 메모리(5)에 대한 기록 클럭 신호(WCK)를 발생하는 시간축 보정 장치의 기록 클럭 발생 회로(2)에 있어서, 상기 재생 수평 동기 신호(H)의 시간축 변동에 따라 주파수가 변동하는 주파수 변동 신호(S19)를 형성하는 PLL회로(19)와, 발진의 시작 중지가 제어 가능하며, 발진 출력을 상기 기록 클럭 신호(WCK)로서 출력하는 전압 제어형 발진기(12)와, 상기 재생 버스트 신호(BURST)에 기초하여, 상기 전압 제어형 발진기(12)의 발진을 중지시키고 재시작시키는 시작 펄스 신호(STRT)를 발생하는 시작 펄스 발생 회로(11)와, 상기 기록 클럭 신호(WCK)의 주파수 또는 상기 주파수 변동 신호(S19)의 주파수에 따라 진폭이 변하는 출력 신호(S14)를 출력하는 주파수 식별 회로(14)와, 상기 주파수 식별 회로(14)의 상기 출력 신호(S14)에 따라 직류 전압 신호를 얻는 피크 검파 회로(15)와, 상기 기록 클럭 신호(WCK)의 주파수에 따른 상기 직류 전압 신호를 홀드하는 제 1 홀드 회로(17)와, 상기 주파수 변동 신호(S19)의 주파수에 따른 상기 직류 전압 신호를 홀드하는 제 2 홀드 회로(20) 및, 상기 제 1 홀드 회로(17) 및 상기 제 2 홀드 회로(20)에 각각 홀드된 직류 전압 신호간의 차 전압을 검출하고, 이 차전압에 기초하여 상기 전압 제어형 발진기(12)의 발진 주파수를 가변시키는 차 전압 검출 회로(21)를 구비하는 것을 특징으로 하는 시간축 보정 장치의 기록 클럭 발생 회로.
KR1019860002067A 1985-03-25 1986-03-20 시간축 보정 장치의 기록 클럭 발생 회로 KR940007998B1 (ko)

Applications Claiming Priority (3)

Application Number Priority Date Filing Date Title
JP60273 1982-04-13
JP60060273A JPS61219286A (ja) 1985-03-25 1985-03-25 時間軸補正装置の書込クロツク発生回路
JP?60-60273 1985-03-25

Publications (2)

Publication Number Publication Date
KR860007832A KR860007832A (ko) 1986-10-17
KR940007998B1 true KR940007998B1 (ko) 1994-08-31

Family

ID=13137364

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1019860002067A KR940007998B1 (ko) 1985-03-25 1986-03-20 시간축 보정 장치의 기록 클럭 발생 회로

Country Status (8)

Country Link
US (1) US4768103A (ko)
EP (1) EP0196059B1 (ko)
JP (1) JPS61219286A (ko)
KR (1) KR940007998B1 (ko)
AT (1) ATE67059T1 (ko)
AU (1) AU591103B2 (ko)
CA (1) CA1291811C (ko)
DE (1) DE3681189D1 (ko)

Families Citing this family (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0620293B2 (ja) * 1986-09-17 1994-03-16 パイオニア株式会社 時間軸誤差補正装置
US5109281A (en) * 1987-05-25 1992-04-28 Hitachi, Ltd. Video printer with separately stored digital signals printed in separate areas to form a print of multiple images
JPH02185182A (ja) * 1989-01-12 1990-07-19 Canon Inc 画像信号再生装置
DE69031201T2 (de) * 1989-09-29 1998-02-19 Toshiba Kawasaki Kk Phasensynchrone Regeleinrichtung zur Herstellung eines Referenztaktsignals in einem Plattenantriebssystem

Family Cites Families (14)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US3659040A (en) * 1968-09-30 1972-04-25 Victor Company Of Japan A control system for a color synchronizing signal oscillator in a magnetic recording and reproducing apparatus
GB1465314A (en) * 1974-03-16 1977-02-23 Quantel Ltd Digital time base correctors for television equipment
JPS5821872B2 (ja) * 1975-02-17 1983-05-04 ソニー株式会社 パルスハツセイカイロ
US3988531A (en) * 1975-04-02 1976-10-26 Zenith Radio Corporation System for compensating for incorrect duty factor when reading out information stored in a video disc
US4063279A (en) * 1976-06-28 1977-12-13 International Video Corporation Self-tracking injection lock voltage controlled oscillator
JPS5923154B2 (ja) * 1976-10-08 1984-05-31 ソニー株式会社 カラ−映像信号再生装置
JPS5444831A (en) * 1977-09-13 1979-04-09 Nec Corp Correcting equipment for time-axis error
JPS5661873A (en) * 1979-10-25 1981-05-27 Sony Corp Digital video signal processor
JPS5665309A (en) * 1979-10-26 1981-06-03 Sony Corp Time-axis converter
US4594616A (en) * 1980-12-15 1986-06-10 Rca Corporation Recording of timing signals synchronous with a rotary recorder member
JPS57160286A (en) * 1981-03-28 1982-10-02 Sony Corp Time base correcting device
JPS594279A (ja) * 1982-06-29 1984-01-11 Sony Corp 磁気記録再生装置
JPS59172897A (ja) * 1983-03-22 1984-09-29 Victor Co Of Japan Ltd カラ−映像信号再生装置におけるクロツクパルス発生回路
JPS6133575U (ja) * 1984-07-28 1986-02-28 ソニー株式会社 クロツク形成回路

Also Published As

Publication number Publication date
US4768103A (en) 1988-08-30
EP0196059B1 (en) 1991-09-04
ATE67059T1 (de) 1991-09-15
CA1291811C (en) 1991-11-05
JPS61219286A (ja) 1986-09-29
KR860007832A (ko) 1986-10-17
AU591103B2 (en) 1989-11-30
AU5503686A (en) 1986-10-02
EP0196059A2 (en) 1986-10-01
EP0196059A3 (en) 1988-02-10
DE3681189D1 (de) 1991-10-10

Similar Documents

Publication Publication Date Title
US4438456A (en) Time base corrector
KR940007998B1 (ko) 시간축 보정 장치의 기록 클럭 발생 회로
JPH0712229B2 (ja) 時間軸補正装置
JPS583482A (ja) ビデオ信号デジタル処理装置
JPH09182029A (ja) ジッタ低減回路
KR930010936B1 (ko) 지터 검출회로
US5319467A (en) Video tape recorder for recording a video signal with an additional time-base reference signal
JPH0325075B2 (ko)
KR930004219B1 (ko) 시간축 오차보정용 기준신호 기록 및 재생회로
JPS6150557B2 (ko)
JP3081350B2 (ja) 色信号用タイムベースコレクタ回路
JPS5855718B2 (ja) 時間軸補正装置
JP3222356B2 (ja) 疑似ａｆｃ装置
JPH0625103Y2 (ja) 外部リセット機能付きｆｍ変調回路
JPS61184991A (ja) バ−スト同期連続波信号発生回路
KR0115148Y1 (ko) 비데오 테이프 레코더의 헤드 스위칭 포인트 자동 조정회로
JPS62239684A (ja) 磁気記録再生装置
JPS63220472A (ja) ディスク記録情報再生装置における位相同期回路
JPH01302976A (ja) デジタル信号挿入装置
JPS62164269A (ja) 磁気記録再生装置
JPH03184485A (ja) 再生信号処理回路
JPS62239683A (ja) 時間軸補正装置
JPH02241288A (ja) 同期クロック発生装置
JPS60149293A (ja) Ａｐｃ回路
JPH0331039B2 (ko)

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
G160 Decision to publish patent application
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20030716

Year of fee payment: 10

LAPS Lapse due to unpaid annual fee