JPS6355812B2 - - Google Patents

Description

【発明の詳細な説明】 この発明はパルス幅変調方式に関し、例えば家
庭用ビデオテープレコーダー（以下VTRと称す
る）の回転ヘツドデイスクモータとかキヤプスタ
ンモータのサーボ回路に使用して好適する。

一般に家庭用VTRの回転ヘツドデイスクモー
タとかキヤプスタンモータに対しては、記録ビデ
オ信号の垂直同期信号に同期させたり、再生コン
トロールパルスを使つて正確にテープ走行をコン
トロールするため速度制御及び位相制御を行つて
精密にサーボをかける必要がある。

従来デイスクリートのトランジスタ回路やバイ
ポーラ形集積回路を使つたサーボ方式では、コン
デンサと抵抗によるCR時定数を利用して、サン
プリングホールド処理を行い、直流誤差電圧を
得、モータをコントロールしていた。

その後デジタルICの進歩により、水晶発振等
の正確なクロツクパルスを基準として、計測対象
となる信号間の位相差、あるいは信号の周期をデ
ジタル数に変換し、これをデジタル・アナログ変
換して操作量としてモータドライブ回路に帰還す
る方法が開発されている。この場合のデジタルア
ナログ変換は、計測の結果得たデジタル数に応じ
て、正確な基準クロツクパルスを使つてパルス幅
変調（PWM）を行うものである。

第１図は従来のパルス幅変調回路であり、カウ
ンタ１１は、スタートパルスP₁が入力すると、
第２のクロツクパルスCP₂をカウントすることが
できる。このカウンタ１１のカウント出力は、メ
モリ１２に加えられるが、このメモリ１２は、ス
トアパルスP₂が入力したときに前記カウンタ１
１のカウント出力をラツチすることができる。こ
こでスタートパルスP₁として垂直同期パルス、
ストアパルスP₂として回転ヘツドデイスクの回
転検出パルスを用いれば、垂直同期パルスと回転
検出パルスとの位相差が前記カウンタ１１のカウ
ント値であらわされる。メモリ１２の保持内容
は、コンパレータ１３の一方の入力端に加えられ
る。このコンパレータ１３の他方の入力端には、
カウンタ１４のカウント出力が加えられている。
このカウンタ１４の第２のクロツクパルスCP₂を
カウントしており、そのキヤリー出力は、フリツ
プフロツプ回路１５のセツト入力端子に加えられ
る。また、このフリツプフロツプ回路１５のリセ
ツト入力端子には、前記コンパレータ１３の一致
パルスが加えられる。したがつて、フリツプフロ
ツプ回路１５の出力は、一定周期のキヤリー出力
が得られた時点でセツトされ、メモリ１２の内容
に応じて発生タイミングが異なる一致パルスの得
られた時点でリセツトされるPWM波となる。

ところで、自動制御系としては、回転を検出す
る信号の周期であるサンプリング周波数は高い方
が望ましく、それに対してPWMのキヤリア周波
数は充分に高い方が望ましい。またデジタル数の
精度を決めるビツト数は多い方が望ましい。これ
らを考慮すると、基準クロツクパルス周波数は非
常に高くなつてしまう。例えばサンプリング周波
数200Hz、PWM周波数5KHzとして、デジタル数
の精度を12ビツトとすると、基準クロツクパルス
周波数は20MHzに達する。これでは高集積化が可
能なMOSICやI²L（Integrated Injection Logic）
では動かないので、１つの対策として従来は
PWM周波数をやむを得ず2KHz程度まで下げ、さ
らにデジタル精度を10ビツト程度まで下げること
が行なわれている。しかしながら、この方法であ
るとPWM波のキヤリアを除くためのローパスフ
イルタの特性がサーボループの位相特性まで影響
を及ぼしたり、さらには非線形領域の応答特性が
悪化することがあるという欠点を有していた。

この発明は上述の事情に対処すべくなされたも
ので、比較的低い周波数のクロツクパルスを使つ
て、しかもPWMキヤリア周波数を比較的高くで
きる修正形のパルス幅変調方式を提供することを
目的とする。

第２図は本方式の基本的な構成図であり、２５
は第１のカウンタであり、入力端子２１にスター
トパルスP₁が入力するとクロツクパルスCP₁をカ
ウントするようになる。このカウンタ２５のカウ
ント出力のうち、下位ビツトは第１のメモリ２６
の一方の入力端子に加えられ、上位ビツトは第２
のメモリ３０の入力端子に加えられる。第１、第
２のメモリ２６，３０は、入力端子２２を介して
加えられるストアパルスP₂が入力したときに入
力端に加えられている内容を保持し、出力端に導
出する。

第１のメモリ２６の内容は、コンパレータ２７
の一方の入力端に加えられる。このコンパレータ
２７の他方の入力端には、第２のカウンタ２８の
カウント出力が加えられている。そして、第２の
カウンタ２８のキヤリー出力とコンパレータ２７
の一致出力とは、フリツプフロツプ回路２９のセ
ツト端子、リセツト端子にそれぞれ加えられる。

したがつて、カウンタ２５、メモリ２６、コン
パレータ２７、カウンタ２８、フリツプフロツプ
回路２９の系統をみた限りでは、第１図のものと
同様な機能動作を得る。

次に、この発明においては、前記キヤリー出力
は、第３のカウンタ３１にも入力される。この第
３のカウンタ３１のカウント出力は、比較器３２
の一方に入力される。この比較器３２の他方に
は、前記第２のメモリ３０の保持出力が加えられ
る。この比較器３２は、第２のメモリ３０の保持
内容に応じて、カウンタ３１の出力を用い、
PWM波修正度を決定するものである。つまり、
メモリ３０、比較器３２、カウンタ３１は、
PWM波修正マグニチユードを決定するもので、
この動作は後で詳述する。比較器３２の出力は、
同期化回路３３に入力される。この同期化回路３
３は、入力端子２３から禁止回路３４を通してカ
ウンタ２８にクロツクパルスCP₂が入力するのを
禁示するのに、禁止タイミングをとるためのもの
である。

上記第２図の回路を更に具体的にした例が第３
図に示す回路である。第２図と同一部は、同符号
を付して説明する。第３図において、カウンタ２
５は例えば12ビツト、第１のメモリ２６は８ビツ
ト、第２のメモリ３０は４ビツト、カウンタ３１
は４ビツトとして説明する。

カウンタ３１のカウント出力と、第２のメモリ
３０のカウント出力は、出力ビツト数が同じであ
る。比較器３２には、この出力ビツト数と同じ数
のアンド回路４１，４２，４３，４４が設けられ
ている。各アンド回路は、第２のメモリ３０の内
容とカウンタ３１の内容との対応ビツト間の論理
積をとる。ここで対応ビツトは、上位、下位方向
に各内容をみた場合に、互いの内容が上位、下位
で逆方向となるように対応づけられている。つま
り、上位のビツトと下位のビツトが逆配列関係と
なるように対応づけられている。アンド回路４１
〜４４の出力は、同期化回路３３を構成するＤタ
イプフリツプフロツプ回路４５〜４８の各対応す
るデータ入力端子と、オア回路４９〜５２の各第
１入力端に加えられる。オア回路４９〜５２の各
第２入力端には、前記Ｄタイプフリツプフロツプ
回路４５〜４８の各反転出力が加えられる。ま
た、Ｄタイプフリツプフロツプ回路４５〜４８の
各クロツク入力端には、先の入力端子２３から加
えられるクロツクパルスが入力される。そしてオ
ア回路４９〜５２の各出力端は、禁止回路３４と
してのアンド回路に接続される。同期化回路３３
は、クロツクパルスCP₂に同期して、アンド回路
４１〜４４の出力の何れか１つでも零（ロウレベ
ル）になつた際、その立下りに同期して禁止パル
スを出力する。

次に上記した回路の動作を説明する。この回路
によると、クロツクパルスCP₂をたとえば1.28M
Hzとしても、メモリ２６が８ビツト、カウンタ２
８も８ビツトであるから、5KHzのPWM波とな
る。このままでは、量化誤差が大きいので、これ
を補完して精度を上げるために、本回路の特徴部
分が動作する。つまり、本回路にては、PWM波
のキヤリア周期を自動的に修正する。

第４図に示すように、８ビツト構成のPWM波
発生部は、１周期で256個のクロツクパルスCP₂
を要するが、このクロツクパルスCP₂を適当なタ
イミングで禁止すれば、257個のPWM波周期に
延ばすことができる。つまり、PWM波の周期を
第４図ａ，ｂに比較して示すように、256Δtから
257Δtに延ばし、例えば立上りから立下りまでの
期間T₁をT₁＋Δtにすることができる。但しΔt＝
１／fcp、fcpはクロツクパルス周波数である。この ようにするためには、たとえば周期の始め、つま
りスタート時（キヤリー出力を得る前）クロツク
パルスCP₂がカウンタ２８に入力するのを１個分
禁止すればよい。この修正は、ハイレベルの期間
が変るのみならず、周期も変るが修正部分が全周
期に比べて小さいので、1/256と1/257とは略同じ
とみてよい。

このような修正を、PWM波のたとえば、16周
期に１回だけ修正したとすると、1/16だけアナロ
グ電圧が変つたとことになりそれだけデジタルア
ナログ変換精度が上つたことになる。次に、16周
期に複数回の修正を行なおとした場合は、その修
正位置は、できるだけ均等に配分した方がよい。
たとえば16周期に４回行うとすると、４周期毎に
１回行つた方が、PWM波をアナログ変換した
際、修正の効果が時間的に平均して現われる。そ
こで本回路では、メモリ３０の4bitデータを用い
て修正する場合、偶数周期で修正する場合は、
必ず均等に修正しかつ２進加算的に修正し各ビ
ツトにおける修正位置は変更しない。このの
条件を設定するために、メモリ３０のカウント内
容出力において、「１、２、４、８」のカウント
ビツトをとりだしている。

具体的に第５図を参照して述べると、第５図ａ
は、無修正のPWM波であり、第５図ｂ〜ｐは禁
止パルスが禁止回路３４に入力するタイミングパ
ルス例である。

今、PWM波の16周期T₁₆に１回修正するもの
とすると、第５図ｂのタイミングパルスb₁が得ら
れる。次に、16周期T₁₆に２回修正を行うとする
と第５図ｃのタイミングパルスc₁が得られる。つ
まり、カウンタ３１は、カウンタ２８のキヤリー
をカウントしているため、カウンタ３１の各ビツ
ト出力y₁、y₂、y₄、y₈は、第６図ａ〜ｄに示すよ
うになる。ここで、メモリ３０の各ビツト出力
x₁、x₂、x₄、x₈は、何れのモードの禁止パルスを
得るのか決定する。例えば、今、各ビツト出力
「x₁、x₂、x₄、x₈」が「１、０、０、０」であつ
たとする。この場合は、アンド回路４４に出力
「１」を得ることができる。カウンタ３１のビツ
ト出力「y₈」は、16周期毎に立下るから、同期化
回路３２はこの立下りタイミングでかつ、クロツ
クパルスCP₂に同期して禁止パルスを出力する。
このときの禁止パルスモードは、第５図ｂに示す
ようにPWM波の16周期目となり、このときの波
形が修正される。「x₁、x₂、x₄、x₈」＝「１、０、
０、０」が変らなければこの修正が繰り返えさ
れ、全体を平均化すれば、「１、０、０、０」の
内容に対応した分修正されたことになる。また
「x₁、x₂、x₄、x₈」＝「０、１、０、０」であれば、
アンド回路４３の出力が「１」となり得る。「y₄」
は８周期毎に立下るパルス列であるから、第５図
ｃに示すような禁止パルス列モードなる。さらに
「x₁、x₂、x₄、x₈」＝「１、１、０、０」であつた
とするとアンド回路４３，４４の出力が「１」と
なり得る。そして、「y₈」「y₄」はそれぞれ16周
期、８周期毎に立下るから、第５図ｄに示す禁止
パルスモードなる。しかし、このモードは、第５
図ｂ，ｃのモードを２進加算的に合成すれば得ら
れる。したがつて、16周期の毎周期を修正しよう
とすれば「x₁、x₂、x₄、x₈」＝「１、１、１、１」
に設定すれば良く、この場合は、第５図ｂ，ｃ，
ｅ，ｉのモードを合成すれば良い。これによつ
て、全体を平均的に修正補完することができる。

上記した「x₁、x₂、x₄、x₈」の例として「１、
０、０、０」「０、１、０、０」、「１、１、０、
０」、「１、１、１、１」を示したが、このカウン
ト内容についての意味は次の如く説明できる。
今、PWM波の目標値は、メモリ２６の内容が
「０、０、…１、０、０」であり、メモリ３０の
内容が「０、０、０、０」であるとき理想であつ
たとする。この場合は、メモリ２６の内容に対応
したPWM波が得られている。（無修正）ここで、
ストアパルスP₂のタイミングが遅れて、メモリ
３０の内容が「x₁、x₂、x₄、x₈」＝「１、０、０、
０」になつたとすると、これは、クロツクパルス
CP₁の１個分だけラツチタイミングが遅れたこと
を意味する。したがつてこの場合は先のように16
周期に１回の修正が行なわれる。これによつて
PWM波をアナログ変換した場合その出力の徴調
が行なわれる。次にメモリ３０の内容が「x₁、
x₂、x₄、x₈」＝「０、１、０、０」になつたとす
る。このことは、ストアパルスP₂によるラツチ
タイミングがさらに遅れたことを意味する。した
がつてこの場合は、先のように８周期に１回の
PWM波修正が行なわれる。つまり、微細なずれ
は、4bitのメモリ３０に内容によつてそのタイミ
ングずれに応じたPWM波修正が行なわれること
になる。

上述したように本発明によると、クロツクパル
スCP₂の周波数を精度を高くする為に高い周波数
に設定する必要はなく、アナログ変換するのに都
合のよい周波数を選ぶことができ設計の自由度が
拡大される。また、クロツクパルスCP₂の周波数
を低くしたからと言つて従来の如くPWM波のキ
ヤリア周波数を低くする必要はない、これは第
１、第２のメモリを用いて上位ビツトと下位ビツ
トを分割したことによる。

さらに本発明によると、無修正のPWM波に対
して修正を行うことができ、その全体的にみた精
度を高くすることができる。なお修正手段として
は、第２のメモリ３０の内容を、予じめ禁止パル
スモードを記憶している演算器に入力してその内
容に応じて修正タイミングを得るようにしてもよ
いが、この場合は回路構成が複雑になる。しかし
本発明の実施例のものを用いれば非常に簡単な構
成で安価に実施可能であり、集積回路化するにも
適している。上述した説明において、修正のため
に抽出するビツト数は、４ビツトの場合を述べた
がこのビツト数は任意である。また第３図の回路
は、パルスの極性、その他ビツト数により種々変
形できることはもちろんである。

このように本発明は、簡単な構成で、高精度、
低リツプルの修正PWM波を発生し得るパルス幅
変調方式を提供できる。

【図面の簡単な説明】

第１図は従来のパルス幅変調回路の構成説明
図、第２図はこの発明の一実施例を示す構成説明
図、第３図は第２図の構成をさらに具体的に示し
た回路図、第４図ａ，ｂ、第５図ａ〜ｐ、第６図
ａ〜ｄは第３図の回路動作説明するのに示した動
作信号波形図である。 ２５，２８，３１……カウンタ、２６，３０…
…メモリ、２７……コンパレータ、３２……比較
器、３３……同期化回路、３４……禁止回路。

Claims (1)

【特許請求の範囲】
1. １ 比較対象となる第１のパルスと第２のパルス
   の間隔を第１のカウンタの第１のクロツクパルス
   カウント数でとりだし、このカウント内容をメモ
   リに保持しておき、第２のクロツクパルスをカウ
   ントする第２のカウンタのカウント数と該メモリ
   の内容とをコンパレータにて比較し、該コンパレ
   ータの一致出力と前記第２のカウンタの所定カウ
   ント出力とをフリツプフロツプ回路に加えてパル
   ス幅変調出力を得るパルス幅変調方式において、
   前記メモリとして前記第１のカウンタのカウント
   出力の周期の早い下位ビツトと周期の遅い上位ビ
   ツトとの内容をそれぞれ保持する第１、第２のメ
   モリを設け、また前記第２のカウンタの所定カウ
   ント出力をカウントする第３のカウンタを設け、
   前記第１のカウンタの出力の周期の遅い上位ビツ
   トの内容を保持した第２のメモリの各ビツト内容
   に応じて前記第３のカウンタの各ビツト出力を選
   択し、その選択出力によつて前記第２のカウンタ
   に入力する第２のクロツクパルスの禁止位置を決
   めることにより、パルス幅変調波を修正するよう
   にしたことを特徴とするパルス幅変調方式。