JP2776098B2 - クロック再生回路および時間軸誤差補正装置 - Google Patents
クロック再生回路および時間軸誤差補正装置Info
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- Synchronisation In Digital Transmission Systems (AREA)
- Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)
Description
【０００１】
【産業上の利用分野】本発明は、安定した固定クロック
から、時間軸変動を持った同期信号に同期した再生クロ
ックを得るディジタル方式のクロック再生回路と、これ
を用いて構成した映像信号の時間軸誤差補正装置に関す
るものである。
から、時間軸変動を持った同期信号に同期した再生クロ
ックを得るディジタル方式のクロック再生回路と、これ
を用いて構成した映像信号の時間軸誤差補正装置に関す
るものである。
【０００２】
【従来の技術】ディスクやテープ状の記録媒体からの再
生信号は、時間軸変動を持っており、これを補正するた
めに時間軸誤差補正装置（以下ＴＢＣ：ＴｉｍｅＢａｓ
ｅｅｒｒｏｒ Ｃｏｒｒｅｃｔｏｒという）を用いる。
ディジタル方式のＴＢＣでは、再生信号の同期信号に同
期した再生クロックが必要である。
生信号は、時間軸変動を持っており、これを補正するた
めに時間軸誤差補正装置（以下ＴＢＣ：ＴｉｍｅＢａｓ
ｅｅｒｒｏｒ Ｃｏｒｒｅｃｔｏｒという）を用いる。
ディジタル方式のＴＢＣでは、再生信号の同期信号に同
期した再生クロックが必要である。
【０００３】同期信号に同期した再生クロックを得るた
めに、従来の技術では、図７に示す、ＰＬＬ（Ｐｈａｓ
ｅ Ｌｏｃｋｅｄ Ｌｏｏｐ）が用いられることが多
い。しかし、一般にループフィルター及びＶＣＯ（Ｖｏ
ｌｔａｇｅ Ｃｏｎｔｒｏｌｅｄ Ｏｓｃｉｌａｔｏ
ｒ）がアナログ動作であるため、高性能を得るために調
整が必要であったり、ディジタル回路からノイズ妨害を
受け易い等、動作が不安定となり易い。これを避けるた
めに、ＰＬＬの完全なディジタル化も可能ではあるが、
高速のＰＬＬ回路の場合、演算の量及び速度が非常に大
きく、実施が困難である。
めに、従来の技術では、図７に示す、ＰＬＬ（Ｐｈａｓ
ｅ Ｌｏｃｋｅｄ Ｌｏｏｐ）が用いられることが多
い。しかし、一般にループフィルター及びＶＣＯ（Ｖｏ
ｌｔａｇｅ Ｃｏｎｔｒｏｌｅｄ Ｏｓｃｉｌａｔｏ
ｒ）がアナログ動作であるため、高性能を得るために調
整が必要であったり、ディジタル回路からノイズ妨害を
受け易い等、動作が不安定となり易い。これを避けるた
めに、ＰＬＬの完全なディジタル化も可能ではあるが、
高速のＰＬＬ回路の場合、演算の量及び速度が非常に大
きく、実施が困難である。
【０００４】一方、ＰＬＬではないディジタルの位相同
期回路も提案されている。例えば、特開昭６２−１１０
３８２号公報の時間軸誤差補正装置におけるクロック制
御は、メモリの書込側と読出側に分けて行われる。書込
側のクロック制御は、再生同期信号毎に、再生同期信号
と基準クロックの位相を一致させるだけである。そし
て、読出側のクロック制御は、再生同期信号の長さを検
出し、これと基準同期信号の長さとの差を速度誤差信号
とし、過去複数の速度誤差信号から多項式演算によりク
ロックの制御量を求め、クロックを位相変調するもので
ある。
期回路も提案されている。例えば、特開昭６２−１１０
３８２号公報の時間軸誤差補正装置におけるクロック制
御は、メモリの書込側と読出側に分けて行われる。書込
側のクロック制御は、再生同期信号毎に、再生同期信号
と基準クロックの位相を一致させるだけである。そし
て、読出側のクロック制御は、再生同期信号の長さを検
出し、これと基準同期信号の長さとの差を速度誤差信号
とし、過去複数の速度誤差信号から多項式演算によりク
ロックの制御量を求め、クロックを位相変調するもので
ある。
【０００５】
【発明が解決しようとする課題】前述したように、アナ
ログＰＬＬは不安定で、ディジタルＰＬＬは回路規模が
非常に大きくなるという問題を持っている。また、特開
昭６２−１１０３８２号公報の場合、メモリの読出側の
クロックの位相制御により時間軸誤差を補正している。
従って、ＤＡ変換器を通してアナログの状態に戻さない
と補正効果を発揮できない。つまり、他のディジタル機
器とのディジタルインタフェイスができないという欠点
がある。また、多項式演算を行うときに速度誤差信号が
複数組必要で、そのためには連続した再生同期信号が必
要である。一般に、記録媒体からの再生信号はドロップ
アウトが生じ易く、再生同期信号が１つでも欠落したと
きに、多項式演算が正常な値を算出するまでに多くの時
間を要するという問題がある。 本発明は、上述の課題
をすべて解決するものであり、構成要素がすべてディジ
タルであるため無調整で非常に安定で、しかも、回路が
簡素で実現性が高いクロック再生回路を提供することを
第１の目的とする。さらに、同期信号のドロップアウト
に強く、ディジタルインタフェイスが可能な時間軸誤差
補正装置を提供することを第２の目的とする。
ログＰＬＬは不安定で、ディジタルＰＬＬは回路規模が
非常に大きくなるという問題を持っている。また、特開
昭６２−１１０３８２号公報の場合、メモリの読出側の
クロックの位相制御により時間軸誤差を補正している。
従って、ＤＡ変換器を通してアナログの状態に戻さない
と補正効果を発揮できない。つまり、他のディジタル機
器とのディジタルインタフェイスができないという欠点
がある。また、多項式演算を行うときに速度誤差信号が
複数組必要で、そのためには連続した再生同期信号が必
要である。一般に、記録媒体からの再生信号はドロップ
アウトが生じ易く、再生同期信号が１つでも欠落したと
きに、多項式演算が正常な値を算出するまでに多くの時
間を要するという問題がある。 本発明は、上述の課題
をすべて解決するものであり、構成要素がすべてディジ
タルであるため無調整で非常に安定で、しかも、回路が
簡素で実現性が高いクロック再生回路を提供することを
第１の目的とする。さらに、同期信号のドロップアウト
に強く、ディジタルインタフェイスが可能な時間軸誤差
補正装置を提供することを第２の目的とする。
【０００６】
【課題を解決するための手段】第１の発明は、上述の第
１の目的を達成するために、位相及び周波数の安定した
固定クロックを入力とし、外部同期信号のエッジ毎に、
外部同期信号のエッジと位相を一致させた０次ホールド
クロックを出力する０次ホールド回路と、外部同期信号
のエッジと内部同期信号のエッジの位相差をディジタル
の位相差データとして出力する位相比較回路と、外部同
期信号毎に計数値をクリアされ前記０次ホールドクロッ
クを計数しその計数値を出力するカウンタと、前記位相
差データと前記計数値とをアドレスに入力し、前記カウ
ンタが外部同期信号の１周期を計数し終えたと同時に内
部同期信号を出力し、かつ、入力アドレスの位相差デー
タと計数値の値に対応して書き込まれた位相制御信号を
出力するメモリと、前記０次ホールドクロックを入力と
し、前記位相制御信号により位相を変化させた再生クロ
ックを出力する移相回路とを備えた構成となっている。
１の目的を達成するために、位相及び周波数の安定した
固定クロックを入力とし、外部同期信号のエッジ毎に、
外部同期信号のエッジと位相を一致させた０次ホールド
クロックを出力する０次ホールド回路と、外部同期信号
のエッジと内部同期信号のエッジの位相差をディジタル
の位相差データとして出力する位相比較回路と、外部同
期信号毎に計数値をクリアされ前記０次ホールドクロッ
クを計数しその計数値を出力するカウンタと、前記位相
差データと前記計数値とをアドレスに入力し、前記カウ
ンタが外部同期信号の１周期を計数し終えたと同時に内
部同期信号を出力し、かつ、入力アドレスの位相差デー
タと計数値の値に対応して書き込まれた位相制御信号を
出力するメモリと、前記０次ホールドクロックを入力と
し、前記位相制御信号により位相を変化させた再生クロ
ックを出力する移相回路とを備えた構成となっている。
【０００７】次に、上述の第２の目的を達成するため
に、第２の発明は、入力のアナログ映像信号から水平同
期信号を分離し検出同期信号として出力する同期分離回
路と、位相及び周波数の安定した固定クロックを発生す
る発振回路と、前記検出同期信号と前記固定クロックか
ら前記検出同期信号に位相及び周波数の同期した再生ク
ロックを発生するための請求項１記載のクロック再生回
路と、入力した前記アナログ映像信号を前記再生クロッ
クでディジタル映像信号に変換するＡＤ変換器と、前記
ディジタル映像信号を前記再生クロックで書込み、前記
固定クロックで読出すことにより前記ディジタル映像信
号の時間軸変動を補正するメモリとを備えた構成となっ
ている。
に、第２の発明は、入力のアナログ映像信号から水平同
期信号を分離し検出同期信号として出力する同期分離回
路と、位相及び周波数の安定した固定クロックを発生す
る発振回路と、前記検出同期信号と前記固定クロックか
ら前記検出同期信号に位相及び周波数の同期した再生ク
ロックを発生するための請求項１記載のクロック再生回
路と、入力した前記アナログ映像信号を前記再生クロッ
クでディジタル映像信号に変換するＡＤ変換器と、前記
ディジタル映像信号を前記再生クロックで書込み、前記
固定クロックで読出すことにより前記ディジタル映像信
号の時間軸変動を補正するメモリとを備えた構成となっ
ている。
【０００８】
【作用】本発明は上記した構成により、０次ホールド回
路で固定クロックと外部同期信号とから０次ホールドク
ロックをつくる。この０次ホールドクロックをカウンタ
で計数し、この計数値でメモリの下位アドレスをドライ
ブし、内部同期信号を得る。次に、位相比較回路で内部
同期信号と外部同期信号の位相比較を行い、位相差デー
タをメモリの上位アドレスにロードする。すると、メモ
リにおいて、その時の位相差データに対応した位相制御
信号が、カウンタの計数値に従って変化しながら出力さ
れる。最後に、移相回路において、位相制御信号に基づ
いて０次ホールドクロックの位相をシフトする事によ
り、外部同期信号に位相及び周波数が一致した再生クロ
ックを得ることができる。
路で固定クロックと外部同期信号とから０次ホールドク
ロックをつくる。この０次ホールドクロックをカウンタ
で計数し、この計数値でメモリの下位アドレスをドライ
ブし、内部同期信号を得る。次に、位相比較回路で内部
同期信号と外部同期信号の位相比較を行い、位相差デー
タをメモリの上位アドレスにロードする。すると、メモ
リにおいて、その時の位相差データに対応した位相制御
信号が、カウンタの計数値に従って変化しながら出力さ
れる。最後に、移相回路において、位相制御信号に基づ
いて０次ホールドクロックの位相をシフトする事によ
り、外部同期信号に位相及び周波数が一致した再生クロ
ックを得ることができる。
【０００９】このクロック再生回路をＴＢＣに応用した
場合、時間軸変動を持ったアナログ映像信号は、映像信
号と同じ時間軸変動を持った再生クロックでディジタル
に変換されてからメモリに書込まれ、時間軸変動のない
固定クロックで読出されることにより、完全に時間軸誤
差の補正がなされる。
場合、時間軸変動を持ったアナログ映像信号は、映像信
号と同じ時間軸変動を持った再生クロックでディジタル
に変換されてからメモリに書込まれ、時間軸変動のない
固定クロックで読出されることにより、完全に時間軸誤
差の補正がなされる。
【００１０】
【実施例】以下、本発明の一実施例の詳細な説明をす
る。図１は、クロック再生回路の実施例の構成を示すブ
ロック図である。図１において、１は、０次ホールド回
路で、固定クロックを入力し、外部同期信号のエッジの
位相とクロックの位相を一致させた０次ホールドクロッ
クを出力する。０次ホールドクロックの位相は、外部同
期信号の次のエッジが来るまで一定である。
る。図１は、クロック再生回路の実施例の構成を示すブ
ロック図である。図１において、１は、０次ホールド回
路で、固定クロックを入力し、外部同期信号のエッジの
位相とクロックの位相を一致させた０次ホールドクロッ
クを出力する。０次ホールドクロックの位相は、外部同
期信号の次のエッジが来るまで一定である。
【００１１】２は、位相比較回路で、内部同期信号と外
部同期信号のエッジの位相差をディジタル複数ビットの
位相差データとして出力する。３は、カウンタで、外部
同期信号毎に計数値をクリアされ、前記０次ホールドク
ロックを計数し、その計数値を出力する。４は、ＲＯＭ
（Ｒｅａｄ Ｏｎｌｙ Ｍｅｍｏｒｉｅｓ）で、位相比
較回路２の出力の位相差データを入力アドレスの上位ビ
ットに、カウンタ３の計数値を入力アドレスの下位ビッ
トに入力される。そして、第１の出力として、カウンタ
３が外部同期信号の１周期を計数し終えたと同時に内部
同期信号を出力し、第２の出力として、アドレス上位ビ
ットの値をｘ、アドレス下位ビットの値をｙ、定数をｃ
としたとき、（数４）を満たす位相制御信号ｚの値を出
力する。
部同期信号のエッジの位相差をディジタル複数ビットの
位相差データとして出力する。３は、カウンタで、外部
同期信号毎に計数値をクリアされ、前記０次ホールドク
ロックを計数し、その計数値を出力する。４は、ＲＯＭ
（Ｒｅａｄ Ｏｎｌｙ Ｍｅｍｏｒｉｅｓ）で、位相比
較回路２の出力の位相差データを入力アドレスの上位ビ
ットに、カウンタ３の計数値を入力アドレスの下位ビッ
トに入力される。そして、第１の出力として、カウンタ
３が外部同期信号の１周期を計数し終えたと同時に内部
同期信号を出力し、第２の出力として、アドレス上位ビ
ットの値をｘ、アドレス下位ビットの値をｙ、定数をｃ
としたとき、（数４）を満たす位相制御信号ｚの値を出
力する。
【００１２】 （数４）ｚ＝ｃ・ｘ・ｙ ５は、移相回路で、入力の０次ホールドクロックから位
相の異なる複数のクロックを生成し、それぞれを位相制
御信号ｚと１対１に割当てる。位相制御信号ｚが入力さ
れると即座に対応するクロックを選択し、再生クロック
として出力する。
相の異なる複数のクロックを生成し、それぞれを位相制
御信号ｚと１対１に割当てる。位相制御信号ｚが入力さ
れると即座に対応するクロックを選択し、再生クロック
として出力する。
【００１３】次に、図１のクロック再生回路の構成要素
別の一実施例を更に詳細に説明する。図２は、０次ホー
ルド回路１の一実施例を示すものである。本実施例で
は、出力の０次ホールドクロックを、固定クロックの周
期の８分の１の精度で外部同期信号のエッジの位相に同
期させるものとする。６は、固定クロックの周期の８分
の１の一定遅延時間を持つ７つの遅延素子、７は、８ビ
ットのフリップフロップ、８は、（表１）に示す変換規
則を持った８入力３出力のエンコーダ、９は、８入力１
出力、制御信号３ビットのセレクタである。
別の一実施例を更に詳細に説明する。図２は、０次ホー
ルド回路１の一実施例を示すものである。本実施例で
は、出力の０次ホールドクロックを、固定クロックの周
期の８分の１の精度で外部同期信号のエッジの位相に同
期させるものとする。６は、固定クロックの周期の８分
の１の一定遅延時間を持つ７つの遅延素子、７は、８ビ
ットのフリップフロップ、８は、（表１）に示す変換規
則を持った８入力３出力のエンコーダ、９は、８入力１
出力、制御信号３ビットのセレクタである。
【００１４】
【表１】
【００１５】入力の固定クロックから、遅延素子６によ
り８種類の位相のクロックが生成される。つぎに、８種
類のクロックは、フリップフロップ７において、外部同
期信号の立ち上がりエッジによってラッチされる。固定
クロックのデューティを５０％とすると、フリップフロ
ップ７の出力、即ち、エンコーダ８の入力は（表１）に
示す８種類のパターンの中の１つに定まる。そして、エ
ンコーダ８は入力に対応する３ビットのクロック選択デ
ータをセレクタ９に出力し、セレクタ９は８種類の位相
のクロックの中から１つを選択して０次ホールドクロッ
クとして出力する。
り８種類の位相のクロックが生成される。つぎに、８種
類のクロックは、フリップフロップ７において、外部同
期信号の立ち上がりエッジによってラッチされる。固定
クロックのデューティを５０％とすると、フリップフロ
ップ７の出力、即ち、エンコーダ８の入力は（表１）に
示す８種類のパターンの中の１つに定まる。そして、エ
ンコーダ８は入力に対応する３ビットのクロック選択デ
ータをセレクタ９に出力し、セレクタ９は８種類の位相
のクロックの中から１つを選択して０次ホールドクロッ
クとして出力する。
【００１６】ここで、選択されたクロックは、クロック
の立ち上がりエッジと外部同期信号の立ち上がりエッジ
の位相差が最も少ないものである。即ち、外部同期信号
と位相が一致したトリガクロックを出力する。ここで、
位相の一致の精度は遅延素子６の遅延時間に依存し、精
度を向上するためには、遅延時間を小さくし素子数を増
やして、フリップフロップ７、エンコーダ８、及びセレ
クタ９のビット数を増やした回路とすれば良い。また、
クロックの選択は、外部同期信号の立ち上がりエッジに
よってのみフリップフロップ７を動作させて行うので、
エッジが来ない間は同一の位相が保持される。
の立ち上がりエッジと外部同期信号の立ち上がりエッジ
の位相差が最も少ないものである。即ち、外部同期信号
と位相が一致したトリガクロックを出力する。ここで、
位相の一致の精度は遅延素子６の遅延時間に依存し、精
度を向上するためには、遅延時間を小さくし素子数を増
やして、フリップフロップ７、エンコーダ８、及びセレ
クタ９のビット数を増やした回路とすれば良い。また、
クロックの選択は、外部同期信号の立ち上がりエッジに
よってのみフリップフロップ７を動作させて行うので、
エッジが来ない間は同一の位相が保持される。
【００１７】次に、図３に示す、位相比較回路２の実施
例を説明する。図３において、１０は、内部同期信号を
遅延させる遅延素子で、１個当たりの遅延時間は位相比
較の分解能を決定し、素子数は位相比較の引き込み範囲
を決定する。１１は、フリップフロップ、１２は、（表
２）の変換規則を持ったプライオリティエンコーダであ
る。
例を説明する。図３において、１０は、内部同期信号を
遅延させる遅延素子で、１個当たりの遅延時間は位相比
較の分解能を決定し、素子数は位相比較の引き込み範囲
を決定する。１１は、フリップフロップ、１２は、（表
２）の変換規則を持ったプライオリティエンコーダであ
る。
【００１８】
【表２】
【００１９】内部同期信号の立ち上がりエッジが７個の
遅延素子１０を通過しているとき、フリップフロップ１
１において、外部同期信号の立ち上がりエッジにより、
各々遅延された内部同期信号をラッチすると、プライオ
リティエンコーダ１２の入力は（表２）に示す９種類の
パターンの中の１つに定まる。従って、プライオリティ
エンコーダ１２は、対応する出力コード、即ち、内部同
期信号と外部同期信号の立ち上がりエッジの位相差を、
直接ディジタルの位相差データとして出力する。
遅延素子１０を通過しているとき、フリップフロップ１
１において、外部同期信号の立ち上がりエッジにより、
各々遅延された内部同期信号をラッチすると、プライオ
リティエンコーダ１２の入力は（表２）に示す９種類の
パターンの中の１つに定まる。従って、プライオリティ
エンコーダ１２は、対応する出力コード、即ち、内部同
期信号と外部同期信号の立ち上がりエッジの位相差を、
直接ディジタルの位相差データとして出力する。
【００２０】次に、図４に示す、移相回路５の実施例を
説明する。本実施例では０次ホールドクロックの周期の
８分の１の精度で再生クロックの位相を制御するものと
する。１３は、０次ホールドクロックの周期の８分の１
の一定遅延時間をもつ７つの遅延素子、１４は、８種類
のクロックの中から位相制御信号に対応する１つのクロ
ックを選択して再生クロックとして出力するセレクタで
ある。
説明する。本実施例では０次ホールドクロックの周期の
８分の１の精度で再生クロックの位相を制御するものと
する。１３は、０次ホールドクロックの周期の８分の１
の一定遅延時間をもつ７つの遅延素子、１４は、８種類
のクロックの中から位相制御信号に対応する１つのクロ
ックを選択して再生クロックとして出力するセレクタで
ある。
【００２１】入力の０次ホールドクロックは、遅延素子
１３の遅延時間ずつ位相がシフトされ、それぞれセレク
タ１４に入力される。この時、セレクタ１４の入力のＩ
７、Ｉ６、Ｉ５…Ｉ０に入力されるクロックの位相は、
遅延素子１３の遅延時間ずつずれて連続したものとな
る。しかも、注意すべきことは、Ｉ０とＩ７の位相も連
続しており、位相制御信号を０から７まで、７の次は再
び０と変化させることにより、出力の再生クロックの位
相を連続的に制御できる。即ち、位相制御信号の値を連
続的に増減すれば、０次ホールドクロックは位相変調さ
れ、再生クロックとして出力される。
１３の遅延時間ずつ位相がシフトされ、それぞれセレク
タ１４に入力される。この時、セレクタ１４の入力のＩ
７、Ｉ６、Ｉ５…Ｉ０に入力されるクロックの位相は、
遅延素子１３の遅延時間ずつずれて連続したものとな
る。しかも、注意すべきことは、Ｉ０とＩ７の位相も連
続しており、位相制御信号を０から７まで、７の次は再
び０と変化させることにより、出力の再生クロックの位
相を連続的に制御できる。即ち、位相制御信号の値を連
続的に増減すれば、０次ホールドクロックは位相変調さ
れ、再生クロックとして出力される。
【００２２】クロック再生回路は以上の構成で機能す
る。即ち、０次ホールド回路１で固定クロックと外部同
期信号とから０次ホールドクロックをつくる。０次ホー
ルドクロックをカウンタ３で計数し、この計数値でＲＯ
Ｍ４の下位アドレスをドライブし、内部同期信号を得
る。次に、位相比較回路２で内部同期信号と外部同期信
号の位相比較を行い、位相差データをＲＯＭ４の上位ア
ドレスにロードする。すると、ＲＯＭ４において、その
時の位相差データに対応した位相制御信号が、カウンタ
３の計数値に従って変化しながら出力される。最後に、
移相回路５において、位相制御信号に基づいて０次ホー
ルドクロックの位相をシフトして、外部同期信号に位相
及び周波数が一致した再生クロックを得ることができ
る。
る。即ち、０次ホールド回路１で固定クロックと外部同
期信号とから０次ホールドクロックをつくる。０次ホー
ルドクロックをカウンタ３で計数し、この計数値でＲＯ
Ｍ４の下位アドレスをドライブし、内部同期信号を得
る。次に、位相比較回路２で内部同期信号と外部同期信
号の位相比較を行い、位相差データをＲＯＭ４の上位ア
ドレスにロードする。すると、ＲＯＭ４において、その
時の位相差データに対応した位相制御信号が、カウンタ
３の計数値に従って変化しながら出力される。最後に、
移相回路５において、位相制御信号に基づいて０次ホー
ルドクロックの位相をシフトして、外部同期信号に位相
及び周波数が一致した再生クロックを得ることができ
る。
【００２３】更に、動作原理を数式及び特性図を用いて
以下に説明する。最新の外部同期信号の位相をφn 、１
つ前の外部同期信号の位相をφn-1 とし、位相比較回路
２の位相分解能をａとすると、出力の位相差データｘは
（数１）で表すことができる。
以下に説明する。最新の外部同期信号の位相をφn 、１
つ前の外部同期信号の位相をφn-1 とし、位相比較回路
２の位相分解能をａとすると、出力の位相差データｘは
（数１）で表すことができる。
【００２４】
【数１】
【００２５】０次ホールドクロックの周波数をｆck、最
新の外部同期信号が検出されてからの経過時間ｔにおけ
るカウンタ３の出力の計数値ｙは（数２）で表すことが
できる。
新の外部同期信号が検出されてからの経過時間ｔにおけ
るカウンタ３の出力の計数値ｙは（数２）で表すことが
できる。
【００２６】
【数２】
【００２７】移相回路５の入力クロックの位相をφin、
出力クロックの位相をφout とし、位相制御信号の値を
ｚ、位相制御感度をｂとすると、（数３）の関係で表現
できる。
出力クロックの位相をφout とし、位相制御信号の値を
ｚ、位相制御感度をｂとすると、（数３）の関係で表現
できる。
【００２８】
【数３】
【００２９】ここで、ＲＯＭ４の上位ビットの値ｘ、下
位ビットの値ｙ、出力の位相制御信号の値ｚの関係を、
定数をｃとすると、（数４）となる。
位ビットの値ｙ、出力の位相制御信号の値ｚの関係を、
定数をｃとすると、（数４）となる。
【００３０】
【数４】
【００３１】ただし、定数ｃは、外部同期信号の周波数
をｆH とするとき、（数５）の関係を満たすものであ
る。
をｆH とするとき、（数５）の関係を満たすものであ
る。
【００３２】
【数５】
【００３３】従って、再生クロックの、時刻ｔにおける
位相をφ（ｔ）とすると、（数１）、（数２）、（数
５）を（数４）に代入し、更にこれを（数３）に代入す
ると、（数６）が得られる。
位相をφ（ｔ）とすると、（数１）、（数２）、（数
５）を（数４）に代入し、更にこれを（数３）に代入す
ると、（数６）が得られる。
【００３４】
【数６】
【００３５】即ち、図６に示すように、外部同期信号の
位相φn が検出されてからの経過時間ｔにおける再生ク
ロックの位相φ（ｔ）はｔ＝０のときφn から始まり、
φn と１周期前のφn-1 との位相差に基づいた傾きで、
外部同期信号の１周期に渡って直線で近似される。
位相φn が検出されてからの経過時間ｔにおける再生ク
ロックの位相φ（ｔ）はｔ＝０のときφn から始まり、
φn と１周期前のφn-1 との位相差に基づいた傾きで、
外部同期信号の１周期に渡って直線で近似される。
【００３６】本実施例によるクロック再生回路は、０次
ホールド回路１、位相比較回路２、及び移相回路５で扱
える位相の細かさは、遅延素子６、１０、１３の遅延時
間に依存しているので、それぞれ必要な位相制御精度を
実現できる遅延素子を使用すれば良い。ただし、位相比
較回路２の位相分解能や、移相回路５の位相制御感度が
変化することになるが、前述のＲＯＭ４の内部定数ｃの
値を変化させることにより対応が可能となるという利点
がある。従って、０次ホールド回路１、位相比較回路
２、及び移相回路５の説明で、７つの遅延素子を用いた
実施例を挙げたがこれに限るものではない。
ホールド回路１、位相比較回路２、及び移相回路５で扱
える位相の細かさは、遅延素子６、１０、１３の遅延時
間に依存しているので、それぞれ必要な位相制御精度を
実現できる遅延素子を使用すれば良い。ただし、位相比
較回路２の位相分解能や、移相回路５の位相制御感度が
変化することになるが、前述のＲＯＭ４の内部定数ｃの
値を変化させることにより対応が可能となるという利点
がある。従って、０次ホールド回路１、位相比較回路
２、及び移相回路５の説明で、７つの遅延素子を用いた
実施例を挙げたがこれに限るものではない。
【００３７】次に、本実施例のクロック再生回路を応用
した、時間軸誤差補正装置を他の実施例として説明す
る。図５は、時間軸誤差補正装置の実施例の構成を示す
ブロック図である。図５において、１５は、入力のアナ
ログ映像信号から水平同期信号またはバースト信号を分
離して検出同期信号として出力する同期分離回路、１６
は、位相及び周波数の安定した固定クロックを発生する
水晶発振回路、１７は、前記検出同期信号と前記固定ク
ロックとから検出同期信号に時間軸変動の一致した再生
クロックを発生するための図１に示すクロック再生回路
である。１８は、入力アナログ信号を前記再生クロック
でディジタル映像信号に変換するＡＤ変換器、１９は、
前記ディジタル映像信号を前記再生クロックで書込み、
前記固定クロックで読出すことにより、ディジタル映像
信号の時間軸変動を補正するＲＡＭ（Ｒａｎｄｏｍ Ａ
ｃｃｅｓｓ Ｍｅｍｏｒｉｅｓ）、２０は、前記時間軸
変動を補正されたディジタル映像信号をアナログの映像
信号に変換するＤＡ変換器である。
した、時間軸誤差補正装置を他の実施例として説明す
る。図５は、時間軸誤差補正装置の実施例の構成を示す
ブロック図である。図５において、１５は、入力のアナ
ログ映像信号から水平同期信号またはバースト信号を分
離して検出同期信号として出力する同期分離回路、１６
は、位相及び周波数の安定した固定クロックを発生する
水晶発振回路、１７は、前記検出同期信号と前記固定ク
ロックとから検出同期信号に時間軸変動の一致した再生
クロックを発生するための図１に示すクロック再生回路
である。１８は、入力アナログ信号を前記再生クロック
でディジタル映像信号に変換するＡＤ変換器、１９は、
前記ディジタル映像信号を前記再生クロックで書込み、
前記固定クロックで読出すことにより、ディジタル映像
信号の時間軸変動を補正するＲＡＭ（Ｒａｎｄｏｍ Ａ
ｃｃｅｓｓ Ｍｅｍｏｒｉｅｓ）、２０は、前記時間軸
変動を補正されたディジタル映像信号をアナログの映像
信号に変換するＤＡ変換器である。
【００３８】以上の構成のもとで、時間軸変動を持った
アナログ映像信号は、映像信号と同じ時間軸変動を持っ
た再生クロックで、ディジタルに変換されてからＲＡＭ
１９に書込まれ、時間軸変動のない固定クロックで読出
されることにより、完全に時間軸誤差の補正がなされ
る。
アナログ映像信号は、映像信号と同じ時間軸変動を持っ
た再生クロックで、ディジタルに変換されてからＲＡＭ
１９に書込まれ、時間軸変動のない固定クロックで読出
されることにより、完全に時間軸誤差の補正がなされ
る。
【００３９】本実施例の時間軸誤差補正装置は、ＲＡＭ
の書込側と読出側の両方でクロックを位相制御した時間
軸誤差補正装置とは違い、時間軸変動のないディジタル
の映像信号をＲＡＭから直接得ることができるので、出
力のディジタルインタフェイスに有効である。
の書込側と読出側の両方でクロックを位相制御した時間
軸誤差補正装置とは違い、時間軸変動のないディジタル
の映像信号をＲＡＭから直接得ることができるので、出
力のディジタルインタフェイスに有効である。
【００４０】
【発明の効果】本発明のクロック再生回路は、アナログ
ＰＬＬを用いずにディジタル回路のみで構成したため、
調整が不要でノイズに対しても安定に動作し、ＩＣ化に
も向く。また、本発明の時間軸誤差補正装置は、検出同
期信号が２回続けて検出されれば再生クロックの位相が
確定するので、ドロップアウトの多い映像信号からでも
安定にクロックを再生して時間軸変動を補正することが
でき、更に、ディジタルインタフェイスも容易である。
従って、アナログ記録したビデオディスクやＶＴＲの再
生装置に用いると非常に有効である。
ＰＬＬを用いずにディジタル回路のみで構成したため、
調整が不要でノイズに対しても安定に動作し、ＩＣ化に
も向く。また、本発明の時間軸誤差補正装置は、検出同
期信号が２回続けて検出されれば再生クロックの位相が
確定するので、ドロップアウトの多い映像信号からでも
安定にクロックを再生して時間軸変動を補正することが
でき、更に、ディジタルインタフェイスも容易である。
従って、アナログ記録したビデオディスクやＶＴＲの再
生装置に用いると非常に有効である。
【図１】本発明の一実施例におけるクロック再生回路の
ブロック図
ブロック図
【図２】本発明の一実施例における０次ホールド回路の
詳細な回路図
詳細な回路図
【図３】本発明の一実施例における位相比較回路の詳細
な回路図
な回路図
【図４】本発明の一実施例における移相回路の詳細な回
路図
路図
【図５】本発明の他の実施例における時間軸誤差補正装
置のブロック図
置のブロック図
【図６】本発明の一実施例におけるクロック再生回路の
動作説明の為の特性図
動作説明の為の特性図
【図７】従来のＰＬＬによるクロック再生回路のブロッ
ク図
ク図
１ ０次ホールド回路 ２ 位相比較回路 ３ カウンタ ４ ＲＯＭ ５ 移相回路 １５ 同期分離回路 １６ 水晶発振回路 １７ クロック再生回路 １８ ＡＤ変換器 １９ ＲＡＭ ２０ ＤＡ変換器
───────────────────────────────────────────────────── フロントページの続き (58)調査した分野(Int.Cl.6，ＤＢ名) H04N 5/95 - 5/956 H04N 5/06 H04L 7/02 - 7/027
Claims (5)
- 【請求項１】位相及び周波数の安定した固定クロックを
入力とし、外部同期信号のエッジ毎に、前記外部同期信
号のエッジと位相を一致させた０次ホールドクロックを
出力する０次ホールド回路と、前記外部同期信号のエッ
ジと内部同期信号のエッジの位相差をディジタルの位相
差データとして出力する位相比較回路と、 前記外部同期信号毎に計数値をクリアされ前記０次ホー
ルドクロックを計数しその計数値を出力するカウンタ
と、前記位相差データと前記計数値とをアドレスに入力
し、前記カウンタが外部同期信号の１周期を計数し終え
たと同時に前記内部同期信号を出力し、かつ、入力アド
レスの位相差データと計数値の値に対応して書き込まれ
た位相制御信号を出力するメモリと、前記０次ホールド
クロックを入力とし、前記位相制御信号により位相を変
化させた再生クロックを出力する移相回路とを備えたこ
とを特徴とするクロック再生回路。 - 【請求項２】０次ホールド回路は、固定クロックを遅延
させるために（ｎ−１）個（ｎは２以上の整数）直列に
接続した遅延素子と、前記遅延素子の入出力点及び接続
点のクロックを外部同期信号のエッジでラッチするｎビ
ットのフリップフロップと、前記フリップフロップの出
力をクロック選択データ符号化するエンコーダと、前記
遅延素子の入出力点及び接続点のクロックをから前記ク
ロック選択データにより１つのクロックを選択して０次
ホールドクロックとして出力するセレクタとを備えた請
求項１記載のクロック再生回路。 - 【請求項３】位相比較回路は、内部同期信号を遅延させ
るために（ｍ−１）個（ｍは２以上の整数）直列に接続
した遅延素子と、前記遅延素子の入出力点及び接続点の
信号を外部同期信号のエッジでラッチするｍビットのフ
リップフロップと、前記フリップフロップの出力をバイ
ナリデータに符号化するプライオリティエンコーダとを
備えた請求項１記載のクロック再生回路。 - 【請求項４】メモリは、入力アドレス上位ビットの値を
ｘ、入力アドレス下位ビットの値をｙ、定数をｃとした
とき、ｚ＝ｃ・ｘ・ｙを満たす位相制御信号ｚの値を出
力する請求項１記載のクロック再生回路。 - 【請求項５】入力のアナログ映像信号から水平同期信号
を分離し検出同期信号として出力する同期分離回路と、
位相及び周波数の安定した固定クロックを発生する発振
回路と、前記検出同期信号と前記固定クロックから前記
検出同期信号に位相及び周波数の同期した再生クロック
を発生するための請求項１記載のクロック再生回路と、
入力した前記アナログ映像信号を前記再生クロックでデ
ィジタル映像信号に変換するＡＤ変換器と、前記ディジ
タル映像信号を前記再生クロックで書込み、前記固定ク
ロックで読出すことにより前記ディジタル映像信号の時
間軸変動を補正するメモリとを備えたことを特徴とする
時間軸誤差補正装置。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3312092A JP2776098B2 (ja) | 1991-11-27 | 1991-11-27 | クロック再生回路および時間軸誤差補正装置 |
| US07/982,373 US5298998A (en) | 1991-11-27 | 1992-11-25 | Synchronous clock generator and time-base error corrector |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3312092A JP2776098B2 (ja) | 1991-11-27 | 1991-11-27 | クロック再生回路および時間軸誤差補正装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH05153557A JPH05153557A (ja) | 1993-06-18 |
| JP2776098B2 true JP2776098B2 (ja) | 1998-07-16 |
Family
ID=18025141
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3312092A Expired - Fee Related JP2776098B2 (ja) | 1991-11-27 | 1991-11-27 | クロック再生回路および時間軸誤差補正装置 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US5298998A (ja) |
| JP (1) | JP2776098B2 (ja) |
Families Citing this family (14)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5471607A (en) * | 1993-04-22 | 1995-11-28 | Analog Devices, Inc. | Multi-phase multi-access pipeline memory system |
| US5621472A (en) * | 1994-04-01 | 1997-04-15 | Apple Computer, Inc. | System for inexpensive phase coherent subcarrier generation |
| JP3251213B2 (ja) * | 1997-08-28 | 2002-01-28 | 山形日本電気株式会社 | フェーズ・ロックド・ループ回路 |
| JP3638762B2 (ja) * | 1997-09-03 | 2005-04-13 | 株式会社ルネサステクノロジ | 同期信号生成装置およびそれを用いたフィールド判定装置 |
| KR100222994B1 (ko) * | 1997-10-23 | 1999-10-01 | 윤종용 | 디지털 방송 수신기의 아날로그 방송 수신방법 및 장치 |
| US6140445A (en) | 1998-04-17 | 2000-10-31 | Crompton Corporation | Silane functional oligomer |
| US6207783B1 (en) | 1999-03-11 | 2001-03-27 | Crompton Corporation | Silicone oligomers with higher alkoxy groups |
| JP2001076500A (ja) * | 1999-06-28 | 2001-03-23 | Mitsubishi Electric Corp | 半導体記憶装置 |
| CN1307406A (zh) * | 2000-01-27 | 2001-08-08 | 华为技术有限公司 | 数字锁相环的滤波方法 |
| JP4787395B2 (ja) * | 2000-03-02 | 2011-10-05 | Ｎｅｃディスプレイソリューションズ株式会社 | 表示装置 |
| JP2005049970A (ja) * | 2003-07-30 | 2005-02-24 | Renesas Technology Corp | 半導体集積回路 |
| KR100741470B1 (ko) * | 2006-09-26 | 2007-07-20 | 삼성전자주식회사 | 유에스비 장치를 위한 클럭 발생기 |
| JP5679763B2 (ja) * | 2010-10-27 | 2015-03-04 | ルネサスエレクトロニクス株式会社 | 半導体集積回路及び全周囲映像システム |
| CN113740599A (zh) * | 2021-07-26 | 2021-12-03 | 中国电力科学研究院有限公司 | 基于网络同步时钟的工频过零计数时标校验装置及方法 |
Family Cites Families (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4417218A (en) * | 1981-06-19 | 1983-11-22 | The United States Of America As Represented By The Secretary Of The Navy | Linearizing circuit for a high frequency voltage controlled oscillator |
| DE3576630D1 (de) * | 1984-09-28 | 1990-04-19 | Toshiba Kawasaki Kk | Referenzsignalwiedergabegeraet. |
| JPH0744679B2 (ja) * | 1985-11-08 | 1995-05-15 | 松下電器産業株式会社 | 時間軸誤差補正装置 |
| US4989073A (en) * | 1987-11-25 | 1991-01-29 | Ampex Corporation | System for compensating timing errors during sampling of signals |
| US5062005A (en) * | 1989-02-01 | 1991-10-29 | Matsushita Electric Industrial Co., Ltd. | Videodisc reproducing apparatus |
| JPH0834589B2 (ja) * | 1990-03-30 | 1996-03-29 | 三菱電機株式会社 | サンプリングクロック発生回路 |
| US5184091A (en) * | 1991-06-04 | 1993-02-02 | Zenith Electronics Corporation | Circuit for phase locking an oscillator within any one of a plurality of frequency ranges |
-
1991
- 1991-11-27 JP JP3312092A patent/JP2776098B2/ja not_active Expired - Fee Related
-
1992
- 1992-11-25 US US07/982,373 patent/US5298998A/en not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH05153557A (ja) | 1993-06-18 |
| US5298998A (en) | 1994-03-29 |
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Legal Events
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|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |