JP2865673B2 - ディジタル位相同期回路 - Google Patents
ディジタル位相同期回路Info
- Publication number
- JP2865673B2 JP2865673B2 JP63150273A JP15027388A JP2865673B2 JP 2865673 B2 JP2865673 B2 JP 2865673B2 JP 63150273 A JP63150273 A JP 63150273A JP 15027388 A JP15027388 A JP 15027388A JP 2865673 B2 JP2865673 B2 JP 2865673B2
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- JP
- Japan
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- pulse
- phase difference
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- Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)
Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、ディジタル記憶装置の弁別回路に係り、特
にディジタル化に好適な閉ループ式ディジタル位相同期
回路に関する。
にディジタル化に好適な閉ループ式ディジタル位相同期
回路に関する。
従来の装置は特公昭57−45496号公報に載のようにデ
ータ引込時に細かいクロックを用いて引き込み特性を良
くしている。
ータ引込時に細かいクロックを用いて引き込み特性を良
くしている。
本発明の目的は、ディジタル記憶装置の弁別部の位相
同期回路における位相差電流変換回路・フィルタ回路・
可変周波数発振回路を等価なディジタル回路に置き換え
ることにより高集積化を図ることにある。
同期回路における位相差電流変換回路・フィルタ回路・
可変周波数発振回路を等価なディジタル回路に置き換え
ることにより高集積化を図ることにある。
位相同期回路のディジタル化はデータと弁別のための
窓の中心との位相差をディジタル化し複数記憶する回路
と過去の複数の位相差から現在の弁別窓を発生する回路
により達成される。
窓の中心との位相差をディジタル化し複数記憶する回路
と過去の複数の位相差から現在の弁別窓を発生する回路
により達成される。
弁別部における位相差検出回路では、データと弁別窓
の中心と位相差を十分細かいクロックで計数し、ディジ
タル量として一時記憶する。過去のディジタル量化され
た複数の位相差を基に現在の弁別窓の起点と終点決める
ことが出来る。それによって従来、抵抗・コンデンサ・
トランジスタ等により構成されていた位相差電流変換回
路・フィルタ回路・可変周波数発振回路をディジタル回
路で構成することが可能となる。
の中心と位相差を十分細かいクロックで計数し、ディジ
タル量として一時記憶する。過去のディジタル量化され
た複数の位相差を基に現在の弁別窓の起点と終点決める
ことが出来る。それによって従来、抵抗・コンデンサ・
トランジスタ等により構成されていた位相差電流変換回
路・フィルタ回路・可変周波数発振回路をディジタル回
路で構成することが可能となる。
以下、本発明の一実施例を第１図，第２図により説明
する。
する。
入力データ２と弁別窓18の中心との位相差は位相差検
出回路３により検出される。進相は信号４で送出され、
遅相は信号５で送出される、位相差−ディジタル量変換
回路６により、初期設定値（通常のデータ間隔量）に対
し、ディジタル量７は進相の場合はクロック１により進
相幅分減少し遅相の場合は遅相幅分増加する。レジスタ
回路8,10,12により過去の位相差を記憶する。演算回路1
4により、過去の位相差量9,11,13により現在のデータに
対する弁別窓の幅15を発生する。弁別窓発生回路16によ
り過去のデータの弁別窓の終点を現在のデータの弁別窓
の始点とし、信号15の幅をもつ現在のデータの弁別窓18
を発生させる。可変ワンショット回路17は、データが到
来してから現在の弁別窓幅15の半分の幅を持つパルス19
を発生される。入力データが弁別窓の中心より位相が遅
れている場合、遅相信号の始まりを弁別窓の中心そのも
のとすると入力データが無い時に誤った遅相信号を発生
してしまう。これを防ぐ為にデータが到来してから現在
の弁別窓幅の半分の幅を持つワンショットパルスを発生
させ、そのパルスが存在する時に弁別窓パルスの始端で
立ち上がり、ワンショットパルス19の終端で立ち下がる
遅相信号５を発生させる。従って位相差−ディジタル量
変換回路６の入力にそのワンショットパルスが追加され
ている。これにより現在のデータの遅相幅を検出するこ
とが出来、データがない場合遅相幅を零とすることが出
来る。シフトレジストはデータの弁別窓の中心のワンシ
ョットパルス20によりシフトする。
出回路３により検出される。進相は信号４で送出され、
遅相は信号５で送出される、位相差−ディジタル量変換
回路６により、初期設定値（通常のデータ間隔量）に対
し、ディジタル量７は進相の場合はクロック１により進
相幅分減少し遅相の場合は遅相幅分増加する。レジスタ
回路8,10,12により過去の位相差を記憶する。演算回路1
4により、過去の位相差量9,11,13により現在のデータに
対する弁別窓の幅15を発生する。弁別窓発生回路16によ
り過去のデータの弁別窓の終点を現在のデータの弁別窓
の始点とし、信号15の幅をもつ現在のデータの弁別窓18
を発生させる。可変ワンショット回路17は、データが到
来してから現在の弁別窓幅15の半分の幅を持つパルス19
を発生される。入力データが弁別窓の中心より位相が遅
れている場合、遅相信号の始まりを弁別窓の中心そのも
のとすると入力データが無い時に誤った遅相信号を発生
してしまう。これを防ぐ為にデータが到来してから現在
の弁別窓幅の半分の幅を持つワンショットパルスを発生
させ、そのパルスが存在する時に弁別窓パルスの始端で
立ち上がり、ワンショットパルス19の終端で立ち下がる
遅相信号５を発生させる。従って位相差−ディジタル量
変換回路６の入力にそのワンショットパルスが追加され
ている。これにより現在のデータの遅相幅を検出するこ
とが出来、データがない場合遅相幅を零とすることが出
来る。シフトレジストはデータの弁別窓の中心のワンシ
ョットパルス20によりシフトする。
本発明によれば、従来のアナログ回路で構成されるこ
との欠点であった、自走周波数のバラツキ実装面積の増
大・原価高が解消される。
との欠点であった、自走周波数のバラツキ実装面積の増
大・原価高が解消される。
第１図は本発明の一実施例のブロック図、第２図は同じ
くタイムチャートである。 ３……位相差検出回路、６……位相差を基本クロック１
で計数しディジタル量に変換する回路、8,10,12……シ
フトレジスタ、14……演算回路、16……弁別窓発生回
路、17……可変ワンショットパルス発生回路。
くタイムチャートである。 ３……位相差検出回路、６……位相差を基本クロック１
で計数しディジタル量に変換する回路、8,10,12……シ
フトレジスタ、14……演算回路、16……弁別窓発生回
路、17……可変ワンショットパルス発生回路。
Claims (1)
- 【請求項１】入力データパルス、これと同期して発せら
れ現在の弁別窓の幅の半分の幅を持つ第１のワンショッ
トパルス及び現在の弁別窓の幅を周期とする弁別窓パル
スを入力し、弁別窓の中に前記入力データパルスが存在
するとき、弁別窓の終点を始端とし、前記第１のワンシ
ョットパルスの終点を終端とする遅相信号を発し、前記
入力データパルスの始点を始端とし、弁別窓の中心を終
端とする進相信号を発し、前記入力データパルスと前記
弁別窓パルスの位相差を検出する位相差検出回路と、 クロックパルス、前記遅相信号を入力し、その始端でデ
ィジタル量への変換を開始し前記第１のワンショットパ
ルスの終点でディジタル量へ変換を停止し、又は、前記
進相信号を入力し、その始端でディジタル量への変換を
開始し前記弁別窓の中心でディジタル量への変換を停止
し、初期設定値との加減により、位相の差をディジタル
量に変換する位相差−ディジタル量変換回路と、 前記位相差−ディジタル量変換回路からのディジタル量
と、前記弁別窓の中心を示す第２のワンショットパルス
を入力し、それぞれ、位相差を記憶する、直列に接続さ
れた複数のシフトレジスタと、 前記各々のシフトレジスタの出力に接続され、該出力か
ら前記入力データに対する弁別窓の幅を発生する演算回
路と。 前記演算回路に接続され、過去の弁別窓の終点を現在の
弁別窓の始点とし、前記演算回路により発生した弁別窓
の幅を現在の弁別窓の幅とする弁別窓発生回路と、 前記演算回路に接続され、前記第１のワンショットパル
ス及び前記第２のワンショットパルスを発生する可変ワ
ンショット回路とを有することを特徴とするディジタル
位相同期回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63150273A JP2865673B2 (ja) | 1988-06-20 | 1988-06-20 | ディジタル位相同期回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63150273A JP2865673B2 (ja) | 1988-06-20 | 1988-06-20 | ディジタル位相同期回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH024017A JPH024017A (ja) | 1990-01-09 |
| JP2865673B2 true JP2865673B2 (ja) | 1999-03-08 |
Family
ID=15493351
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63150273A Expired - Fee Related JP2865673B2 (ja) | 1988-06-20 | 1988-06-20 | ディジタル位相同期回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2865673B2 (ja) |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4316152A (en) * | 1979-09-24 | 1982-02-16 | Hewlett-Packard Company | Data tracking phase locked loop |
-
1988
- 1988-06-20 JP JP63150273A patent/JP2865673B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH024017A (ja) | 1990-01-09 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| LAPS | Cancellation because of no payment of annual fees |