JPH024017A - ディジタル位相同期回路 - Google Patents
ディジタル位相同期回路Info
- Publication number
- JPH024017A JPH024017A JP63150273A JP15027388A JPH024017A JP H024017 A JPH024017 A JP H024017A JP 63150273 A JP63150273 A JP 63150273A JP 15027388 A JP15027388 A JP 15027388A JP H024017 A JPH024017 A JP H024017A
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- Japan
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- circuit
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- Granted
Links
- 230000010354 integration Effects 0.000 abstract description 2
- 230000007423 decrease Effects 0.000 abstract 1
- 238000006243 chemical reaction Methods 0.000 description 3
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- 230000010355 oscillation Effects 0.000 description 2
- 239000003990 capacitor Substances 0.000 description 1
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Landscapes
- Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、ディジタル記憶装置の弁別回路に係シ、特に
ディジタル化に好適な閉ループ式ディジタル位相同期回
路に関する。
ディジタル化に好適な閉ループ式ディジタル位相同期回
路に関する。
従来の装置は特開昭５７−４５４９６号公報に記載のよ
うにデータ弓込時に細かいクロックを用いて引き込み特
性を良（している。
うにデータ弓込時に細かいクロックを用いて引き込み特
性を良（している。
本発明の目的は、ディジタル記憶装置の弁別部の位相同
期回路における位相差電流変換回路・フィルタ回路・可
変周波数発振回路を等価なディジタル回路に置き換える
ことによシ高集積化を図ることにある。
期回路における位相差電流変換回路・フィルタ回路・可
変周波数発振回路を等価なディジタル回路に置き換える
ことによシ高集積化を図ることにある。
位相同期回路のディジタル化はデータと弁別のための窓
の中心との位相差をディジタル化し複数記憶する回路と
過去の複数の位相差から現在の弁別窓を発生する回路に
より達成される。
の中心との位相差をディジタル化し複数記憶する回路と
過去の複数の位相差から現在の弁別窓を発生する回路に
より達成される。
弁別部における位相差検出回路では、データと弁別窓の
中心との位相差全十分細かいクロックで計数し、ディジ
タル量として一時記憶する。過去のディジタル量化され
た複数の位相差を基に現在の弁別室の起点と終点を決め
ることが出来る。それによって従来、抵抗・コンデンサ
・トランジスタ等によシ構成されていた位相差電流変換
回路・フィルタ回路・可変周波数発振回路をディジタル
回路で溝底することが可能となる。
中心との位相差全十分細かいクロックで計数し、ディジ
タル量として一時記憶する。過去のディジタル量化され
た複数の位相差を基に現在の弁別室の起点と終点を決め
ることが出来る。それによって従来、抵抗・コンデンサ
・トランジスタ等によシ構成されていた位相差電流変換
回路・フィルタ回路・可変周波数発振回路をディジタル
回路で溝底することが可能となる。
以下、本発明の一実施例を第１図、第２図により説明す
る。
る。
入力データ２と弁別窓１８の中心との位相差は位相差検
出回路５により検出される。進相は信号４で送出され、
遅相は信号５で送出される。位相差−ディジタル潰変換
回路６によシ、初期設定値（通常のデータ間隔量）に対
し、ディジタル量７は進相の場合はクロフク１により進
相幅分減少し遅相の場合は遅相幅分増加する。レジスタ
回路８゜１０１２によシ過去の位相差を記憶する。演算
回路１４により、過去の位相差量９ 、１１ 、１５に
より現在のデータに対する弁別窓の幅１５ヲ発生する。
出回路５により検出される。進相は信号４で送出され、
遅相は信号５で送出される。位相差−ディジタル潰変換
回路６によシ、初期設定値（通常のデータ間隔量）に対
し、ディジタル量７は進相の場合はクロフク１により進
相幅分減少し遅相の場合は遅相幅分増加する。レジスタ
回路８゜１０１２によシ過去の位相差を記憶する。演算
回路１４により、過去の位相差量９ 、１１ 、１５に
より現在のデータに対する弁別窓の幅１５ヲ発生する。
弁別窓発生回路１６により過去のデータの弁別窓の終点
を現在のデータの弁別窓の始点とし、信号１５の、幅を
もつ現在のデータの弁別窓１日ヲ発生させる。可変ワン
ショア）回路１７は、データが到来してから現在の弁別
窓幅１５の半分の幅？持つワンショツトパルス１９奮発
生させる。これによυ現在のデータの遅相幅を検出する
ことが出来、データがない場合遅相幅全零とすることが
出来る。
を現在のデータの弁別窓の始点とし、信号１５の、幅を
もつ現在のデータの弁別窓１日ヲ発生させる。可変ワン
ショア）回路１７は、データが到来してから現在の弁別
窓幅１５の半分の幅？持つワンショツトパルス１９奮発
生させる。これによυ現在のデータの遅相幅を検出する
ことが出来、データがない場合遅相幅全零とすることが
出来る。
シフトレジスタはデータの弁別室の中心のワンショット
パルス２０によυシフトする。
パルス２０によυシフトする。
本発明によれば、従来のアナログ回路で構成されること
の欠点であった、自走周波数のノくラツキ実装面積の増
大・原価高が解消される。
の欠点であった、自走周波数のノくラツキ実装面積の増
大・原価高が解消される。
第１図は本発明の一実施例のブロック図、第２図は同じ
くタイムチャートである。 ３・・・位相差検出回路、６・・・位相差を基本クロッ
ク１で計数しディジタル量に変換する回路、８１０ 、
１２・・・シフトレジスタ、１４・・・演算回路、１６
・・弁別窓発生回路、１７・・・可変ワンシ＋ａ ツ）
”ルス発生回路。 第２図
くタイムチャートである。 ３・・・位相差検出回路、６・・・位相差を基本クロッ
ク１で計数しディジタル量に変換する回路、８１０ 、
１２・・・シフトレジスタ、１４・・・演算回路、１６
・・弁別窓発生回路、１７・・・可変ワンシ＋ａ ツ）
”ルス発生回路。 第２図
Claims (1)
- １、ディジタル記憶装置のデータ弁別部において３デー
タを弁別する窓の中心とデータの複数の過去の位相差を
ディジタル量で記憶する手段と複数の過去の位相差から
現在のデータを弁別する窓の起点及び幅を決める演算回
路又は記憶回路とを有することを特徴とするディジタル
位相同期回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63150273A JP2865673B2 (ja) | 1988-06-20 | 1988-06-20 | ディジタル位相同期回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63150273A JP2865673B2 (ja) | 1988-06-20 | 1988-06-20 | ディジタル位相同期回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH024017A true JPH024017A (ja) | 1990-01-09 |
| JP2865673B2 JP2865673B2 (ja) | 1999-03-08 |
Family
ID=15493351
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63150273A Expired - Fee Related JP2865673B2 (ja) | 1988-06-20 | 1988-06-20 | ディジタル位相同期回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2865673B2 (ja) |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5652936A (en) * | 1979-09-24 | 1981-05-12 | Yokogawa Hewlett Packard Ltd | Digital type phase lock loop circuit |
-
1988
- 1988-06-20 JP JP63150273A patent/JP2865673B2/ja not_active Expired - Fee Related
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5652936A (en) * | 1979-09-24 | 1981-05-12 | Yokogawa Hewlett Packard Ltd | Digital type phase lock loop circuit |
Also Published As
| Publication number | Publication date |
|---|---|
| JP2865673B2 (ja) | 1999-03-08 |
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Legal Events
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