JPS62171281A - 垂直同期信号分離回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 ［産業上の利用分野］ この発明はテレヒジョン信号における複合同期信号から
垂直同期信号を分離する同期分離回路に関するものであ
る。

［従来の技術］ 第３図は従来の垂直同期分離回路の構成を示すブロック
回路図、第４図はその各部の入出力波形図である。図に
おいて、（１）は積分回路、（２）はシュミットトリガ
バッファ、（３）は単安定マルチバイブレータ、（４）
は複合同期信号ａの入力端子、（５）は垂直同期信号ｄ
の出力端子である。

つぎに動作について説明する。入力端子（４）より第４
図（ａ）に示すような複合同期信号ａが入力されると、
積分回路（１）の出力端子には第４図（ｂ）に示すよう
な積分波形信号すが出力され、つぎにシュミットトリガ
バッファ（２）により、あるしきい値で波形整形されて
第４図（Ｃ）に示すパルス信号Ｃが出力され、このパル
ス信号Ｃは単安定マルチバイブレーク（３）に入力され
、その立ち上がり点でトリガオンし、第４図（ｄ）に示
すような適当なパルス幅を有する垂直同期信号ｄが出力
端子（５）に出力される。

［発明が解決しようとする問題点］ 従来の垂直同期信号分離回路は、積分回路（１）を用い
ているので、その酵Ｒ延により、入力複合同期信号ａに
比べて、分離された垂直同期信号ｄには、数Ｈ（ＬＨは
ｌ水平走査期間）の遅れが生じる。また単安定マルチバ
イブレータにより、垂直同期信号ｄのパルス幅を定めて
いるので、温度変化等による単安定マルチバイブレータ
のタイミング時定数の変動により、垂直同期信号ｄのパ
ルス幅が変化する等の問題点があった。

この発明は上記のような問題点を解消するためになされ
たもので、遅延が少なく、かつ、温度変化等にも安定な
垂直同期分離回路を得ることを目的としている。

［問題点を解決するための手段］ この発明に係る垂直同期信号分離回路は、水平同期信号
および垂直同期信号の論理が初めに変化する時点をそれ
ぞれ検出する手段と、その変化時点から水平同期パルス
幅よりは大きく、垂直同期パルス幅よりは小さい時間後
における各同期パルスの論理の変化を弁別する手段と、
最初に論理の変化がないことを弁別した時点から、その
のち論理の変化を弁別した時点までの間、垂直同期信号
を出力する手段とを備えたものである。

［作用］ この発明における同期信号の論理変化時点検出手段は、
入力複合同期信号が正論理の場合は、その水平および垂
直同期パルスの論理ｒＱＪから論理ｒｌＪへの立ち上り
時点（負論理の場合は「１」から「０」への立下り時点
）をそれぞれ検出する。論理変化弁別手段は、水平同期
パルス幅よりは大きく、かつ、垂直同期パルス幅よりは
小さい時間後における各同期パルスの論理の変化をチェ
ックする。このときその論理が変化していれば、その同
期パルスは水平同期パルスであり、また、その論理が変
化していなければ、その同期パルスは垂直同期パルスで
ある。垂直同期信号発生ｐ段は、論理が変化する期間が
続いたのち、最初の論理が変化していないことを弁別し
た時点から、そののち、論理が変化したことを弁別する
時［発明の実施例］ 以下、この発明の一実施例を図について説明する。第１
図において、　（８）　　、　（７）はそれぞれＤタイ
プの第１．第２のフリップフロップ、（８）はオーバー
フロー後、再びリセットされないかぎりカウント禁止に
なる正論理直結リセット入力付きカウンタ、（９）はア
ンドゲート、（１０）は制御クロックＣｎを出力する制
御クロック発生回路で、第１のフリップフロップ（６）
とアンドゲート（９）と制御クロック発生回路（１０）
とで入力複合同期信号ａの各立上り時点（論理の変化時
点）七検出する手段を構成し、また、カウンタ（８）と
制御クロック発生回路（１０）とで所定時間後の各同期
パルスの論理の変化を弁別する手段を構成し、さらに、
第２のフリッププロップ（７）とカウンタ（８）とで垂
直同期信号発生手段を構成している。

第２図に入力複合同期信号と各部の出力波形を示す。第
２図（ａ）は正論理の入力複合同期信号ａで、水平同期
パルスＰＨの論理ｒｌＪの期間をＥ−と１．　曲直同曲
パルスＰυの、倫理「１１の１…間をｔｖとする。さら
に、カウンタ（８）が計数値「０」からカウントしてオ
ーバーフローし、端子ＲＣＯにけた上げ信号Ｃを出力す
るまでの時間をｔとすると、ＬＨ＜ｔ＜ｔｖ　となるよ
うに制御クロックｃｌの周波数を決定する。

上記のような条件において、入力複合同期信号ａを第１
のフリップフロップ（６）のＤ端子に、制御クロックｃ
ＭをＣＫ入力端子に入力すると、Ｑ端子の出力には、入
力複合同期信号ａに対して論理が反転し、かつ、制御ク
ロックｃｌの１周期分遅れた反転複合同期信号ｉが出力
される。これと入力複合同期信号ａとをアンドゲート（
９）に入力すると、第２図（ｂ）に示すような入力複合
同期信号ａの立ち上り点に同期し、制御クロックｃＱの
１周期分のデユーティをもつリセットパルスｂを出力す
る。このリセットパルスｂはカウンタ（８）のＲ端子に
入力される。カウンタ（８）はこのリセットパルスｂを
合図に計数値「０」から制御クロックＣ！；Ｌのカウン
トを始め、を時間後に第２図（Ｃ）に示すようなけた上
げパルスＣを端子ＲＣＯに出力する。このけた上げパル
スＣは、第２のフリップフロップ（７）のＣＫ端子に入
力されるとともに、そのＤ端子には入力複合同期信号ａ
が入力される。

ここでけた上げパルスＣが立ったときの入力複合同期信
号ａの論理の状態をみると、第２図（ａ）に示すように
、垂直同期信号期間に出力される６発のけた上げパルス
Ｐ−Ｕの各時刻では、入力複合同期信号ａはその論理が
「１」になっているのに対して、けた上げパルスＶおよ
びその他のけた上げパルスＣの各時刻では、入力複合同
期信号ａはその論理が「０」になっている。したがって
、第２のフリップフロップ（７）のＱ端子には第２図（
ｄ）に示すように、入力複合同期信号ａから時間ｔだけ
遅れた、かつ、はぼ同じ時間幅の垂直同期信号ｄが出力
される。

上記実施例では入力複合同期信号ａが正論理である場合
について示したが入力複合同期信号である場合は、正論
理の場合とは全て逆の論理構成とすればよい。

また、上記実施例ではＤタイプのフリップフロップ、ア
ンドゲートおよび正論理直結リセット入カイ・１カウン
タで構成したが、この構成に限られるものでないことは
いうまでもない。

［発明の効果］ 以上のように、この発明によれば入力複合同期信号の水
平同期信号と垂直同期４３号のパルス幅の相違を弁別し
て、垂直同期信号を分離するようにしたので、入力複合
同期４８号と分離した垂直同期信号の時間遅れもＩＨ以
下となり、また、ディジタル回路で実現できるので、集
積化も容易となり、温度変化等についても安定度がよく
、精度の高い垂直同期分離回路が得られる効果がある。

【図面の簡単な説明】

第１図はこの発明に一実施例のブロック回路図、第２図
はこの実施例の各部の入出力波形図、第３図は従来の垂
直同期信号分離回路の構成を示すブロック回路図、第４
図はその各部の入出力波形図である。 （６）　　、　（７）・・・第１．第２のフリップフロ
ップ。 （８）・・・カウンタ、（９）・・・アンドゲート、（
ｌＯ）・・・制御クロック発生回路、ａ・・・入力複合
同期信号、ｄ・・・垂直同期信号期間、ＣＬ；Ｌ・・・
制御クロック。 なお、図中、同一符号はそれぞれ同一、または相当部分
を示す。

Claims (2)

【特許請求の範囲】
1. （１）入力複合同期信号を構成している水平同期パルス
   および垂直同期パルスの各立上り時点（負論理の場合は
   立下り時点）をそれぞれ検出する手段と、これらの同期
   信号の論理変化時点から、上記水平同期パルスの幅より
   は大きく、かつ、上記垂直同期パルスの幅よりは小さい
   時間後の時点における上記各同期パルスの論理の変化の
   有無を弁別する手段と、論理が変化する期間ののち最初
   の論理の変化がないことを検出した時点からそののち最
   初の論理の変化を検出する時点までの期間垂直同期信号
   を出力する手段とを備えた垂直同期信号分離回路。
2. （２）水平同期パルスのパルス幅より十分に小さい周期
   の制御クロックを出力する制御クロック発生回路と、入
   力複合同期信号がＤ端子に、上記制御クロックがＣＫ端
   子にそれぞれ入力される第１のＤタイプのフリップフロ
   ップと、このフリップフロップの＠Ｑ＠端子の出力およ
   び上記制御クロックが入力されるアンドゲートと、この
   アンドゲートの出力がＲ端子に、かつ、上記制御クロッ
   クがＣＫ端子にそれぞれ入力され、上記Ｒ端子に信号が
   入力されたときから制御クロックのカウントを開始し、
   水平同期パルスの幅よりは大きく、かつ、垂直同期パル
   スの幅よりは小さい時間内にカウントアップしてＲＣＯ
   端子にカウントアップ信号を出力するカウンタと、この
   カウンタのＲＣＯ端子の出力がＣＫ端子に、かつ、上記
   入力複合同期信号がＤ端子にそれぞれ入力される第２の
   Ｄタイプのフリップフロップとを備え、上記第２のフリ
   ップフロップのＱ端子から垂直同期信号を出力する構成
   とした特許請求の範囲第１項記載の垂直同期信号分離回
   路。