JP3136762B2 - 波形サンプリング装置 - Google Patents

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、波形サンプリング装置
に関し、詳しくは入力周波数が高速な場合の時間軸回路
の改善に関するものである。

【０００２】

【従来の技術】入力周波数が、その波形サンプリング回
路におけるサンプリングパルスに対して高速な場合のサ
ンプリング方法にはシーケンシャルサンプリングあるい
はランダムサンプリングがある。両者を比較すると、測
定速度に関してはランダムサンプリングの方がすぐれて
いるが、繰り返し波形の測定精度に関してはシーケンシ
ャルサンプリングの方が優れている。本発明はシーケン
シャルサンプリングにかかりその測定精度の優位性を保
ったまま、より簡単な方法で測定の高速化を図るもので
ある。従って、以下に従来からのシーケンシャルサンプ
リングの方法及びその問題点等を説明する。サンプリン
グにおいては、その処理時間あるいは回路構成等の関係
から、ある限界以上周期が高い信号にあっては、一つの
トリガ信号から波形を形成するのに十分な数のサンプリ
ングを行うのが不可能となる場合が生ずる。このような
場合、高周波の信号に対しては、波形の周期性を利用し
てトリガ点から順次ずらしながら繰り返しサンプリング
して等価時間に置き換えられることによって波形を形成
する、すなわち、トリガ点から微小時間ずらしながら波
形を形成するシーケンシャルサンプリングが用いられ
る。従来のシーケンシャルサンプリングは、トリガから
微小時間ずらしながらサンプリングパルスを出力すると
いう時間軸補正回路の構成上１トリガに対して複数サン
プリングすることが困難なため、１トリガに対して１点
だけサンプリングする構成になっている場合が多い。ま
た、１トリガに対して複数サンプリングできるような時
間軸回路を実施した例するには、トリガ入力に同期した
サンプリングクロックを順次スキューさせるような構成
の時間軸回路がある。

【０００３】

【発明が解決しようとする課題】このため、１トリガに
１サンプルなので波形を構成するのに十分なサンプル数
をとるためにはサンプル数と同数のトリガが必要とな
り、トリガ周期が遅い場合、その分サンプリング完了ま
でに時間が長くなる。例えばオシロスコープ等では波形
更新が遅くなるという欠点が生じることとなる。また、
１トリガに対して複数サンプリングできるような時間軸
回路の従来の構成では、サンプリングクロックを順次ス
キューさせてゆく方法を用いているので回路構成が複雑
になるという問題があった。本発明はこのような問題を
解決し、簡単な構成で、シーケンシャルサンプリング方
式において、一回のトリガ信号で複数のデータをサンプ
ルすることが可能な波形サンプリング装置を実現するこ
とを目的とする。

【０００４】

【課題を解決するための手段】本発明は、トリガ入力を
受け、トリガ待ち状態であるときには、そのトリガ入力
に同期したトリガ信号を出力するトリガ回路と、前記ト
リガ回路からの入力に同期して発振を開始し、時間測定
クロック信号を出力する同期型発振器と、データの転送
およびトリガ待ち状態あるいは全体の制御を行うコント
ロール回路と、前記コントロール回路から設定されたト
リガ信号に対して第１点目をサンプルする時刻の初期値
と後述する積算器からの出力を加算して出力する加算器
と、前記加算器からのデータを初期値とし、前記同期型
発振器からの時間測定クロック信号をカウントしてトリ
ガ信号に対して第１点目をサンプルする時刻を決定し、
桁上がり信号として出力する開始点カウンタと、前記開
始点カウンタの桁上がり信号を動作禁止解除信号として
入力し、前記同期型発振器からの時間測定クロック信号
をカウントし、前記コントロール回路から設定された値
毎に桁上がり信号を出力する周期点カウンタと、前記周
期点カウンタからの桁上がり信号をカウントし、前記コ
ントロール回路から設定された値毎に桁上がり信号を出
力する回数カウンタと、前記コントロール回路から設定
された値をそのインクリメントする数とし、前記回数カ
ウンタからの桁上がり信号を入力される毎に加え合わ
せ、前記加算器に出力する積算器と、前記開始点カウン
タからの桁上がり信号と周期点カウンタからの桁上がり
信号の論理和をとるアンド回路と、前記コントロール回
路から設定された値をそのインクリメントする数とし、
前記開始点カウンタからの桁上がり信号を入力される毎
に加え合わせて出力する開始回数積算器と、前記回数カ
ウンタからの桁上がり信号をカウントする周期カウンタ
と、前記開始回数積算器からの積算値と前記周期カウン
タからのカウント値を加算する第２加算器と、前記アン
ド回路からの出力信号をサンプルホールドあるいはアナ
ログ／デジタル変換に必要とされる時間分遅らせた信号
を出力する遅延回路と、前記アンド回路からの出力信号
をサンプリングパルスとし測定入力信号をサンプルホー
ルドするサンプルホールド回路と、前記サンプルホール
ド回路からのアナログ出力をデジタル信号に変換するア
ナログ／デジタル変換器と、前記第２加算器からの出力
をアドレスとし、前記遅延回路からの信号のタイミング
で、前記アナログ／デジタル変換器からの出力であるデ
ジタル信号を格納するメモリとを設け、一回のトリガ信
号で複数のデータを取り込むことが可能なシーケンシャ
ルサンプリングを行うことを特徴とする波形サンプリン
グ装置である。

【０００５】

【作用】トリガに同期して発振するスタータブルオッシ
レータとそれをカウントするカウンタから構成されるサ
ンプリングパルス発生回路を用いることによって、１ト
リガに対して複数のサンプリングパルスを発生させるか
ら、１トリガに対して複数のサンプリングをすることが
可能となる。

【０００６】

【実施例】図１は、本発明の基本構成図である。図にお
いて、１はトリガ回路で、トリガ入力を受け、トリガ待
ち状態であるときには、そのトリガ入力に同期したトリ
ガ信号を出力する。２は、同期型発振器前記トリガ回路
からの入力に同期して発振を開始し、時間測定クロック
信号を出力する。３は開始点カウンタで、加算器５から
のデータを初期値とし、同期型発振器２からの時間測定
クロック信号をカウントしてトリガ信号に対して第１点
目をサンプルする時刻を決定し、桁上がり信号として出
力する。加算器５は、コントロール回路１８から設定さ
れたトリガ信号に対して第１点目をサンプルする時刻の
初期値と後述する積算器からの出力を加算して出力す
る。１２はアンド回路で、開始点カウンタからの桁上が
り信号と周期点カウンタからの桁上がり信号の論理和を
とる。１３はサンプルホールド回路（以下、Ｓ／Ｈ回路
と呼ぶ）で、アンド回路１２の出力信号をサンプリング
パルスとし測定入力信号をサンプルホールドする。１４
は、アナログ／デジタル変換器（以下、ＡＤＣと呼ぶ）
でＳ／Ｈ回路１３からのアナログ出力をデジタル信号に
変換する。１５はメモリで、加算器２３からの出力をア
ドレスとし、遅延回路２１からの信号のタイミングで、
ＡＤＣからの出力であるデジタル信号を格納する。遅延
回路２１は、アンド回路１２からの出力信号をサンプル
ホールドあるいはアナログ／デジタル変換に必要とされ
る時間分遅らせた信号を出力する。１６はメモリアドレ
ス発生回路で開始点カウンタ３からの桁上がり信号とコ
ントロール回路１８からの制御信号と回数カウンタＢか
らの桁上がり信号を入力し、メモリ１５でのアドレスと
なる信号を生成し、出力する。また、このメモリアドレ
ス発生回路１６は、開始回数積算器２０と加算器２３と
周期カウンタＣから構成されるものである。１８はコン
トロール回路で、データの転送およびトリガ待ち状態あ
るいは全体の制御を行う。開始回数積算器２０は、コン
トロール回路から設定された値をそのインクリメントす
る数とし、前記開始点カウンタからの桁上がり信号を入
力される毎に加え合わせて出力する。周期カウンタＣ
は、回数カウンタからの桁上がり信号をカウントする。
加算器２３は、開始回数積算器２０からの積算値と周期
カウンタＣからのカウント値を加算することでメモリ１
５でのアドレスとなる信号を生成し、出力する。Ａは周
期点カウンタで、開始点カウンタ３の桁上がり信号を動
作禁止解除信号として入力し、同期型発振器２からの時
間測定クロック信号をカウントし、コントロール回路１
８から設定された値毎に桁上がり信号を出力する。Ｂは
回数カウンタで、周期点カウンタＡからの桁上がり信号
をカウントし、コントロール回路１８から設定された値
毎に桁上がり信号を出力する。Ｉは積算器で、コントロ
ール回路１８から設定された値をそのインクリメントす
る数とし、回数カウンタＢからの桁上がり信号を入力さ
れる毎に加え合わせ、加算器５に出力する。

【０００７】従来のシーケンシャルサンプリングにおい
ては、トリガ入力に対し、どれくらい遅れてサンプリン
グを行うかを定めるためのカウンタ（図１内の開始点カ
ウンタ３に該当するもの）のみを有していたのに対し、
この構成ではさらに１回のトリガ入力にたいして、どれ
くらいの時間間隔でサンプリプリングを行うかを実効す
るためのカウンタ（図１内の周期点カウンタＡに該当す
るもの）を設けている。よって、トリガ入力にたいして
一回目のサンプリングパルスは開始点カウンタ３から出
力し、二回目以降のサンプリングパルスは周期点カウン
タＡから出力することで、１回のトリガ入力で複数回の
サンプリングを行っている。

【０００８】図２に、本発明の一実施例の構成図を示
す。図において図１と同様のものは同一符号を付ける。
４はレジスタで開始点カウンタ３のためのコントロール
回路１８からのディレイの初期値を格納する。なお、レ
ジスタ４の出力と積算器Ｉの出力を加算器５で加算して
いる。６，８はカウンタ、７，９，１１はレジスタ、１
０はインクリメンタである。カウンタ６とレジスタ７か
ら周期点カウンタＡは構成される。カウンタ８とレジス
タ９から回数カウンタＢは構成される。インクリメンタ
１０とレジスタ１１から積算器Ｉは構成される。

【０００９】図３は、メモリアドレス発生回路１６の具
体的な構成で、１９はレジスタ、２０はインクリメンタ
である。レジスタ１９に格納されている値をサンプリン
グのタイミングと同期して積算してゆき、かつ加算器２
３で何回目のトリガあるかというデータを加算するか
ら、サンプリング点毎の時間と対応するアドレスを発生
することができる。

【００１０】このような実施例の説明をする。基本的に
は、図１と同様で、カウントにおける初期値等の値を格
納するレジスタが図１に加えられたものが図２である。
トリガ回路１はトリガ待ち状態でトリガ入力に同期して
出力する。この信号によって、同期型発振器２（いわゆ
るスタータブルオッシレータ）が発振を開始する。この
ときコントロール回路１８によって、レジスタ４にディ
レイの初期値が格納され、レジスタ７にはサンプリング
の間隔をカウントする周期点カウンタＡの初期値が格納
され、レジスタ９には１トリガで何回サンプリングを行
ったかをカウントする回数カウンタＢの初期値が格納さ
れ、レジスタ１１にはインクリメンタ１０で積算する当
該インクリメントする数が格納され、レジスタ１９には
レジスタ７に格納されている値をレジスタ１１に格納さ
れている値で除算した値が格納されている。開始点カウ
ンタ３（いわゆるディレイカウンタ）では、同期型発振
器２の出力信号のクロック数をカウンタをカウントして
してトリガに対して第１点目をサンプルする時刻を決定
する。また、この決定された時刻にサンプリングパルス
をカウンタ６とアンド回路１２に出力する。カウンタ６
（周期点カウンタＡの基礎となるカウンタ）は、この開
始点カウンタ３からのサンプリングパルスによって、同
期型発振器２からのクロックのカウントを開始し、定め
られた回数毎に桁上がり信号（いわゆるキャリー信号）
を出力する。カウンタ８（回数カウンタＢの基礎となる
カウンタ）はカウンタ６からの桁上がり信号出力をカウ
ントする。このことにより、１回のトリガ入力に対し現
在何回目のサンプリングを行っているのかが判る。さら
に、レジスタ９によって定めらた値分のカウントを終了
すると桁上がり信号（いわゆるキャリー信号）をインク
リメンタ１０に出力する。インクリメンタ１０では、現
在何回目のトリガであるかを積算し、そのトリガ回数に
応じた値を加算器５に出力する。このため、トリガ入力
に対してのサンプリングパルスの発生時間が少しづつず
れることでシーケンシャルサンプリングが実行される。

【００１１】このような構成における動作を図４に示す
タイムチャートを用いて詳細に説明する。図においてａ
〜ｆについては、図２内に示す各地点の動作の時間変化
を示すものである。尚、図４中の上段のａ〜ｆは１回目
のトリガ入力にたいする変化を示したものであり、下段
のａ〜ｆは２回目のトリガ入力にたいする変化を示した
ものである。ａはトリガ回路１がトリガ待ち状態である
か否かを定めるところのコントロール回路１８から出力
されるトリガレディ（TRIG READY）信号である。ｂは
トリガ回路１から出力されるトリガ信号で、トリガ回路
１がトリガ待ち状態（トリガレディ信号ａがＨレベル）
であって、かつ、外部からトリガ入力があったときにＨ
レベルになるものである。ｃは同期型発振器２から出力
されるクロック信号である。ｄは開始点カウンタ３から
出力されるサンプリングパルスである。ｅは周期点カウ
ンタＡから出力されるサンプリングパルスである。ｆは
回数カウンタＢから出力される信号で、１回のトリガ入
力に対する複数回のサンプリングがすべて終了したこと
を示すサンプリング終了信号である。またＳ１１，Ｓ１
２〜Ｓ１６は１回目のトリガ入力でサンプリングしたデ
ータであり、Ｓ２１，Ｓ２２〜Ｓ２６は２回目のトリガ
入力でサンプリングしたデータである。

【００１２】測定開始前の準備としてコントロール回路
１８のから各々のレジスタ（４，７，９，１１，１９）
にデータを格納する。このシーケンスが終了するまでト
リガレディ（TRIG READY）信号をＬレベルの状態にし
ておく。各々レジスタに入力する値について説明する。
レジスタ４にはトリガ点（トリガ信号ａの立ち上がり）
からどの位置でサンプリングを開始するかのデータが格
納される。例えば、図４上段のサンプリングパルスｄは
クロック信号ｃの３番目の立ち上がりで出力されてい
る。このことから理解されるように、このレジスタ４に
格納されるディレイ量の初期値は２である。レジスタ７
にはサンプリングパルスｅの間隔を定める値を格納す
る。例えば、図４上段のサンプリングパルスｅは、サン
プリングパルスｄが発生したのちクロック信号ｃの４回
目の立ち上がり毎に出力されている。このことから理解
されるように、このレジスタ７に格納される周期の値は
３である。レジスタ９には１回のトリガ入力に対し何回
サンプリングを行うかが格納されている。この格納され
た値がサンプリングパルスｅにおいて１回のトリガ入力
に対して発生するパルスの数となる。レジスタ１１に
は、トリガ入力毎のディレイ量のずれを格納する。図４
上段のサンプリングパルスｄと下段のサンプリングパル
スｄを比較するとクロック信号ｃの１パルス分立ち上が
りがずれていることが示されている。この１パルス分ず
らすために、レジスタ１１に１を格納する。レジスタ１
９には前述のとうり、レジスタ７に格納される周期の値
である３をレジスタ１１に格納されている１で割った値
すなわち３が格納される。

【００１３】動作について具体的に説明する。トリガレ
ディ（TRIG READY）信号がＨレベルになるとトリガ回
路１がトリガ待ち状態になりトリガ入力があるとトリガ
信号ａは立ち上がる。トリガ信号ａがＨレベルになるこ
とで、同期型発振器２は発振を開始し、クロック信号ｃ
が出力される。開始点カウンタ３は、レジスタ４に格納
されるディレイ量の初期値２をカウントするとキャリー
信号を出力する。これはサンプリングパルスｄに該当す
るものである。サンプリングパルスｄのと立ち上がりで
カウンタ６は、クロック信号ｃのカウントを開始する。
このためサンプリングパルスｅがクロック信号ｃの３周
期毎に出力される。カウンタ８（回数カウンタＢ内のカ
ウンタ）ではサンプリングパルスｅのカウントを行い、
レジスタ９に格納された値分パルスがくるとキャリー信
号を出力する。この信号は、サンプリング終了信号ｆと
して図４に示される。

【００１４】インクリメンタ１０ではサンプリング終了
信号ｆ毎に、レジスタ１１に格納した値１分だけ積算し
てゆく。またこのサンプリング終了信号ｆは、コントロ
ール回路１８にエンド信号として出力される。さらに、
オア回路１７を介して開始点カウンタ３にロード（LOA
D）信号として入力される。同時にインリメンタ１０か
らは積算値１が出力され、加算器５でレジスタ４に格納
された値２に加算されるため、図４の下段に示す次のト
リガ信号ａがＨレベルになった状態では、トリガ信号の
立ち上がりから４回目のクロック信号ｃの立ち上がりで
サンプリングパルスｄが発生する。このようなサンプリ
ングを行うことで、少ない回数のトリガ入力で、多数の
サンプリングが行うことが可能となり、測定の効率が向
上する。シーケンシャルサンプリングであるからには、
トリガ入力された時からの時間差順（図４に示すＳ１
１，Ｓ２１．．Ｓ１２，Ｓ２２．．）にＡＤＣ１４でデ
ジタル化されたサンプリングデータをメモリ１５に格納
する必要がある。このための回路が図３に示すアドレス
発生回路１６の構成である。

【００１５】アドレス発生回路１６の動作を示すタイム
チャート図５を用いて、トリガ入力された時からの時間
差順にサンプリングデータをメモリ１５に格納するため
のアドレス発生の方法について説明する。まず図３内の
インクリメンタ２０においては、サンプリング毎にメモ
リ１５にデータを書き込むための書込み信号ｇをクロッ
ク入力とし、サンプリング終了信号ｆをリセット入力と
し、積算値はレジスタ１９の値を入力するものである。
従って、図５に示すようにインクリメンタ２０の出力で
あるＤＩは、サンプリングパルスｄおよびサンプリング
パルスｅのパルス毎に積算されてゆく。尚、１回目のト
リガでは、加算器２３において０が加算されるから、ア
ドレスＡＤはＤＩと等しくなり、メモリ１５におけるこ
れらの番地にＳ１１、Ｓ１２．．に示すサンプリングデ
ータが格納されてゆく。また、カウンタ２２ではサンプ
リング終了信号ｆをクロック入力としているので、積算
器２３の出力であるアドレスＤＡは２回目のトリガで
は、加算器２３において１が加算され、メモリ１５にお
けるアドレスＡＤにＳ２１、Ｓ２２．．に示すサンプリ
ングデータが格納されてゆく。以上の動作により、トリ
ガ入力された時からの時間差順にサンプリングデータが
メモリ１５に格納される。

【００１６】

【発明の効果】以上詳細に説明したように、本発明に高
速なシーケンシャルサンプリングを行うことが可能な波
形サンプリング装置が実現できる。

【図面の簡単な説明】

【図１】本発明の構成図である。

【図２】本発明の一実施例の構成図である。

【図３】本発明の一実施例の一部の構成図である。

【図４】本発明の動作の説明図である。

【図５】本発明の動作の説明図である。

【符号の説明】

１ トリガ回路 ２ 同期型発振回路 ３ 開始点カウンタ １２ アンド回路 １３ サンプル−ホールド回路 １４ アナログ／デジタル変換器 １５ メモリ １６ メモリアドレス発生回路 １８ コントロール回路 ２０ 開始回数積算器 ２１ 遅延回路 ２３ 第２加算器 Ａ 周期点カウンタ Ｂ 回数カウンタ Ｃ 周期カウンタ

Claims (1)

(57)【特許請求の範囲】
1. 【請求項１】トリガ入力を受け、トリガ待ち状態である
   ときには、そのトリガ入力に同期したトリガ信号を出力
   するトリガ回路と、 前記トリガ回路からの入力に同期して発振を開始し、時
   間測定クロック信号を出力する同期型発振器と、 データの転送およびトリガ待ち状態あるいは全体の制御
   を行うコントロール回路と、 前記コントロール回路から設定されたトリガ信号に対し
   て第１点目をサンプルする時刻の初期値と後述する積算
   器からの出力を加算して出力する加算器と、 前記加算器からのデータを初期値とし、前記同期型発振
   器からの時間測定クロック信号をカウントしてトリガ信
   号に対して第１点目をサンプルする時刻を決定し、桁上
   がり信号として出力する開始点カウンタと、 前記開始点カウンタの桁上がり信号を動作禁止解除信号
   として入力し、前記同期型発振器からの時間測定クロッ
   ク信号をカウントし、前記コントロール回路から設定さ
   れた値毎に桁上がり信号を出力する周期点カウンタと、 前記周期点カウンタからの桁上がり信号をカウントし、
   前記コントロール回路から設定された値毎に桁上がり信
   号を出力する回数カウンタと、 前記コントロール回路から設定された値をそのインクリ
   メントする数とし、前記回数カウンタからの桁上がり信
   号を入力される毎に加え合わせ、前記加算器に出力する
   積算器と、 前記開始点カウンタからの桁上がり信号と周期点カウン
   タからの桁上がり信号の論理和をとるアンド回路と、 前記コントロール回路から設定された値をそのインクリ
   メントする数とし、前記開始点カウンタからの桁上がり
   信号を入力される毎に加え合わせて出力する開始回数積
   算器と、 前記回数カウンタからの桁上がり信号をカウントする周
   期カウンタと、 前記開始回数積算器からの積算値と前記周期カウンタか
   らのカウント値を加算する第２加算器と、 前記アンド回路からの出力信号をサンプルホールドある
   いはアナログ／デジタル変換に必要とされる時間分遅ら
   せた信号を出力する遅延回路と、 前記アンド回路からの出力信号をサンプリングパルスと
   し測定入力信号をサンプルホールドするサンプルホール
   ド回路と、 前記サンプルホールド回路からのアナログ出力をデジタ
   ル信号に変換するアナログ／デジタル変換器と、 前記第２加算器からの出力をアドレスとし、前記遅延回
   路からの信号のタイミングで、前記アナログ／デジタル
   変換器からの出力であるデジタル信号を格納するメモリ
   とを設け、一回のトリガ信号で複数のデータを取り込む
   ことが可能なシーケンシャルサンプリングを行うことを
   特徴とする波形サンプリング装置。