JPH04302524A - パルス発生回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明はパルス発生回路、特に、
一定周期のクロック信号を計数することにより、所望の
幅のパルスを発生させるパルス発生回路に関する。

【０００２】

【従来の技術】所望の幅のパルスを発生させる一方法と
して、一定周期のクロック信号を計数する方法が知られ
ている。たとえば、一周期がＴのクロック信号を用い、
これをｋ周期分計数すれば、幅ｋＴのパルスを発生させ
ることができる。より具体的には、一定周期のクロック
信号を計数するカウンタを用意し、発生させるべきパル
スの立上がり時点を示すトリガ信号によってこのカウン
タに計数を開始させ、この計数開始時に立上がり、カウ
ンタの計数値が（ｋ＋１）に到達した時に立ち下がるよ
うなパルスを発生させれば、このパルスは所望の幅ｋＴ
をもったパルスとなる。特開昭６３−１１１５公報には
、このようなカウンタを複数段設けたパルス発生回路が
開示されている。

【０００３】

【発明が解決しようとする課題】しかしながら、上述の
方法に基づくパルス発生回路では、所望の時間に立上が
るパルスを発生させることができないという問題がある
。一周期がＴのクロック信号をｋ周期分計数してパルス
を発生させれば、パルス幅は正確にｋＴとなる。ところ
が、その立上がり時点は、トリガ信号による指示どおり
のものにはならない。なぜなら、クロック信号を計数す
ることによりパルスを発生しているため、発生したパル
スの立上がり時点および立ち下がり時点は、必ずもとの
クロック信号に同期したものにならざるを得ないからで
ある。したがって、クロック信号の一周期の途中で立上
がるようなパルスは、発生させることができない。別言
すれば、クロック信号の一周期の途中でトリガ信号を与
えたとしても、実際に発生されるパルスの立上がり時点
はクロック信号に同期した時点となり、遅延が生じるこ
とになる。

【０００４】実際に発生されるパルスの立上がり時点を
、トリガ信号による指示時点に近付けるためには、クロ
ック信号の周波数を高くして、遅延時間を短くする方法
を採らざるを得ない。ところが、クロック信号の周波数
を高くすると、カウンタの計数値が大きくなるため、そ
れだけ桁数の多いカウンタを用意する必要が生じ、ハー
ドウエアの負担が大きくなるという問題が生じる。

【０００５】そこで本発明は、ハードウエアの負担を強
いることなく、所望の時間に立上がり、所望の幅をもっ
たパルスを発生させることのできるパルス発生回路を提
供することを目的とする。

【０００６】

【課題を解決するための手段】本発明はパルス発生回路
において、第１のクロック信号を計数する第１のカウン
タと、この第１のクロック信号のｎ倍の周波数をもった
第２のクロック信号を、整数１〜ｎからなる循環する数
値として計数する第２のカウンタと、発生すべきパルス
の幅を第１のクロック信号の周期で表した幅数値、を保
持する第１のレジスタと、第２のカウンタの所定の時点
における計数値を保持する第２のレジスタと、発生すべ
きパルスの立上がり時点を示すトリガ信号を第１のクロ
ック信号に同期させ、この同期時点から第１のカウンタ
に計数動作を開始させる第１の機能と、トリガ信号を第
２のクロック信号に同期させ、この同期時点における第
２のカウンタの計数値を第２のレジスタに保持させる第
２の機能と、をもった同期手段と、第１のレジスタに保
持されている幅数値と、第１のカウンタの計数値と、が
一致したことを検出する第１の比較器と、第２のレジス
タに保持されている計数値と、第２のカウンタの計数値
と、が一致したことを検出する第２の比較器と、トリガ
信号が第２のクロック信号に同期した時点において立上
がり、第１の比較器および第２の比較器の双方が一致を
示した時点において立ち下がるパルスを、発生すべきパ
ルスとして出力するパルス出力手段と、を設けたもので
ある。

【０００７】

【作　　用】本発明によるパルス発生回路では、周波数
の異なる２とおりのクロック信号が用いられる。長い周
期Ｔ１をもつ第１のクロック信号は、発生すべきパルス
の幅を粗く計数するために用いられ、短い周期Ｔ２（Ｔ
２＝Ｔ１／ｎ）をもつ第２のクロック信号は、これを細
かく計数するために用いられる。たとえば、このパルス
発生回路により、幅ｋＴ１をもったパルスを発生させる
場合、次のような動作が行われる。まず、トリガ信号が
与えられた時点が、長い周期Ｔ１の途中であった場合、
その時点における第２のクロック信号の計数値が第２の
レジスタに保持される。第２のクロック信号を計数する
第２のカウンタは、整数値１〜ｎを循環して計数する機
能をもっているので、第２のレジスタに保持された値は
、１〜ｎのいずれかになる。続いて、トリガ信号が与え
られた時点に対して最初に同期がとれた時点から、第１
のクロック信号が第１のカウンタにより計数される。所
望のパルス幅は周期Ｔ１のｋ回分であるが、本回路では
、第１のカウンタによるパルス幅の計数動作は周期Ｔ１
の（ｋ−１）回分で完了し、その後、第２のカウンタの
計数値が第２のレジスタに保持されている保持値になる
まで、第２のカウンタによる計数動作だけを継続する。

【０００８】結局、所望のパルス幅である周期Ｔ１のｋ
回分のうち、（ｋ−１）回分を第１のカウンタによって
計数し、残りの１回分を第２のカウンタによって計数し
たことになる。このとき、第２のカウンタによる計数動
作は、計数開始部分および計数終了部分において行われ
るため、発生されるパルスの立上がり時点は、短い周期
Ｔ２の精度で自由度をもつ。

【０００９】

【実施例】以下、本発明を図示する実施例に基づいて説
明する。はじめに、従来の一般的なパルス発生回路にお
けるパルス発生原理について簡単に説明しておく。図１
は従来のトリガ信号同期方式によるパルス発生回路の動
作を説明するタイミングチャートである。この方式では
、所定周期Ｔのクロック信号ＣＬＫに同期したトリガ信
号ＴＲＧが用いられる。発生すべきパルスの幅を、たと
えば、クロック信号ＣＬＫの４周期分４Ｔと設定すれば
、カウンタにより、トリガ信号ＴＲＧの立上がり時点か
らクロック信号ＣＬＫの計数動作が開始し、計数値が４
になるまで計数動作が継続される。結局、トリガ信号Ｔ
ＲＧの立上がり時点で立上がり、計数動作が完了した時
点で立ち下がる出力信号ＧＥＮが発生されることになる
。

【００１０】図２は従来のトリガ信号非同期方式による
パルス発生回路の動作を説明するタイミングチャートで
ある。図１と異なる点は、トリガ信号ＴＲＧがクロック
信号ＣＬＫに同期していない点である。ただ、このよう
な非同期のトリガ信号ＴＲＧを与えた場合であっても、
結局は、クロック信号ＣＬＫに同期した時点からカウン
タによる計数が行われるため、発生される出力信号ＧＥ
Ｎは、図１に示すものと同じになる。

【００１１】このように、従来のいずれの方式にしても
、発生される出力信号ＧＥＮの立上がり時点および立ち
下がり時点は、クロック信号ＣＬＫに同期したものにな
らざるを得ない。結局、図１の方式では、トリガ信号Ｔ
ＲＧの立上がり時点が制限され、図２の方式では、トリ
ガ信号ＴＲＧの立上がり時点に制限はないものの、発生
される出力信号ＧＥＮの立上がり時点はトリガ信号ＴＲ
Ｇの立上がり時点に対して遅延を生じることになる。 クロック信号ＣＬＫの周波数を高くすれば、出力信号Ｇ
ＥＮの立上がり時点をより細かく設定することができる
ようになるが、カウンタの計数値が大きくなり、ハード
ウエアの負担が大きくなるという別な問題が生じること
は前述したとおりである。

【００１２】本発明は、次のような構成により、この問
題を解決したものである。図３は本発明の一実施例に係
るパルス発生回路１の回路図であり、図４はこの回路１
の動作を説明するタイミングチャートである。この回路
に入力すべき信号は、一定の周波数をもった第１のクロ
ック信号ＣＬＫ１と、この第１のクロック信号ＣＬＫ１
のｎ倍の周波数をもった第２のクロック信号ＣＬＫ２と
、発生すべきパルスの立上がり時点を示すトリガ信号Ｔ
ＲＧと、発生すべきパルスの幅を、第１のクロック信号
ＣＬＫ１の周期で表した幅数値Ｃと、の４つである。 ここに示す実施例では、図４に示すように、クロック信
号ＣＬＫ２は、クロック信号ＣＬＫ１の５倍の周波数（
すなわち、ｎ＝５）をもった信号となっている。また、
トリガ信号ＴＲＧは、これらクロック信号ＣＬＫ１，Ｃ
ＬＫ２に同期していなくてかまわない。幅数値Ｃは、発
生すべきパルスの幅を決定するための数値であり、第１
のクロック信号ＣＬＫ１の何周期分の幅をもったパルス
を発生させるかを示す。

【００１３】パルス発生回路１の構成は次のとおりであ
る。第１のレジスタ２は、与えられた幅数値Ｃを保持す
る機能を有する。この幅数値Ｃは、第１の比較器３の一
方の入力端子に与えられる。第１のクロック信号ＣＬＫ
１は、第１のカウンタ４によって計数され、その計数値
は第１の比較器３のもう一方の入力端子に与えられる。 また、トリガ信号ＴＲＧは同期回路５に与えられ、第２
のクロック信号ＣＬＫ２は第２のカウンタ６によって計
数される。第２のカウンタ６は、いわゆるリングカウン
タであり、第２のクロック信号ＣＬＫ２を、整数１〜ｎ
からなる循環する数値として計数する。たとえば、ここ
に示す実施例では、ｎ＝５であるから、第２のクロック
信号ＣＬＫ２の各パルスが到来するごとに、「１，２，
３，４，５，１，２，３，４，５，１，２，…」と計数
を行うことになる。すなわち、図４に示す第２のクロッ
ク信号ＣＬＫ２において、破線で区切られた一区間（第
１のクロック信号ＣＬＫ１の１周期に対応）内に「１〜
５」までの一巡の計数が行われ、この計数動作が繰り返
されてゆく。この計数値は、第２のレジスタ７および第
２の比較器８の一方の入力端子に与えられる。第２のレ
ジスタ７は、同期回路５から指示が与えられた時点で、
第２のカウンタ６の計数値を保持し、この保持値を第２
の比較器８のもう一方の入力端子に与える。第１の比較
器３および第２の比較器８は、２つの入力が等しい場合
に論理“１”を出力し、ＡＮＤゲート９は、両比較器と
もに論理“１”を出力した場合に、論理“１”を出力す
る。フリップフロップ１０は、出力信号ＧＥＮを発生す
る機能を有し、そのセット端子Ｓには同期回路５からの
制御信号が、リセット端子ＲにはＡＮＤゲート９の論理
出力が、それぞれ与えられている。また、第１のカウン
タ４のイネーブル端子Ｅと第２のレジスタ７のセット端
子Ｓには同期回路５による制御信号が、第１のカウンタ
４のリセット端子Ｒと同期回路５のリセット端子Ｒには
ＡＮＤゲート９の論理出力が、それぞれ与えられている
。

【００１４】続いて、この回路の動作を説明する。いま
、第１のクロック信号ＣＬＫ１の４周期分の幅をもった
パルスを発生させる場合の動作を例にとって説明する。 この場合、第１のレジスタ２には、幅数値Ｃとして、Ｃ
＝「４」が保持される。一方、同期回路５には、この発
生させるべきパルスの立上がり時点を示す信号として、
図４のようなトリガ信号ＴＲＧが与えられたものとする
。この場合、同期回路５は、まず、与えられたトリガ信
号ＴＲＧを第２のクロック信号ＣＬＫ２に同期させ、こ
の同期時点における第２のカウンタ６の計数値を第２の
レジスタ７に保持させるとともに、この時点でフリップ
フロップ１０のセット端子Ｓにセット信号を与える。別
言すれば、トリガ信号ＴＲＧが立上がった後に、第２の
クロック信号ＣＬＫ２が初めて立上がった時点において
、第２のカウンタ６の計数値を第２のレジスタ７に保持
させ、フリップフロップ１０をセットすることになる。 図４に示すタイミングチャートに基づいて、この動作を
説明すると、トリガ信号ＴＲＧが立上がった後、初めて
第２のクロック信号ＣＬＫ２が立上がった時点、すなわ
ち、第２のクロック信号ＣＬＫ２の３番目のパルスの立
上がり時点における第２のカウンタ６の計数値「２」が
第２のレジスタ７に保持される。同時に、この時点でフ
リップフロップ１０がセットされ、出力信号ＧＥＮが立
上がることになる。

【００１５】同期回路５のもうひとつの仕事は、トリガ
信号ＴＲＧを第１のクロック信号ＣＬＫ１に同期させ、
この同期時点から第１のカウンタ４に計数動作を開始さ
せることである。別言すれば、トリガ信号ＴＲＧを入力
した同期回路５は、第１のカウンタ４のイネーブル端子
Ｅにイネーブル信号を与え、計数開始の指示を与える。 第１のカウンタ４が実際に計数を開始するのは、その後
、第１のクロック信号ＣＬＫ１が初めて立上がった時点
（この例の場合、第１のクロック信号ＣＬＫ１の第２周
期目）からである。

【００１６】第１の比較器３は、第１のカウンタ４の計
数値が「４」に到達した時点で、論理“１”を出力する
。したがって、この第１の比較器３の出力信号は、図４
のＣＭＰ１に示すようになる。すなわち、第１のカウン
タ４は、第１のクロック信号ＣＬＫ１の第２周期目を「
１」、第３周期目を「２」、第４周期目を「３」と計数
するため、信号ＣＰＭ１は、次の第５周期目を「４」と
計数した区間内のみ論理“１”となる信号になる。

【００１７】一方、第２の比較器８は、第２のレジスタ
７に保持された計数値（この例では「２」）と、第２の
カウンタ６の実際の計数値とが一致したときに、論理“
１”を出力する。したがって、この第２の比較器８の出
力信号は、図４のＣＭＰ２に示すようになる。そして、
ＡＮＤゲート９は、第１の比較器３および第２の比較器
８の出力信号が両方とも論理“１”となったときに、論
理“１”を出力する。したがって、この例では、第１の
クロック信号ＣＬＫ１の第５周期の区間において、第２
の比較器８の出力信号ＣＭＰ２が立上がった時点におい
て、ＡＮＤゲート９から論理“１”の出力がなされる。 このＡＮＤゲート９の出力信号は、フリップフロップ１
０をリセットするため、図４のＧＥＮに示されているよ
うに、この時点において出力信号ＧＥＮが立ち下がるこ
とになる。また、このとき、第１のカウンタ４および同
期回路５もリセットされる。

【００１８】以上のようにして発生された出力信号ＧＥ
Ｎは、図４に示すように、第１のクロック信号ＣＬＫ１
の４周期分の幅をもっており、しかも、その立上がり時
点は、トリガ信号ＴＲＧの立上がり時点に近いものとな
る。従来のパルス発生回路によって発生された出力信号
ＧＥＮ´（図４に破線で示す）と比べると、立上がり時
点の自由度が向上していることがよくわかる。

【００１９】以上、本発明を図示する一実施例に基づい
て説明したが、本発明はこの実施例のみに限定されるも
のではなく、この他にも種々の態様で実施可能である。 たとえば、第２のカウンタ６として、上述の実施例では
リングカウンタを用いたが、必ずしもリングカウンタを
用いる必要はない。また、上述の実施例では、出力信号
ＧＥＮの発生を行うためにフリップフロップ１０を用い
ているが、他の手段を用いてもかまわない。

【００２０】

【発明の効果】以上のとおり、本発明によるパルス発生
回路では、周波数の異なる２とおりのクロック信号を用
い、周期の長いクロック信号で粗い計数を行い、周期の
短いクロック信号で細かな計数を行うようにしたため、
ハードウエアの負担を強いることなく、所望の時間に立
上がり、所望の幅をもったパルスを発生させることがで
きるようになる。

【図面の簡単な説明】

【図１】従来のトリガ信号同期方式によるパルス発生回
路の動作を説明するタイミングチャートである。

【図２】従来のトリガ信号非同期方式によるパルス発生
回路の動作を説明するタイミングチャートである。

【図３】本発明の一実施例に係るパルス発生回路の回路
図である。

【図４】図３に示す回路の動作を説明するタイミングチ
ャートである。

【符号の説明】

１…パルス発生回路 ２…第１のレジスタ ３…第１の比較器 ４…第１のカウンタ ５…同期回路 ６…第２のカウンタ ７…第２のレジスタ ８…第２の比較器 ９…ＡＮＤゲート １０…フリップフロップ Ｃ…発生すべきパルス幅を示す幅数値 ＣＬＫ，ＣＬＫ１，ＣＬＫ２…クロック信号ＴＲＧ…ト
リガ信号

Claims (1)

【特許請求の範囲】
1. 【請求項１】　　第１のクロック信号を計数する第１の
   カウンタと、前記第１のクロック信号のｎ倍の周波数を
   もった第２のクロック信号を、整数１〜ｎからなる循環
   する数値として計数する第２のカウンタと、発生すべき
   パルスの幅を前記第１のクロック信号の周期で表した幅
   数値、を保持する第１のレジスタと、前記第２のカウン
   タの所定の時点における計数値を保持する第２のレジス
   タと、発生すべきパルスの立上がり時点を示すトリガ信
   号を前記第１のクロック信号に同期させ、この同期時点
   から前記第１のカウンタに計数動作を開始させる第１の
   機能と、前記トリガ信号を前記第２のクロック信号に同
   期させ、この同期時点における前記第２のカウンタの計
   数値を前記第２のレジスタに保持させる第２の機能と、
   をもった同期手段と、前記第１のレジスタに保持されて
   いる幅数値と、前記第１のカウンタの計数値と、が一致
   したことを検出する第１の比較器と、前記第２のレジス
   タに保持されている計数値と、前記第２のカウンタの計
   数値と、が一致したことを検出する第２の比較器と、前
   記トリガ信号が前記第２のクロック信号に同期した時点
   において立上がり、前記第１の比較器および第２の比較
   器の双方が一致を示した時点において立ち下がるパルス
   を、発生すべきパルスとして出力するパルス出力手段と
   、を備えることを特徴とするパルス発生回路。