JPS6165528A - デジタル・データの流れをアナログ信号に変換するための変調器及び方法 - Google Patents
デジタル・データの流れをアナログ信号に変換するための変調器及び方法Info
- Publication number
- JPS6165528A JPS6165528A JP18869185A JP18869185A JPS6165528A JP S6165528 A JPS6165528 A JP S6165528A JP 18869185 A JP18869185 A JP 18869185A JP 18869185 A JP18869185 A JP 18869185A JP S6165528 A JPS6165528 A JP S6165528A
- Authority
- JP
- Japan
- Prior art keywords
- data
- digital
- bits
- shift register
- analog signal
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
うら明の背藻
この％明はデジタル・データ用の変珈器に関し、竹に、
モデムに１更用されるデジタル・データ送信個用の変調
器に関する。
モデムに１更用されるデジタル・データ送信個用の変調
器に関する。
デジタル・データ送信個用の変調器は一般に２進テータ
頌域からその伝送媒体と両立できる他の焦域への変懐を
するように設計されている。電話線のモデムで多く１更
用される仮術の一つは２進データから可聴周波数のアナ
ログ信号への変換である。これらのアナログ信号は電話
線の伝送特性と両立し得るように設計されている。
頌域からその伝送媒体と両立できる他の焦域への変懐を
するように設計されている。電話線のモデムで多く１更
用される仮術の一つは２進データから可聴周波数のアナ
ログ信号への変換である。これらのアナログ信号は電話
線の伝送特性と両立し得るように設計されている。
従来のモデム回路の設計の多くは変換機能を実施するた
めにタップ付遅延線フィルタ及びアナログ乗算器を使用
している。これらの設計は、時にデータ伝送に高速度が
要求されるとき、行うに費用がかかる。さらに、これら
の設計はいろいろの変換役能に適用でさるように変形す
ることは容易ではない。
めにタップ付遅延線フィルタ及びアナログ乗算器を使用
している。これらの設計は、時にデータ伝送に高速度が
要求されるとき、行うに費用がかかる。さらに、これら
の設計はいろいろの変換役能に適用でさるように変形す
ることは容易ではない。
従って、本発明の目的はデジタル・データ１１０□ノ「
しいＱ４良ンこなる斐・１１９１器金ｂｊ ｌｉ’；ず
つことである。
しいＱ４良ンこなる斐・１１９１器金ｂｊ ｌｉ’；ず
つことである。
本発明の池の目的はタップ付１’４ 延７−フィルタ又
はアナログ乗算器を使用すに、そのｌ、Ｉし距を実行す
るデジタル・データｉ％ はｆ＜４用の斐：：Ｑｉ器を
提供することである。
はアナログ乗算器を使用すに、そのｌ、Ｉし距を実行す
るデジタル・データｉ％ はｆ＜４用の斐：：Ｑｉ器を
提供することである。
本発明の更に多の目的はデジタル・データ記憶要素を用
いて変換機能を実施するデータ送信す逆用の変調器を提
供することである。
いて変換機能を実施するデータ送信す逆用の変調器を提
供することである。
発明の概要
本発明の上記及び他の目的は少なくとも一つのデータ・
フィルタを使用するｉ？ ４Ｎ Ｊ’ａ能に従ってデジ
タル・データの流れをアナログ信号に変換する変調器に
より達成される。
フィルタを使用するｉ？ ４Ｎ Ｊ’ａ能に従ってデジ
タル・データの流れをアナログ信号に変換する変調器に
より達成される。
デジタル・データの流れのＮビットを言己憶するための
シフト・レジスタが設けられており、このシフト・レジ
スタはデータ速団クロック信号に応答して一度に１ビツ
トづつこのシフト・レジスタを通してデータをシフトす
る。Ｎはデータ・フィルタを調定するに必要なデジタル
・データのビット数である。
シフト・レジスタが設けられており、このシフト・レジ
スタはデータ速団クロック信号に応答して一度に１ビツ
トづつこのシフト・レジスタを通してデータをシフトす
る。Ｎはデータ・フィルタを調定するに必要なデジタル
・データのビット数である。
また、メモリの形をしたデジタル記憶要素が設けられて
いる。この記憶要素はシフト・レジスタに記憶されたＮ
ビットよシなる２のＮ乗個の存在可能なシーケンスの各
々に対応するデジタル変換データのＭ個の語の組をその
中に記憶している。発語は変換機能に従って決定される
アナログ信号のサンプリング点を表す。Ｍはデジタル・
データの流れのＮビットよりなる各シーケンスごとのア
ナログ信号のサンプリング点の所望数である。デジタル
変換データの組の中の発語はデジタル・アドレスに記憶
さ。れ、このアドレスの最上位の桁のビットはその特定
の組のデータに対応するデジタル・データの流れのＮビ
ットよりなる特定シーケンスである。このアドレスの最
下位の桁のビットはＭ１固の語の組の中の特定の語の場
所に対応する。
いる。この記憶要素はシフト・レジスタに記憶されたＮ
ビットよシなる２のＮ乗個の存在可能なシーケンスの各
々に対応するデジタル変換データのＭ個の語の組をその
中に記憶している。発語は変換機能に従って決定される
アナログ信号のサンプリング点を表す。Ｍはデジタル・
データの流れのＮビットよりなる各シーケンスごとのア
ナログ信号のサンプリング点の所望数である。デジタル
変換データの組の中の発語はデジタル・アドレスに記憶
さ。れ、このアドレスの最上位の桁のビットはその特定
の組のデータに対応するデジタル・データの流れのＮビ
ットよりなる特定シーケンスである。このアドレスの最
下位の桁のビットはＭ１固の語の組の中の特定の語の場
所に対応する。
アナログ信号を提供するために、記憶手段の中でアドレ
スでれた特定のデジタル変換データに応答するデジタル
・アナログ変換器が設けられている。アドレス回路はそ
のＮＩＩＭ＋のビットに対応するデジタル変換データの
組が記憶されているその％ｉのアドレスの最上位の桁の
ビットとして記憶手段へそのＮＩ（！１よりなるデータ
を提供する。
スでれた特定のデジタル変換データに応答するデジタル
・アナログ変換器が設けられている。アドレス回路はそ
のＮＩＩＭ＋のビットに対応するデジタル変換データの
組が記憶されているその％ｉのアドレスの最上位の桁の
ビットとして記憶手段へそのＮＩ（！１よりなるデータ
を提供する。
サンプリング速度クロック信号に応答するカウンタ回路
は連続するデータ：Ｌｉｐ Ｉａミクロツク号間の期間
内にその特定のアドレスの最下位の桁のビットを順次提
供する。このようにして、そのアドレスされた。租のＭ
１固の語の谷々はデジタル・アナログ変換器へ１１１
０次提［印される。
は連続するデータ：Ｌｉｐ Ｉａミクロツク号間の期間
内にその特定のアドレスの最下位の桁のビットを順次提
供する。このようにして、そのアドレスされた。租のＭ
１固の語の谷々はデジタル・アナログ変換器へ１１１
０次提［印される。
本発明の他の目的、特徴、及び利点は、図面に関して明
細書を読むことにより明らかとなる。各図で４頂似の参
照故字は１．０似の部材ケ表す。
細書を読むことにより明らかとなる。各図で４頂似の参
照故字は１．０似の部材ケ表す。
好頑な実姉南」の説明
再１図を見ると、本発明に加って（４Ｈされた変調器１
００トドｌ単化したブロックｉ、ｊａ １ネｌが示され
ている。変調器１０は人力信号として線１２で提供され
る２進テータよりなるデジタル・データの流れを受信し
、そして所定の変換機能に従って２進のデータから得ら
れるアナログ１言号を線１４で提供するように設計され
ている。
００トドｌ単化したブロックｉ、ｊａ １ネｌが示され
ている。変調器１０は人力信号として線１２で提供され
る２進テータよりなるデジタル・データの流れを受信し
、そして所定の変換機能に従って２進のデータから得ら
れるアナログ１言号を線１４で提供するように設計され
ている。
一役に、変調器１０で実施される機能には、デジタル・
データをフィルタするために使用される１個以上のフィ
ルタと、このフィルタされた信号により変調される又は
フィルタされた信号を変調する１個以上のキャリアが含
まれる。この変換機能は線１２に現れる２ユ侑データの
所定数（ロ）のビットで一度動作するデジタル・プロセ
ッサ１６を使用する変調器１０で実施される。数Ｎ’ｄ
ｘ換機能のフィルタ部分を実施するに必要な入力２進デ
ータの最小ビット数を表す。この数はもちろん当業者に
公知の仕方でフィルタの伝達関数に関係づけられるもの
である。変調器１０の動作は、デジタル・プロセッサ１
６が一度にＮビットの入力データで動１乍するたけでよ
いから、デジタル・プロセッサ１６が応答する必−四が
りるのは、０と１からなる２のＮ乗皿の存在可能な入カ
バターンたけであるという事実にもとついている。これ
らの２のＮ乗周の入力ビット・パターンの各々毎にデジ
タル変換データの語の独特の組が対応する。これらの組
のデータの発語は変換伝能に従って３−トｑされて所望
のアナログ出力信号の一点金デジタル［員に表現する。
データをフィルタするために使用される１個以上のフィ
ルタと、このフィルタされた信号により変調される又は
フィルタされた信号を変調する１個以上のキャリアが含
まれる。この変換機能は線１２に現れる２ユ侑データの
所定数（ロ）のビットで一度動作するデジタル・プロセ
ッサ１６を使用する変調器１０で実施される。数Ｎ’ｄ
ｘ換機能のフィルタ部分を実施するに必要な入力２進デ
ータの最小ビット数を表す。この数はもちろん当業者に
公知の仕方でフィルタの伝達関数に関係づけられるもの
である。変調器１０の動作は、デジタル・プロセッサ１
６が一度にＮビットの入力データで動１乍するたけでよ
いから、デジタル・プロセッサ１６が応答する必−四が
りるのは、０と１からなる２のＮ乗皿の存在可能な入カ
バターンたけであるという事実にもとついている。これ
らの２のＮ乗周の入力ビット・パターンの各々毎にデジ
タル変換データの語の独特の組が対応する。これらの組
のデータの発語は変換伝能に従って３−トｑされて所望
のアナログ出力信号の一点金デジタル［員に表現する。
デジタル記憶素子は比軟的価格が安いため、記憶素子内
にデジタル変換データの語の２のＮ乗個の粗金てを記憶
することがｉ、＋４ ｒ、Ｍ的に美行可能である。そし
て、この変換機能を実施するためには、これらの語を適
切にアドレスしさえすればよい。アドレスされた語はデ
ジタル・アナログ変換６ （Ｄ Ａ Ｃ） １８の入力
端子に提供される。このＤＡＣ１８はデジタル・プロセ
ッサ１６からのデジタル語を出力線１４に現れる所望の
アナログ信号に変換する。
にデジタル変換データの語の２のＮ乗個の粗金てを記憶
することがｉ、＋４ ｒ、Ｍ的に美行可能である。そし
て、この変換機能を実施するためには、これらの語を適
切にアドレスしさえすればよい。アドレスされた語はデ
ジタル・アナログ変換６ （Ｄ Ａ Ｃ） １８の入力
端子に提供される。このＤＡＣ１８はデジタル・プロセ
ッサ１６からのデジタル語を出力線１４に現れる所望の
アナログ信号に変換する。
第２図は変調器１０内の個々の要素を示す詳細なブロッ
ク線図である。この到来する２進データは線１２で一個
以上のシフト・レジスタ２０への入力信号として提供さ
れる。この２進データが信号ビットの流れのみからなる
時には、−個のシフト・レジスタ２０のみが使用されれ
ばよい。よシ一般的な場合には、２進データ数本の平行
な線データからなってその谷線を別々のシフト・レジス
タ２０に提供することができる。第２図では、文字Ｗは
２進データの平行線の全数を表す。シフト・レジスタ２
０は各々一度に２進データをＮビットづつ記憶するよう
に設計されている（Ｎは上に述べた）。各シフト・レジ
スタ内の記憶データの１ビツトはシフト・レジスタ２０
からシフトされ、そして、もう１ビツトの２進テータは
線２２で提供されるデータ速度クロックの各パルスに応
答して各シフト・レジスタ２０内ヘシフトされる。
ク線図である。この到来する２進データは線１２で一個
以上のシフト・レジスタ２０への入力信号として提供さ
れる。この２進データが信号ビットの流れのみからなる
時には、−個のシフト・レジスタ２０のみが使用されれ
ばよい。よシ一般的な場合には、２進データ数本の平行
な線データからなってその谷線を別々のシフト・レジス
タ２０に提供することができる。第２図では、文字Ｗは
２進データの平行線の全数を表す。シフト・レジスタ２
０は各々一度に２進データをＮビットづつ記憶するよう
に設計されている（Ｎは上に述べた）。各シフト・レジ
スタ内の記憶データの１ビツトはシフト・レジスタ２０
からシフトされ、そして、もう１ビツトの２進テータは
線２２で提供されるデータ速度クロックの各パルスに応
答して各シフト・レジスタ２０内ヘシフトされる。
シフト・レジスタ２０に記憶されたＮ １ｆａｌのビッ
トはデジタル読取専用記憶素子（ＲＯＭ）２６へ線２４
でアドレス信号の一部として提供される。当業者に公知
のように、ＲＯＭ素子は多数のデジタル語を記憶するこ
とができ、その発語はＲＯＭＫ通桶なアドレスを提供す
ることによって検索できる。ＲＯＭ ２６から
゛検索された語は森３４でデジタル・アナログ変換器１
８の入力端子に提供される。このデジタル・アナログ変
換器１８は対応するアナログ信号を線１４で提供する。
トはデジタル読取専用記憶素子（ＲＯＭ）２６へ線２４
でアドレス信号の一部として提供される。当業者に公知
のように、ＲＯＭ素子は多数のデジタル語を記憶するこ
とができ、その発語はＲＯＭＫ通桶なアドレスを提供す
ることによって検索できる。ＲＯＭ ２６から
゛検索された語は森３４でデジタル・アナログ変換器１
８の入力端子に提供される。このデジタル・アナログ変
換器１８は対応するアナログ信号を線１４で提供する。
また、入力線３０に現れるサンプリング速度クロック信
号に応答するカウンタ２８が設けられている。このサン
プリング速度クロック信号はまたデジタル・アナログ変
換器１８へ提供される。この変換器１８はそのクロック
端子に提供されるパルス連間により決定される１ｉｔで
デジタル・アナログ変侯を行う。
号に応答するカウンタ２８が設けられている。このサン
プリング速度クロック信号はまたデジタル・アナログ変
換器１８へ提供される。この変換器１８はそのクロック
端子に提供されるパルス連間により決定される１ｉｔで
デジタル・アナログ変侯を行う。
その必要な変侯速度は、とりわけ、線１４に元生きれる
アナログ信号の最大の変化１玉曲に欣存する。ｆｉｇ、
！１４に現れるパルスの周Ｃ皮数はデジタル・アナログ
に換器１８により所望の袈侯速度を提供するように設定
される。
アナログ信号の最大の変化１玉曲に欣存する。ｆｉｇ、
！１４に現れるパルスの周Ｃ皮数はデジタル・アナログ
に換器１８により所望の袈侯速度を提供するように設定
される。
上述のように、シフト・レジスタ２０はデータ速【クロ
ックに応答して一度に１ビツトつつ到来２進データを受
ける。２進データが変調器１０によって処理されるデー
タ速度は、一般に、変調器１０がモデムと共に使用され
るときのアナログ信号の所望伝送速度の関数である。サ
ンプリング速度クロック周波数及びデータ速度クロック
周波数が一度決定されると、文字Ｍによって参照される
、これら２つのクロック周波数の比が計算できる。カウ
ンタ２８は定数Ｍにより線３０のサンプリング速度クロ
ック・パルスの数を割り、そしてＳ泉２２でＭｆｌｌ＆
のサンプリング速度クロック・パルスをカウントするた
びにシフト・レジスタ２０ヘデータ速度クロック・パル
スを提供するように設計されている。カウンタ２８はま
た線３２でＲＯＭ ２６へＯからＭ−１までの故を表子
テシタル・アドレス１言号に４是１共する。これらの数
＆まカウンタ２８がサンプリング速度クロック・パルス
をカウント・タウンするに従って順次提供される。
ックに応答して一度に１ビツトつつ到来２進データを受
ける。２進データが変調器１０によって処理されるデー
タ速度は、一般に、変調器１０がモデムと共に使用され
るときのアナログ信号の所望伝送速度の関数である。サ
ンプリング速度クロック周波数及びデータ速度クロック
周波数が一度決定されると、文字Ｍによって参照される
、これら２つのクロック周波数の比が計算できる。カウ
ンタ２８は定数Ｍにより線３０のサンプリング速度クロ
ック・パルスの数を割り、そしてＳ泉２２でＭｆｌｌ＆
のサンプリング速度クロック・パルスをカウントするた
びにシフト・レジスタ２０ヘデータ速度クロック・パル
スを提供するように設計されている。カウンタ２８はま
た線３２でＲＯＭ ２６へＯからＭ−１までの故を表子
テシタル・アドレス１言号に４是１共する。これらの数
＆まカウンタ２８がサンプリング速度クロック・パルス
をカウント・タウンするに従って順次提供される。
ＲＯＭ２６内の変叫データの購奴は仄の如くである。上
述のように、ＲＯＭ２６内に汀複故組のデジタル語が記
憶されており、その各組はシフト・レジスタ２０から祿
２４で提供される２のＮ乗個の別々の入力ビット・パタ
ーンの一つに対応する。これらの徂の各々はＭ個の個々
の語からなる（Ｍｉ寸上に矩３へした）。
述のように、ＲＯＭ２６内に汀複故組のデジタル語が記
憶されており、その各組はシフト・レジスタ２０から祿
２４で提供される２のＮ乗個の別々の入力ビット・パタ
ーンの一つに対応する。これらの徂の各々はＭ個の個々
の語からなる（Ｍｉ寸上に矩３へした）。
一つの組のＭ個の語の各々はＲＯＭ ２６におけるＮＣ
固の上位のビットとＸ個の下位のビットを含むデジタル
・アドレスに記憶される。
固の上位のビットとＸ個の下位のビットを含むデジタル
・アドレスに記憶される。
ここでＸ ＝ ｌｏｇ２Ｍである。Ｎ１固の上イケのビ
ットはその組が対応する２進データのＮピット・パター
ンである。これらのビットはその徂の全ての語に対する
アドレスのＮ１面の上位のビットを表す。七の組の中の
１０々の語はＲＯＭ２６へ線３２でカウンタ２８から提
供される下位のアドレス・ビットによりアドレスされる
。前述のように、これらの下位の桁のビットは０からＭ
−１までの数を表す。ａ３２に現れる下位の桁のアドレ
・ビットと協力する緩２４に現れる上位の桁のアドレス
・ビットにより選択される特定の語はデジタル・アナロ
グ変換器１８に線３４で提供される。そしてデジタル・
アナログ変換器１８は線１４にアナログ信号の対応点を
発生する。
ットはその組が対応する２進データのＮピット・パター
ンである。これらのビットはその徂の全ての語に対する
アドレスのＮ１面の上位のビットを表す。七の組の中の
１０々の語はＲＯＭ２６へ線３２でカウンタ２８から提
供される下位のアドレス・ビットによりアドレスされる
。前述のように、これらの下位の桁のビットは０からＭ
−１までの数を表す。ａ３２に現れる下位の桁のアドレ
・ビットと協力する緩２４に現れる上位の桁のアドレス
・ビットにより選択される特定の語はデジタル・アナロ
グ変換器１８に線３４で提供される。そしてデジタル・
アナログ変換器１８は線１４にアナログ信号の対応点を
発生する。
上述の変調器１０の動作は次の如くである。
、煉１２に現れる２進テータの最初のＮビットはシフト
・レジスタ２０に記憶される。これらのビット（／ｉＮ
ビットよシなるその特定のパターンに対応する記憶され
たデジタル変換データの組のアドレスの８個の上位のビ
ットとしてＲＯＭＺ ６に線２４で提供さる。線３０で
提供されるサンプリンク速度クロック・パルスによりカ
ウンタ２８は１隙３２で０とでＭ−１の闇の敢に対応す
るビット・パターンを提供する。各サンプリング速度ク
ロック・パルスが発生するに従って順次提供されるＯと
Ｍ−１との間のこれらの故は、アドレスされた組のデー
タ内の特定のデジタル語のアドレスの下位の桁のビット
としてＲＯＭ２６へ提供される。
・レジスタ２０に記憶される。これらのビット（／ｉＮ
ビットよシなるその特定のパターンに対応する記憶され
たデジタル変換データの組のアドレスの８個の上位のビ
ットとしてＲＯＭＺ ６に線２４で提供さる。線３０で
提供されるサンプリンク速度クロック・パルスによりカ
ウンタ２８は１隙３２で０とでＭ−１の闇の敢に対応す
るビット・パターンを提供する。各サンプリング速度ク
ロック・パルスが発生するに従って順次提供されるＯと
Ｍ−１との間のこれらの故は、アドレスされた組のデー
タ内の特定のデジタル語のアドレスの下位の桁のビット
としてＲＯＭ２６へ提供される。
その用内の個々の語の各々がアドレスてれるに従うて、
その個々の語は３４でデジタル・アナログ変換器１８に
提供される。この変換器１８はこの変換器のクロック端
子にていきようされるサンプリング速度クロック信号に
よってＲＯＭ２６により提供されるデータに同期される
。テ゛ジタル・アナログＫ ”１％ ６１８は線１４で
線３４に現れるデジタル語に対応するアナログ信号を提
供する。カウンタ２８はそのＭ１固のサンプリングの全
てにわたってカウントした時にデータ速度クロック線２
２にパルスを発生する。このパルスによりシフト・レジ
スタ２０はそのｄ己憶したテ°−りで１ビツトたけシフ
トしてを１２から２進テ−タのヂしい１ビットケ読み込
ひ。
その個々の語は３４でデジタル・アナログ変換器１８に
提供される。この変換器１８はこの変換器のクロック端
子にていきようされるサンプリング速度クロック信号に
よってＲＯＭ２６により提供されるデータに同期される
。テ゛ジタル・アナログＫ ”１％ ６１８は線１４で
線３４に現れるデジタル語に対応するアナログ信号を提
供する。カウンタ２８はそのＭ１固のサンプリングの全
てにわたってカウントした時にデータ速度クロック線２
２にパルスを発生する。このパルスによりシフト・レジ
スタ２０はそのｄ己憶したテ°−りで１ビツトたけシフ
トしてを１２から２進テ−タのヂしい１ビットケ読み込
ひ。
上記シフト・レジスタのＮビットの宜しいパターンばま
た纒２４でＲＯＭ２６に、この時定のビット・パターン
に対応する新しい組の変換データのアドレスの上位の桁
のビットとして供給される。カウンタ２８は循環動作を
し、そして緋３２でアドレスの下位の桁のビットを発生
するために上述の仕方でＯからカウントを始める。従っ
て、これらの１固々のアドレスに２いて、ＲＯＭ２６内
に記憶されだＭ１固のデータは順次デジタル・アナログ
変俣器１８へ提供され、そして、Ｍ個の新しいアナログ
信号点が線１４で提供される。上述の手１１＠は連続的
に禰り返され、その２進データバ一度に１ピツトづつシ
フト・レジスタ２０内へシフトされる。
た纒２４でＲＯＭ２６に、この時定のビット・パターン
に対応する新しい組の変換データのアドレスの上位の桁
のビットとして供給される。カウンタ２８は循環動作を
し、そして緋３２でアドレスの下位の桁のビットを発生
するために上述の仕方でＯからカウントを始める。従っ
て、これらの１固々のアドレスに２いて、ＲＯＭ２６内
に記憶されだＭ１固のデータは順次デジタル・アナログ
変俣器１８へ提供され、そして、Ｍ個の新しいアナログ
信号点が線１４で提供される。上述の手１１＠は連続的
に禰り返され、その２進データバ一度に１ピツトづつシ
フト・レジスタ２０内へシフトされる。
次の例は上述の変調器１０の動作を示すために提供する
。このツリでは、１本の２進データの線の形をしたデジ
タル・データの流れが４個の連続するデータ速度クロッ
ク・パルス間の時間に寺しい勘「…の同フィルタされる
。
。このツリでは、１本の２進データの線の形をしたデジ
タル・データの流れが４個の連続するデータ速度クロッ
ク・パルス間の時間に寺しい勘「…の同フィルタされる
。
この２進データはまたデータ運貿クロック・パルスの速
度の３倍の正弦波により振幅茨６；司される。１６制の
アナログ信号サンプリンタ点は各データ速度クロック・
パルス毎に発生されることが好ましい。第３図はこの列
に安来される後能を実施するための不発明に従って構成
された変調器を示す。
度の３倍の正弦波により振幅茨６；司される。１６制の
アナログ信号サンプリンタ点は各データ速度クロック・
パルス毎に発生されることが好ましい。第３図はこの列
に安来される後能を実施するための不発明に従って構成
された変調器を示す。
この例のフィルタは４個のビット１ｊ・べれを必要とす
る。従ってＮは４に等しい。シフト・レジスタ２０は従
って４ビツトのシフト・レジスタとして構成され、到来
２進データは線１２でシフト・レジスタ２０に提供され
る。
る。従ってＮは４に等しい。シフト・レジスタ２０は従
って４ビツトのシフト・レジスタとして構成され、到来
２進データは線１２でシフト・レジスタ２０に提供され
る。
シフト・レジスタ２０は＠２２のデータ運度クロック信
号に応答し、自体を通してその２進データをシフトする
。シフト・レジスタ２０に記憶されたデータは線２４で
ＲＯＭ２６のそれぞれの端子Ａ４、Ａ５、Ａ６及びＡγ
に供給される。端子Ａ４乃至ＡγはＲＯＭ２６に提供さ
れるアドレスの４個の上位の桁のビットを表す。
号に応答し、自体を通してその２進データをシフトする
。シフト・レジスタ２０に記憶されたデータは線２４で
ＲＯＭ２６のそれぞれの端子Ａ４、Ａ５、Ａ６及びＡγ
に供給される。端子Ａ４乃至ＡγはＲＯＭ２６に提供さ
れるアドレスの４個の上位の桁のビットを表す。
１６個のサンプリングが各データ速度クロック・パルス
毎に望まれるのでＭは１６に等しく、従ってカウンタ２
８はｌ÷１６カウンタである。線３０で提供されるサン
プリング速度クロック信号は所望のサンプリング速度パ
ルスを提供するように設定されている。カウンタ２８け
線３２でＯから１５までのａを表すデジタル信号を提供
する。これらの信号はＲＯＭ２６の端子ＡＯ乃至Ａ３に
現れ、そして、そのアドレスの４個の下位の桁のビット
を表す。カウンタ２８はまた線２２で１６個のサンプリ
ング速度クロック・パルス毎に一つのデータ速哩クロッ
ク・パルスを提供する。サンプリング速度クロック・パ
ルスはまたデジタル・アナログｆ−？４６１８のクロッ
ク端子に提供され、このデジタル・アナログ（ぜ侠巷は
また線３４でＲＯＭ ２６から入力信号ケ受ける。
毎に望まれるのでＭは１６に等しく、従ってカウンタ２
８はｌ÷１６カウンタである。線３０で提供されるサン
プリング速度クロック信号は所望のサンプリング速度パ
ルスを提供するように設定されている。カウンタ２８け
線３２でＯから１５までのａを表すデジタル信号を提供
する。これらの信号はＲＯＭ２６の端子ＡＯ乃至Ａ３に
現れ、そして、そのアドレスの４個の下位の桁のビット
を表す。カウンタ２８はまた線２２で１６個のサンプリ
ング速度クロック・パルス毎に一つのデータ速哩クロッ
ク・パルスを提供する。サンプリング速度クロック・パ
ルスはまたデジタル・アナログｆ−？４６１８のクロッ
ク端子に提供され、このデジタル・アナログ（ぜ侠巷は
また線３４でＲＯＭ ２６から入力信号ケ受ける。
上述の記ｊ或から、ＲＯＭ２６は１６１固の悄（この各
組は１６個の語からなる）の語を記憶するに充分な容量
を有する必要があるということがわかる。そして全体で
は、ＲＯＭ２６は２５６個の１８ｉＩ々の語（この発語
はこの例では所望の変換機能に対応するようプログラム
されている）を記憶することができるものでなければな
らない。従って、ＲＯＭ２６のメモリ内にプログラムさ
れた語は４個のデータ速度クロック・パルスだけ遅らさ
れて、このデータ速度クロック・パルスの速度の３倍の
周波数を持つ正弦波により乗算される２進データを表す
。これらの記憶された語はデジタル・アナログ変換器１
８へ提供され、この変換器はそれらを線１４でアナログ
信号の正しい点へ変換する。
組は１６個の語からなる）の語を記憶するに充分な容量
を有する必要があるということがわかる。そして全体で
は、ＲＯＭ２６は２５６個の１８ｉＩ々の語（この発語
はこの例では所望の変換機能に対応するようプログラム
されている）を記憶することができるものでなければな
らない。従って、ＲＯＭ２６のメモリ内にプログラムさ
れた語は４個のデータ速度クロック・パルスだけ遅らさ
れて、このデータ速度クロック・パルスの速度の３倍の
周波数を持つ正弦波により乗算される２進データを表す
。これらの記憶された語はデジタル・アナログ変換器１
８へ提供され、この変換器はそれらを線１４でアナログ
信号の正しい点へ変換する。
本発明により構成された変調器１０１）ｉタップ付遅延
線フィルタ及びアナログ乗−ｑ器を１更用する従来構成
よりも実質的に簡単化されており、これらのタップ付遅
帆線フィルタ及びアナログ采算器のいずれも変調器１０
には必女とてｎｌい。
線フィルタ及びアナログ乗−ｑ器を１更用する従来構成
よりも実質的に簡単化されており、これらのタップ付遅
帆線フィルタ及びアナログ采算器のいずれも変調器１０
には必女とてｎｌい。
本開明の好適な実施例が記ｒ（ｇ４され図示されたが、
本開明の技術思想内でいろいろの他の変形がなし得ると
いうことが理解されるべきである。促って本発明（／：
を以上の実施例に限定きれるものではない。
本開明の技術思想内でいろいろの他の変形がなし得ると
いうことが理解されるべきである。促って本発明（／：
を以上の実施例に限定きれるものではない。
第１図は本発明によシ構成てれたデジタル・データ用の
変調器の基本旺１尤念を示す簡単化したブロック線図で
あり、 稟２図は本開明のに調器のいろいろの要素及びそれらの
間の相互接続を一１役化した構成で示すブロック線図で
あり、そして、 第３図は本発明により構成された変調器の爵定構成の実
施例を示すブロック線図である。 〔主要部分の符号の説明〕 変吉周器・・・１０、デジタル・プロセッサ・・・１６
、デジタル・アナログ変換器・・・１８、シフト・レジ
スタ・・・２０、ＲＯＭ・・・２６、カウンタ・・・２
８゜
変調器の基本旺１尤念を示す簡単化したブロック線図で
あり、 稟２図は本開明のに調器のいろいろの要素及びそれらの
間の相互接続を一１役化した構成で示すブロック線図で
あり、そして、 第３図は本発明により構成された変調器の爵定構成の実
施例を示すブロック線図である。 〔主要部分の符号の説明〕 変吉周器・・・１０、デジタル・プロセッサ・・・１６
、デジタル・アナログ変換器・・・１８、シフト・レジ
スタ・・・２０、ＲＯＭ・・・２６、カウンタ・・・２
８゜
Claims (4)
- （１）少なくとも一つデータ・フィルタを使用する変換
機能に従ってデジタル・データの 流れをアナログ信号に変換するための変調 器であって、 前記データ・フィルタを満足するに必要 なデジタル・データのビット数をＮとする ときデジタル・データの流れのＮビットを 記憶し、かつデータ速度クロック信号に応 答して一度に１ビットづつこのシフト ・レジスタを通して前記デジタルデータを シフトできるシフト・レジスタ、 前記シフト・レジスタに記憶されたＮビ ットよりなる２のＮ乗個の存在可能なシー ケンスの各々に対応すると共に前記変換機 能に従う前記アナログ信号の１個以上のア ナログ・データを表すデジタル変換データ を記憶している記憶手段、 前記デジタル変換データに応答して前記 アナログ信号を提供するためのデジタル・ アナログ変換手段、及び 前記シフト・レジスタ内に記憶されたＮ ビットよりなるデータに応答して前記シフ ト・レジスタに記憶された特定のＮビット よりなるデータに対応するデジタル変換デ ータを突き止め、そして、その突き止めた デジタル変換データを前記デジタル・アナ ログ変換手段へ提供するためのアドレス手 段を有することを特徴とするデジタル・デ ータの流れをアナログ信号に変換するため の変調器。 - （２）特許請求の範囲第１項に記載の変調器であって、
前記アドレス手段がサンプリング 速度クロック信号に応答して前記データ速 度クロック信号を前記シフト・レジスタへ 提供すると共に前記デジタル・アナログ変 換手段に対し前記デジタル変換データを提 供するために順次のアドレス・データを前 記記憶手段へ提供するためのカウンタを有 することを特徴とするデジタル・データの 流れをアナログ信号に変換するための変調 器。 - （３）少なくとも１つのデータ・フィルタを使用する変
換機能に従ってデジタル・データ の流れをアナログ信号に変換するための変 調器であって、 前記データ・フィルタを満足するに必要 なデジタル・データのビット数とするとき 前記デジタル・データの流れのＮビットを 記憶するためのシフト・レジスタであって、データ速度
クロック信号に応答して一度に １ビットづつ前記シフト・レジスタを通し て前記データをシフトするためのシフト・ レジスタ、 前記シフト・レジスタ内に記憶されたＮ ビットよりなる２のＮ乗個の存在可能なシ ーケンスの各々に対応するデジタル変換デ ータのＭ個の語の組（上記の各語は前記変 換機能に従う前記アナログ信号のサンプリ ング点を表し、Ｍは前記デジタル・データ の流れのＮビットよりなる各シーケンスに 対応する前記アナログ信号のサンプリング 点の所望数である）の各語をデジタル・ア ドレスに記憶している記憶手段であって、 そのアドレスの最上位の桁のビットが、そ の特定の組のデータに対応する前記デジタ ル・データの流れのＮビットよりなる特定 シーケンスであり、そして、前記アドレス の最下位のビットが前記Ｍ個の語の組内の その語の場所に対応してなる記憶手段、 前記記憶手段内でアドレスされた特定の デジタル変換データに応答して前記アナロ グ信号を提供するためのデジタル・アナロ グ変換手段、 前記Ｎビットよりなるデータに対応する 前記の組のデジタル変換データが記憶され ている前記記憶手段の特定アドレスの最上 位の桁のビットとして前記記憶手段へ前記 シフト・レジスタ内に記憶された前記のＮ ビットのデータを提供するためのアドレス 手段、及び サンプリング速度クロック信号に応答し て、前記特定のアドレスの最下位のビット を連続するデータ速度クロック信号の間の 期間内で順次提供するためのカウンタを有 し、それにより前記アドレスされた組のＭ 個の語の各々が順次前記デジタル・アナロ グ変換手段へ提供されることを特徴とする デジタル・データの流れをアナログ信号に 変換するための変調器。 - （４）少なくとも１つのデータ・フィルタを使用する変
換機能に従ってデジタル・データ の流れをアナログ信号に変換する方法であ って、 データ速度クロック信号に応答して一度 に１ビットづつ前記デジタル・データの流 れのＮビット（Ｎは前記データ・フィルタ を満足するに必要なデジタル・データのビ ット数）をシフト・レジスタに記憶し、そ して、このシフト・レジスタを通して前記 デジタル・データをシフトし、 前記シフト・レジスタに記憶されたＮビ ットよりなる２のＮ乗個の存在可能なシー ケンスの各々に対応すると共に前記変換機 能に従う前記アナログ信号の１個以上のア ナログ・データ点を表すデジタル変換デー タを記憶し、 前記シフト・レジスタに記憶された特定 のＮビットのデータに対応する前記デジタ ル変換データを前記記憶手段内でアドレス し、及び、 そのアドレスされたデジタル変換データ をアナログ信号に変換することを特徴とす るデジタル・データの流れをアナログ信号 に変換するための方法。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US64591584A | 1984-08-29 | 1984-08-29 | |
| US645915 | 1984-08-29 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6165528A true JPS6165528A (ja) | 1986-04-04 |
Family
ID=24590977
Family Applications (2)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP18869185A Pending JPS6165528A (ja) | 1984-08-29 | 1985-08-29 | デジタル・データの流れをアナログ信号に変換するための変調器及び方法 |
| JP18869285A Pending JPS6165517A (ja) | 1984-08-29 | 1985-08-29 | デジタル信号濾波装置と方法 |
Family Applications After (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP18869285A Pending JPS6165517A (ja) | 1984-08-29 | 1985-08-29 | デジタル信号濾波装置と方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (2) | JPS6165528A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US9127767B2 (en) | 2009-06-17 | 2015-09-08 | Scania Cv Ab | Device for the automatic operation of a manual gear box |
Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5869145A (ja) * | 1981-10-20 | 1983-04-25 | Sony Corp | 広帯域信号のａ／ｄ／−ｄ／ａ変換装置 |
Family Cites Families (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5441651A (en) * | 1977-09-09 | 1979-04-03 | Hitachi Ltd | Digital filter of non-circulation type |
| JPS5526750A (en) * | 1978-08-15 | 1980-02-26 | Tokyo Electric Power Co Inc:The | Digital filter |
| JPS55109025A (en) * | 1979-02-16 | 1980-08-21 | Fujitsu Ltd | Digital filter |
| JPS5646320A (en) * | 1979-09-22 | 1981-04-27 | Kokusai Denshin Denwa Co Ltd <Kdd> | Digital filter |
-
1985
- 1985-08-29 JP JP18869185A patent/JPS6165528A/ja active Pending
- 1985-08-29 JP JP18869285A patent/JPS6165517A/ja active Pending
Patent Citations (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5869145A (ja) * | 1981-10-20 | 1983-04-25 | Sony Corp | 広帯域信号のａ／ｄ／−ｄ／ａ変換装置 |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US9127767B2 (en) | 2009-06-17 | 2015-09-08 | Scania Cv Ab | Device for the automatic operation of a manual gear box |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS6165517A (ja) | 1986-04-04 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| US4484299A (en) | Digital filter arrangement having memory means with addressable words stored therein | |
| US4982354A (en) | Digital finite impulse response filter and method | |
| US5487089A (en) | Nyquist filter for digital modulation | |
| KR960705403A (ko) | 개선된 rom 필터(an improved rom filter) | |
| US4146931A (en) | Digital filter | |
| RU99101863A (ru) | Фильтр с конечным импульсным откликом на базе пзу для использования в мобильном телефоне | |
| JPS5737925A (en) | High-speed hadamard converter | |
| CA2019821A1 (en) | Signal conversion circuit | |
| US4680556A (en) | Digital modulation apparatus | |
| GB2122055A (en) | Sampling frequency conversion circuit | |
| US4100369A (en) | Device for numerically generating a wave which is phase modulated and which is free from unwanted modulation products | |
| JPS6364413A (ja) | 逐次近似レジスタ | |
| US4423488A (en) | Digital filter employing PROM for storing positive and negative impulse response values | |
| JPS6165528A (ja) | デジタル・データの流れをアナログ信号に変換するための変調器及び方法 | |
| EP0191459A2 (en) | Waveform shaping circuit | |
| JPH06103825B2 (ja) | ストレ−ジ回路 | |
| EP0084562B1 (en) | Multi-tone signal generator | |
| EP0119689A2 (en) | Serial and parallel interface device | |
| JPS6310447B2 (ja) | ||
| SU1386989A2 (ru) | Устройство дл сортировки информации | |
| SU822292A1 (ru) | Посто нное запоминающее устройство | |
| JP2853203B2 (ja) | 音声信号遅延装置 | |
| SU1401479A1 (ru) | Многофункциональный преобразователь | |
| JPH0310198B2 (ja) | ||
| EP0851579A2 (en) | A digital filter |