JPS6165517A - デジタル信号濾波装置と方法 - Google Patents
デジタル信号濾波装置と方法Info
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- JPS6165517A JPS6165517A JP18869285A JP18869285A JPS6165517A JP S6165517 A JPS6165517 A JP S6165517A JP 18869285 A JP18869285 A JP 18869285A JP 18869285 A JP18869285 A JP 18869285A JP S6165517 A JPS6165517 A JP S6165517A
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- digital
- signal
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本願は、ローレンス ジエイ．カール（Ｌａｗｒｅｎｃ
ｅ Ｊ， Ｋａｒｒ ）とスチーブン ジェイ。
ｅ Ｊ， Ｋａｒｒ ）とスチーブン ジェイ。
テヒス（ＳｔｅｖｅｎＪ．Ｄａｖｌｓ）名義で１９８４
年８月２９日に出願され発明の名称デジタル．データ用
変調器と題する本願の譲受人に譲渡された同時期審査米
国特許出願第６４５， ９１５号の部分継続出願である
。
年８月２９日に出願され発明の名称デジタル．データ用
変調器と題する本願の譲受人に譲渡された同時期審査米
国特許出願第６４５， ９１５号の部分継続出願である
。
この発明はデジタル・データ用のフィルタ（濾波器）、
特に、有限インパルス応答型のデジタルフィルタに関す
る。
特に、有限インパルス応答型のデジタルフィルタに関す
る。
デジタル・データ全フィルタするための１つの技術は有
限インパルス応答（ ＦｉｎｉｔｅＩｍｐｕｌｓｅ Ｒ
ｅｓｐｏｎｓｅ ：ＦＩＲ ）フィルタとして知られて
いる。このようなフィルタの伝達関数は次の如く表わさ
れる： ここでｙはフィルタからの出立信号であり、ｘＨフィル
タへの時間変化入力信号であり、α１ないしαｎは所定
定数の形をしたフィルタ係数であり、そして、ｎはフィ
ルタ機能の延びる段又は時間増分の数である。
限インパルス応答（ ＦｉｎｉｔｅＩｍｐｕｌｓｅ Ｒ
ｅｓｐｏｎｓｅ ：ＦＩＲ ）フィルタとして知られて
いる。このようなフィルタの伝達関数は次の如く表わさ
れる： ここでｙはフィルタからの出立信号であり、ｘＨフィル
タへの時間変化入力信号であり、α１ないしαｎは所定
定数の形をしたフィルタ係数であり、そして、ｎはフィ
ルタ機能の延びる段又は時間増分の数である。
多くの場会、従来のＦＩＩＲフィルタは、フィルタ係数
と入力信号の積を提供するデジタル乗算器と、前述の積
の和を提供するデジタル加算器を使用して構成された。
と入力信号の積を提供するデジタル乗算器と、前述の積
の和を提供するデジタル加算器を使用して構成された。
従来のＦＩＲフイルタで多数の乗算を行う必要のため、
これらのフィルタの使用は低周波装置に限定ざｎた。こ
の理由は、デジタル乗算器の動作が一般に遅いからであ
る。従って、Ｆ工Ｒフィルタは高周波装置には使用され
なかった。
これらのフィルタの使用は低周波装置に限定ざｎた。こ
の理由は、デジタル乗算器の動作が一般に遅いからであ
る。従って、Ｆ工Ｒフィルタは高周波装置には使用され
なかった。
本発明の目的は、新しい改良になるデジタル・フィルタ
全提供することである。
全提供することである。
本発明の他の目的は、安価に製造でき、高周波で動作可
能なデジタル・フィルタを提供することである。
能なデジタル・フィルタを提供することである。
本発明の更に他の目的は、乗算器の使用を要しないデジ
タル・データ用のＦＩＲフィルタを提供することである
。
タル・データ用のＦＩＲフィルタを提供することである
。
本発明の上記及び他の目的は、次の式
に従ってＷビット幅のデシタル信号ｘ’２フィルタする
ための装置を提供することにより達成される。
ための装置を提供することにより達成される。
項α１，ないしαｎは所望のフィルタ特性に従って決定
される係数を表わし、１は１とｎの間にあってデジタル
信号Ｘの運り℃増分を衣わし、ｎはフィルタ段の数ヲ表
わし、そしてｙはフィルタされた信号を衣わす。
される係数を表わし、１は１とｎの間にあってデジタル
信号Ｘの運り℃増分を衣わし、ｎはフィルタ段の数ヲ表
わし、そしてｙはフィルタされた信号を衣わす。
各々がデジタル信号ＸのＷ個ビットを記憶できる一連の
ｎ個のシフト・レジスタ段が設けらｎている。これらの
シフト・レジスタは第１段から第ｎ段まτカスケードに
接続されている。デジタル信号Ｘの連続増分は、クロッ
ク信号に応答して第１の段から第ｎの段まで各シフト・
レジスタ段を介して１度に１段づつシフトされる。かく
して、第１のシフト・レジスタ段ばその中にデジタル信
号ｘ、 ｆ直 記憶する。
ｎ個のシフト・レジスタ段が設けらｎている。これらの
シフト・レジスタは第１段から第ｎ段まτカスケードに
接続されている。デジタル信号Ｘの連続増分は、クロッ
ク信号に応答して第１の段から第ｎの段まで各シフト・
レジスタ段を介して１度に１段づつシフトされる。かく
して、第１のシフト・レジスタ段ばその中にデジタル信
号ｘ、 ｆ直 記憶する。
第１の区分から第ｎの区分まで延びるｎ個の区分に分割
された読取専用メモリ（ＲＯＭ）の形のデータ記憶装置
が設けられている。この第１の区分は、その中にデジタ
ル信号Ｘの２個の可能なビット・パターンの各々ごとに
積αｌＸｌを表わすデジタル語を記憶している。
された読取専用メモリ（ＲＯＭ）の形のデータ記憶装置
が設けられている。この第１の区分は、その中にデジタ
ル信号Ｘの２個の可能なビット・パターンの各々ごとに
積αｌＸｌを表わすデジタル語を記憶している。
各シフト・レジスタ段に記憶されたデータに応答するア
ドレス回路が、シフト・レジスタの第１段に記憶された
デジタル信号Ｘｉ Ｋ対応する積α１Ｘｌｋ表わすデ
ジタル語ｉ ＲＯＭの第Ｉ区分でつきとめるために使用
されて、ｎ個のこのデジタル語をつきとめる。
ドレス回路が、シフト・レジスタの第１段に記憶された
デジタル信号Ｘｉ Ｋ対応する積α１Ｘｌｋ表わすデ
ジタル語ｉ ＲＯＭの第Ｉ区分でつきとめるために使用
されて、ｎ個のこのデジタル語をつきとめる。
アドレス回路によりつきとめられたｆ１個のデジタル語
を加算する加算回路が設けられ、かくしてフィルタされ
た信号ｙを提供する。
を加算する加算回路が設けられ、かくしてフィルタされ
た信号ｙを提供する。
この発明の池の目的と特徴と利益とは添付図面全参照し
て明細書を読み進むうちに明白になるであろうっ 〔好適な実施例の説明〕 図面を見ると、本発明■教示により構成されたデジタル
・フィルター０のブロック線図が示されている。デジタ
ル・フィルター０は式 に従ってＷビット幅のデジタル信号ｘをフィルタするよ
うに設計されている。項α、ないしαは所望のフィルタ
特性に従って決定される係数を表わし、ｌは１とｎとの
間てあってデジタル信号Ｘの連続増分を表わし、ｎはフ
ィルタ段の数を表わし、そして、ｙはフィルタされた信
号を表わす。
て明細書を読み進むうちに明白になるであろうっ 〔好適な実施例の説明〕 図面を見ると、本発明■教示により構成されたデジタル
・フィルター０のブロック線図が示されている。デジタ
ル・フィルター０は式 に従ってＷビット幅のデジタル信号ｘをフィルタするよ
うに設計されている。項α、ないしαは所望のフィルタ
特性に従って決定される係数を表わし、ｌは１とｎとの
間てあってデジタル信号Ｘの連続増分を表わし、ｎはフ
ィルタ段の数を表わし、そして、ｙはフィルタされた信
号を表わす。
デジタル信号Ｘは第１段のシフト・レジスタ１４へ線１
２で入力信号として提供される。
２で入力信号として提供される。
シフト・レジスター４はデジタル信号ｘｆ表わすＷビッ
トよりなるパターンをそ○中に記憶するように設計さｎ
ている。デジタル信号Ｘは線１６に現われる連続するク
ロック信号に応答してシフト・レジスター４へ、そして
シフト・レジスター４かもシフトされる。シフト・レジ
スター４からシフトされるデータは入力信号として線１
８で第２の段のシフト・レジスタ２０へ送られる。この
シフト・レジスタ２０は線１６のクロック信号により制
御される。従って、シフト・レジスター４からシフトさ
れたデータはシフト・レジスタｆ）０へ５１７６式れＡ
− 同様な仕方で、シフト・レジスタ２０は第３段のシフト
・レジスタ２４とカスケード接続され、これにより、シ
フト・レジス、り２０からシフトされたデータは＠２２
でシフト・レジスタ２４へ入力信号として送られる。一
般に、ｎ個のシフト・レジスタ段は上述のようにカスケ
ード接続されて、第１の段のシフト・レジスタ１４から
第ｎの段のシフト・レジスタ２６へ入力信号Ｘの連続増
分が順次シフトされるよう共通にクロック制御される。
トよりなるパターンをそ○中に記憶するように設計さｎ
ている。デジタル信号Ｘは線１６に現われる連続するク
ロック信号に応答してシフト・レジスター４へ、そして
シフト・レジスター４かもシフトされる。シフト・レジ
スター４からシフトされるデータは入力信号として線１
８で第２の段のシフト・レジスタ２０へ送られる。この
シフト・レジスタ２０は線１６のクロック信号により制
御される。従って、シフト・レジスター４からシフトさ
れたデータはシフト・レジスタｆ）０へ５１７６式れＡ
− 同様な仕方で、シフト・レジスタ２０は第３段のシフト
・レジスタ２４とカスケード接続され、これにより、シ
フト・レジス、り２０からシフトされたデータは＠２２
でシフト・レジスタ２４へ入力信号として送られる。一
般に、ｎ個のシフト・レジスタ段は上述のようにカスケ
ード接続されて、第１の段のシフト・レジスタ１４から
第ｎの段のシフト・レジスタ２６へ入力信号Ｘの連続増
分が順次シフトされるよう共通にクロック制御される。
第１段のシフト・レジスタに記憶されたデータはデジタ
ル信号ｘ１”ｋ表わすＷビットよりなるパターンである
。
ル信号ｘ１”ｋ表わすＷビットよりなるパターンである
。
第１段のシフト・レジスタ１４に記憶さ；ル ゛
たＷビットのパターンはアドレス信号として線２８で、
読取専用メモリ回路（ＲＯＭ）３０のような第１段のメ
モリ装置へ送られる。ＲＯＭ３０内には、デジタル信号
Ｘの２ 個の可能なビット・パターンの各々毎に積α１
Ｘに対むするデジタル語が記１意されている。レリえは
、デジタル君号Ｘが８ビツトの信号であると、この信号
を表わし得る２５Ｇ藺のみの可能なビット・パターン（
２８）が存在する。この場合には、ＲＯＭ３０内には、
Ｘの２５６個の可能な値の各々と定数α、の蹟に対応す
る２５６個のデジタル語が記Ｉ意される。
たＷビットのパターンはアドレス信号として線２８で、
読取専用メモリ回路（ＲＯＭ）３０のような第１段のメ
モリ装置へ送られる。ＲＯＭ３０内には、デジタル信号
Ｘの２ 個の可能なビット・パターンの各々毎に積α１
Ｘに対むするデジタル語が記１意されている。レリえは
、デジタル君号Ｘが８ビツトの信号であると、この信号
を表わし得る２５Ｇ藺のみの可能なビット・パターン（
２８）が存在する。この場合には、ＲＯＭ３０内には、
Ｘの２５６個の可能な値の各々と定数α、の蹟に対応す
る２５６個のデジタル語が記Ｉ意される。
ＲＯＭ ３０内に記憶されたデータは、特定の積αｌｘ
ｌがＸ、のビット・パターンに等しいアドレスとして記
憶されるように構成されている。例えば、α１が１０進
数の８ （００００１０００）・であると、１０進数の
１６ （０００１００００）の値Ｘに関する積α１Ｘ、
は１０進数の１６に等価なアドレスに記憶される。従っ
て、値０１（）０００００が場所０００１００００に記
憶される。
ｌがＸ、のビット・パターンに等しいアドレスとして記
憶されるように構成されている。例えば、α１が１０進
数の８ （００００１０００）・であると、１０進数の
１６ （０００１００００）の値Ｘに関する積α１Ｘ、
は１０進数の１６に等価なアドレスに記憶される。従っ
て、値０１（）０００００が場所０００１００００に記
憶される。
上述のように、シフト・レジスタ１４に記憶された語は
ＲＯＭ ３０へアドレスとして送られる。（デジタル信
号ｘｉに対応する）このアドレスに応答するアドレス回
路はＲＯＭ ３０内に記憶された積α＋Ｘ＋につきとめ
てこの積を線３２でデジタル加算器３４へ入力信号とし
て込る。
ＲＯＭ ３０へアドレスとして送られる。（デジタル信
号ｘｉに対応する）このアドレスに応答するアドレス回
路はＲＯＭ ３０内に記憶された積α＋Ｘ＋につきとめ
てこの積を線３２でデジタル加算器３４へ入力信号とし
て込る。
上述に似た仕方で、シフト・レジスタ２０内に記憶され
たデジタル語は腺３６で第２段のＲＯＭ ３８へアドレ
ス信号として送られる。
たデジタル語は腺３６で第２段のＲＯＭ ３８へアドレ
ス信号として送られる。
ＲＯＭ ３８は構成がＲＯＭ ３０とほぼ同一である。
しかしながら、ＲＯＭ３８内には、Ｘの２ 個の可能な
Ｘの値の各々ごとに積α２ｘＫ対応するデジタル語が記
憶されている。（デジタル信号ｘ２に等価な）シフト・
レジスタ２０から線３６で送られるアドレスによりＲＯ
Ｍ ３８内のアドレス回路はその中に記憶された積α２
Ｘ２ヲつきとめてそれを線４０でデジタル加算器３４へ
入力信号として送る。
Ｘの値の各々ごとに積α２ｘＫ対応するデジタル語が記
憶されている。（デジタル信号ｘ２に等価な）シフト・
レジスタ２０から線３６で送られるアドレスによりＲＯ
Ｍ ３８内のアドレス回路はその中に記憶された積α２
Ｘ２ヲつきとめてそれを線４０でデジタル加算器３４へ
入力信号として送る。
同様に、シフト・レジスタの各ｎ段ごとに、Ｘの２ 個
の可能な値全てＸフィルタ係数の積を表わすデジタル語
全記憶しているＲＯＭ段が対応して存在する。かくして
、Ｘの全ての値に関する積αｉｘを記憶している第１段
のＲＯＭは第１段のシフト・レジスタと関係づけられて
いる。図面をみると、第３段のＲＯＭ４２は第３段のシ
フト・レジスタ２４と関係づけられていて線４４でデジ
タル加算器３４へ入力信号として積αｓＸｓ’！：送る
。Ｉｇｎ段のシフト・レジスタ２６に対応して、デジタ
ル加算器３４へ入力信号として線４８で積αｎＸｎ’ｒ
送る第ｎ段のＲＯＭ ４６がある。
の可能な値全てＸフィルタ係数の積を表わすデジタル語
全記憶しているＲＯＭ段が対応して存在する。かくして
、Ｘの全ての値に関する積αｉｘを記憶している第１段
のＲＯＭは第１段のシフト・レジスタと関係づけられて
いる。図面をみると、第３段のＲＯＭ４２は第３段のシ
フト・レジスタ２４と関係づけられていて線４４でデジ
タル加算器３４へ入力信号として積αｓＸｓ’！：送る
。Ｉｇｎ段のシフト・レジスタ２６に対応して、デジタ
ル加算器３４へ入力信号として線４８で積αｎＸｎ’ｒ
送る第ｎ段のＲＯＭ ４６がある。
本発明の上述の記載から、線５０で送られる、デジタル
加算器からの出力信号は、所望のフィルタ変換である、
■＝１からｎ−１でに関する積α１Ｘ１の和を表わすこ
とがわかる。また、そのフィルタ変換は乗算回路を使用
せずに本発明では実行されるということが理解される。
加算器からの出力信号は、所望のフィルタ変換である、
■＝１からｎ−１でに関する積α１Ｘ１の和を表わすこ
とがわかる。また、そのフィルタ変換は乗算回路を使用
せずに本発明では実行されるということが理解される。
上述の好適な実施例は、α１Ｘ１の一定値全記憶するＲ
ＯＭ装置を使用しているが、読取／薔込メモリを使用し
て積α１Ｘｌヲ周期的に′外部制御回路により変形して
、例えば適応フィルタ技術を実行するためにフィルタ特
性を変えるようにすることも意図されている。
ＯＭ装置を使用しているが、読取／薔込メモリを使用し
て積α１Ｘｌヲ周期的に′外部制御回路により変形して
、例えば適応フィルタ技術を実行するためにフィルタ特
性を変えるようにすることも意図されている。
寸だ、本発明の実施例はＲＯＭのようなメモリ装置と共
にマイクロプロセラサラ使用して実行することもできる
。この実行の場合には、デジタル信号Ｘの２ 個の可能
なビット・パターンの各々ごとに、そして、係数α な
いしαｎの各々ごとに積αｉＸ１が上記好適な実施例に
ついて記載した仕方に似た仕方でＲＯＭ内に記憶される
。筐た、マイクロプロセッサはＸｌないしＸｎの値を順
次記憶し、Ｘのｎ個の記憶された値に対応するｎ個の積
αＸ を確直Ｉ 認するためにＲＯＭ ｉアドレスし、そして、これらの
ｎ個の積を加算してフィルタされた信号Ｙ’ｒ提供する
ようにプログラムされている。
にマイクロプロセラサラ使用して実行することもできる
。この実行の場合には、デジタル信号Ｘの２ 個の可能
なビット・パターンの各々ごとに、そして、係数α な
いしαｎの各々ごとに積αｉＸ１が上記好適な実施例に
ついて記載した仕方に似た仕方でＲＯＭ内に記憶される
。筐た、マイクロプロセッサはＸｌないしＸｎの値を順
次記憶し、Ｘのｎ個の記憶された値に対応するｎ個の積
αＸ を確直Ｉ 認するためにＲＯＭ ｉアドレスし、そして、これらの
ｎ個の積を加算してフィルタされた信号Ｙ’ｒ提供する
ようにプログラムされている。
当業者には、マイクロプロセッサの具体例はソフトウェ
ア制御で直列の仕方で本発明の種々の機能を実施するが
、本発明の好適な実施レリな、これらの機能全並列な仕
方で実行するハードウェアを使用するということが理解
されよう。
ア制御で直列の仕方で本発明の種々の機能を実施するが
、本発明の好適な実施レリな、これらの機能全並列な仕
方で実行するハードウェアを使用するということが理解
されよう。
以上、本発明の好適な実施例が示され記載されたが、本
発明の範囲内で１中々の他の適応、変形がなし得るもの
であり、本発明りま上記実施例に限定されるもので（霊
ない。
発明の範囲内で１中々の他の適応、変形がなし得るもの
であり、本発明りま上記実施例に限定されるもので（霊
ない。
図面は本発明の教示により構成されたデジタル・フィル
タの好適な実施例を示すブロック線図である。 〔主要部分の符号の説明〕 デジタル・フィルタ・・・１０１ 第１．２．３・・・１段シフト・レジスタ・・・１４．
２０゜２４．２６、 ＠１．２．３、・・・０段メモリ・・・３０．３８．４
２、・・・４６デジタル加算器・・・３４
タの好適な実施例を示すブロック線図である。 〔主要部分の符号の説明〕 デジタル・フィルタ・・・１０１ 第１．２．３・・・１段シフト・レジスタ・・・１４．
２０゜２４．２６、 ＠１．２．３、・・・０段メモリ・・・３０．３８．４
２、・・・４６デジタル加算器・・・３４
Claims (6)
- （１）α＿１ないしα＿ｎが所望のフィルタ特性に従っ
て決定される係数を表わし、ｉが１とｎ との間にあって、ｗビット幅のデジタル信 号ｘの連続増分を表わし、ｎがフィルタ段 の数を表わし、そして、ｙがフィルタされ た信号を表わす場合、次の式 ｙ＝Σ＾ｎ＿ｉ＿＝＿１α＿ｉｘ＿ｉ に従ってデジタル信号ｘをフィルタするた めのデジタル信号濾波装置であって、 各々がデジタル信号ｘのｗビットを記憶 できると共に第１の段から第ｎの段までカ スケードに接続されたｎ個の段を含むシフ ト・レジスタ手段を設けて、これにより、 デジタル信号ｘの連続増分がクロック信号 の各々の発生に応答して前記シフト・レジ スタ手段のｎ個の段の各々を介してその第 １の段から第ｎの段まで１度に１段づつシ フトされ、かくして第ｉ段のシフト・レジ スタ手段がその中にデジタル信号ｘ＿ｉを記憶するよう
にし、 第１の区分から第ｎの区分まで延びるｎ 個の区分を有し、その第１区分が、信号ｘ の２＾ｗ個の可能なビット・パターンの各々ごとに積α
＿ｉｘを表わすデジタル語をその中に記憶しているメモ
リ手段を設け、 前記シフト・レジスタ手段に応答し、こ のシフト・レジスタ手段の第１段に記憶さ れたデジタル信号ｘ＿ｉに対応する積α＿ｉｘ＿ｉを表
わすデジタル語を前記メモリ手段の第 ｉ区分でつきとめるためのアドレス手段を 設けてｎ個のデジタル語をつきとめ、そし て、 前記メモリ手段に応答して前記アドレス 手段によりつきとめられたｎ個のデジタル 語を加算するための加算手段を設けてフィ ルタされた信号ｙを提供することを特徴と するデジタル信号濾波装置。 - （２）特許請求の範囲第１項に記載のデジタル信号濾波
装置であって、前記メモリ手段の 第ｉの区分に記憶されて積α＿ｉｘを表わす各デジタル
語が項ｘに対応するアドレスをも つ場所に記憶されていることを特徴とする デジタル信号濾波装置。 - （３）α＿１ないしα＿ｎが所望のフィルタ特性に従っ
て決められる係数を表わし、ｉが１とｎ の間にあってｗビット幅のデジタル信号ｘ の連結増分を表わし、ｎがフィルタ手段の 数を表わし、ｙがフィルタされた信号を表 わすとき次の式 ｙ＝Σ＾ｎ＿ｉ＿＝＿１α＿ｉｘ＿ｉ に従ってデジタル信号ｘをフィルタする方 法であって、 第１の段から第ｎの段までカスケードに 接続されたシフト・レジスタ手段のｎ個の 段にデジタル信号ｘのｗビットを記憶し、 クロック信号に応答して前記シフト・レ ジスタ手段の第１の段から第ｎの段までこ のｎ段の各々を介してデジタル信号ｘの連 続増分をシフトし、これにより第ｉの段に デジタル信号ｘ＿ｉを記憶し、 第１の区分から第ｎの区分まで延びるｎ 個の区分を有して、その第１区分がデジタ ル信号ｘの２＾ｗ個の可能なビット・パターンの各々ご
とに積α＿ｉｘを表わすデジタル語をその中に記憶して
いるメモリ手段を設け、 デジタル信号ｘ＿ｉに対応する積α＿ｉｘ＿ｉを表わす
デジタル語をつきとめるために前記シ フト・レジスタ手段の第ｉ段に記憶された デジタル信号ｘ＿ｉに応答して前記メモリ手段の第ｉ区
分をアドレスしてｎ個のこのデ ジタル語をつきとめ、そして このｎ個のつきとめられたデジタル語を 共に加算してフィルタされた信号ｙを提供 する工程からなることを特徴とするデジタ ル信号濾波方法。 - （４）特許請求の範囲第３項に記載のデジタル信号濾波
方法であって、前記メモリ手段の 第ｉ区分に記憶されて積α＿ｉｘを表わすデジタル語が
項ｘに対応するアドレスを有する 場所に記憶されていることを特徴とするデ ジタル信号濾波方法。 - （５）α＿１ないしα＿ｎが所望のフィルタ特性に従っ
て決定される係数を表わし、ｉが１とｎ との間にあって、ｗビット幅のデジタル信 号ｘの連続増分を表わし、ｎがフィルタ段 の数を表わし、そして、ｙがフィルタされ た信号を表わす場合、次の式 ｙ＝Σ＾ｎ＿ｉ＿＝＿１α＿ｉｘ＿ｉ に従ってデジタル信号ｘをフィルタするた めのデジタル信号濾波装置であって、 各場所にデジタル信号ｘのｗビットを記 憶して１つの場所から他の場所へそのデジ タル信号を転送するためのｎ個の場所を有 する記憶手段を設け、それによりデジタル 信号ｘの連続増分を第１の場所から第ｎの 場所へ１度に１場所づつ転送して第ｉの記 憶手段の場所がその中にデジタル信号ｘ を記憶するようにし、 デジタル信号ｘの２＾ｗ個の可能なビット・パターンの
各々ごとに、そして、係数α＿１ないしα＿ｎの各々ご
とに積α＿ｉｘを表わすデジタル語をその中に記憶して
いるメモリ手 段を設け、 前記記憶手段のｎ個の場所の各々に記憶 された信号に応答して前記記憶手段の第ｉ の場所に記憶されたデジタル信号ｘ＿ｉに対応する積α
＿ｉｘ＿ｉを表わすデジタル語を前記メモリ手段内でつ
きとめるためのアドレス 手段を設けてｎ個のデジタル語をつきとめ るようにし、そして、 前記メモリ手段に応答して前記アドレス 手段によりつきとめられたｎ個のデジタル 語を加算し、フィルタされた信号ｙを提供 することを特徴とするデジタル信号濾波装 置。 - （６）α＿１ないしα＿ｎが所望のフィルタ特性に従っ
て決められる係数を表わし、ｉが１とｎ との間にあってｗビット幅のデジタル信号 ｘの連続増分を表わし、ｎがフィルタ段の 数を表わし、ｙがフィルタされた信号を表 わすとき、次の式 ｙ＝Σ＾ｎ＿ｉ＿＝＿１α＿ｉｘ＿ｉ に従ってデジタル信号ｘをフィルタする方 法であって、 ｎ個の場所の各々にデジタル信号ｘのｗ ビットを記憶し、 このｎ個の場所の各々を介してデジタル 信号ｘの連続増分をシフトして第ｉの場所 にデジタル信号ｘ＿１を記憶し、 デジタル信号ｘの２＾ｗ個の可能なビット・パターンの
各々ごとに、そして係数α＿１ないしα＿ｎの各々ごと
に積α＿ｉｘを表わすデジタル語を記憶しているメモリ
手段を設け、 デジタル信号ｘ＿ｉに対応する積α＿ｉｘ＿ｉを表わす
デジタル語をつきとめるために第ｉ の記憶場所に記憶されたデジタル信号ｘ＿ｉに応答して
前記メモリ手段をアドレスし、 それによりｎ個の前記デジタル語をつきと め、そして、 そのｎ個のつきとめられたデジタル語を 共に加算してフィルタされた信号ｙを提供 する工程からなることを特徴とするデジタ ル信号濾波方法。
Applications Claiming Priority (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US64591584A | 1984-08-29 | 1984-08-29 | |
| US704303 | 1991-05-22 | ||
| US645915 | 2003-08-21 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS6165517A true JPS6165517A (ja) | 1986-04-04 |
Family
ID=24590977
Family Applications (2)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP18869185A Pending JPS6165528A (ja) | 1984-08-29 | 1985-08-29 | デジタル・データの流れをアナログ信号に変換するための変調器及び方法 |
| JP18869285A Pending JPS6165517A (ja) | 1984-08-29 | 1985-08-29 | デジタル信号濾波装置と方法 |
Family Applications Before (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP18869185A Pending JPS6165528A (ja) | 1984-08-29 | 1985-08-29 | デジタル・データの流れをアナログ信号に変換するための変調器及び方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (2) | JPS6165528A (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| SE533846C2 (sv) | 2009-06-17 | 2011-02-08 | Scania Cv Ab | Manövreringsanordning för en växellåda |
Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5441651A (en) * | 1977-09-09 | 1979-04-03 | Hitachi Ltd | Digital filter of non-circulation type |
| JPS5526750A (en) * | 1978-08-15 | 1980-02-26 | Tokyo Electric Power Co Inc:The | Digital filter |
| JPS55109025A (en) * | 1979-02-16 | 1980-08-21 | Fujitsu Ltd | Digital filter |
| JPS5646320A (en) * | 1979-09-22 | 1981-04-27 | Kokusai Denshin Denwa Co Ltd <Kdd> | Digital filter |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5869145A (ja) * | 1981-10-20 | 1983-04-25 | Sony Corp | 広帯域信号のａ／ｄ／−ｄ／ａ変換装置 |
-
1985
- 1985-08-29 JP JP18869185A patent/JPS6165528A/ja active Pending
- 1985-08-29 JP JP18869285A patent/JPS6165517A/ja active Pending
Patent Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5441651A (en) * | 1977-09-09 | 1979-04-03 | Hitachi Ltd | Digital filter of non-circulation type |
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Also Published As
| Publication number | Publication date |
|---|---|
| JPS6165528A (ja) | 1986-04-04 |
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