JPH09325880A - Ａｄ変換結果格納レジスタのビット配置方法および読み出し方法 - Google Patents
Ａｄ変換結果格納レジスタのビット配置方法および読み出し方法Info
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- JPH09325880A JPH09325880A JP8144271A JP14427196A JPH09325880A JP H09325880 A JPH09325880 A JP H09325880A JP 8144271 A JP8144271 A JP 8144271A JP 14427196 A JP14427196 A JP 14427196A JP H09325880 A JPH09325880 A JP H09325880A
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Abstract
(57)【要約】
【課題】 ２個のＡＤレジスタに個別にアクセスする必
要があり、さらに読み出したデータを加工する必要があ
るので実行時間が長くかかると共に、２個のＡＤレジス
タにそれぞれ個別のアドレスを付与しているのでアドレ
ス空間の使用に無駄が生じる課題があった。 【解決手段】 ＡＤ変換装置１２が出力するデータ長１
０ビットのディジタルデータのうち上位８ビットを第１
ＡＤ変換結果格納レジスタ１４に配置し、残り２ビット
を第２ＡＤ変換結果格納レジスタ１６にＭＳＢ側から配
置する。
要があり、さらに読み出したデータを加工する必要があ
るので実行時間が長くかかると共に、２個のＡＤレジス
タにそれぞれ個別のアドレスを付与しているのでアドレ
ス空間の使用に無駄が生じる課題があった。 【解決手段】 ＡＤ変換装置１２が出力するデータ長１
０ビットのディジタルデータのうち上位８ビットを第１
ＡＤ変換結果格納レジスタ１４に配置し、残り２ビット
を第２ＡＤ変換結果格納レジスタ１６にＭＳＢ側から配
置する。
Description
【０００１】
【発明の属する技術分野】この発明は、ＡＤ変換結果格
納レジスタのビット配置方法および読み出し方法に関す
るものである。
納レジスタのビット配置方法および読み出し方法に関す
るものである。
【０００２】
【従来の技術】８ビット幅のデータバスアクセスを行う
マイクロコンピュータにおいては、アナログ入力データ
をディジタルデータに変換するＡＤ変換装置のディジタ
ル出力データは８ビット幅のＡＤ変換結果格納レジスタ
に格納する。例えば、ＡＤ変換装置のディジタル出力デ
ータのデータ長が１０ビットの場合、８ビット幅のＡＤ
変換結果格納レジスタ１個には格納しきれないので、図
３に示すように２個のＡＤ変換結果格納レジスタ（図３
では「ＡＤレジスタ」と表記）Ａ，Ｂに格納する。ＡＤ
レジスタＢには１０ビットのディジタル出力データの下
位８ビットを格納し、ＡＤレジスタＡには残りの上位２
ビットを格納する。ＡＤレジスタＡ，Ｂへのビット配置
は、ＡＤレジスタＢには８ビットデータ「ｂ７，ｂ６，
ｂ５，ｂ４，ｂ３，ｂ２，ｂ１，ｂ０」を下位ビットか
ら順にＬＳＢ（ｌｅａｓｔ ｓｉｇｎｉｆｉｃａｎｔ
ｂｉｔ）側から配置し、ＡＤレジスタＡには残り２ビッ
ト「ｂ９，ｂ８」を下位ビットから順にＬＳＢ側から配
置する。ＡＤレジスタＡおよびＡＤレジスタＢには個別
のアドレスが付与され、ＡＤレジスタＡ格納データおよ
びＡＤレジスタＢ格納データを読み出す場合には、それ
ぞれのアドレスにアクセスする。
マイクロコンピュータにおいては、アナログ入力データ
をディジタルデータに変換するＡＤ変換装置のディジタ
ル出力データは８ビット幅のＡＤ変換結果格納レジスタ
に格納する。例えば、ＡＤ変換装置のディジタル出力デ
ータのデータ長が１０ビットの場合、８ビット幅のＡＤ
変換結果格納レジスタ１個には格納しきれないので、図
３に示すように２個のＡＤ変換結果格納レジスタ（図３
では「ＡＤレジスタ」と表記）Ａ，Ｂに格納する。ＡＤ
レジスタＢには１０ビットのディジタル出力データの下
位８ビットを格納し、ＡＤレジスタＡには残りの上位２
ビットを格納する。ＡＤレジスタＡ，Ｂへのビット配置
は、ＡＤレジスタＢには８ビットデータ「ｂ７，ｂ６，
ｂ５，ｂ４，ｂ３，ｂ２，ｂ１，ｂ０」を下位ビットか
ら順にＬＳＢ（ｌｅａｓｔ ｓｉｇｎｉｆｉｃａｎｔ
ｂｉｔ）側から配置し、ＡＤレジスタＡには残り２ビッ
ト「ｂ９，ｂ８」を下位ビットから順にＬＳＢ側から配
置する。ＡＤレジスタＡおよびＡＤレジスタＢには個別
のアドレスが付与され、ＡＤレジスタＡ格納データおよ
びＡＤレジスタＢ格納データを読み出す場合には、それ
ぞれのアドレスにアクセスする。
【０００３】
【発明が解決しようとする課題】従来のＡＤ変換結果格
納レジスタのビット配置方法および読み出し方法は以上
のように構成されているので、ＡＤ変換装置が出力する
データ長１０ビットのディジタルデータのうち上位８ビ
ットを必要とする場合、ＡＤレジスタＡのアドレスにア
クセスして２ビットの格納データ「ｂ９，ｂ８」を読み
出し、ＡＤレジスタＢのアドレスにアクセスして８ビッ
トの格納データ「ｂ７，ｂ６，ｂ５，ｂ４，ｂ３，ｂ
２，ｂ１，ｂ０」を読み出し、メモリ上に両データを展
開して１０ビットデータ「ｂ９，ｂ８，ｂ７，ｂ６，ｂ
５，ｂ４，ｂ３，ｂ２，ｂ１，ｂ０」を作成した後、下
位２ビット「ｂ１，ｂ０」を切り捨てて上位８ビットの
データ「ｂ９，ｂ８，ｂ７，ｂ６，ｂ５，ｂ４，ｂ３，
ｂ２」を作成する作業が必要である。このように従来の
方法では、ＡＤレジスタＡおよびＡＤレジスタＢに個別
にアクセスする必要があり、さらに２個のＡＤレジスタ
Ａ，Ｂから読み出したデータを加工する必要があるので
実行時間が長くかかる課題があった。また、ＡＤレジス
タＡおよびＡＤレジスタＢにそれぞれ個別のアドレスを
付与しているのでアドレス空間の使用に無駄が生じる課
題もあった。
納レジスタのビット配置方法および読み出し方法は以上
のように構成されているので、ＡＤ変換装置が出力する
データ長１０ビットのディジタルデータのうち上位８ビ
ットを必要とする場合、ＡＤレジスタＡのアドレスにア
クセスして２ビットの格納データ「ｂ９，ｂ８」を読み
出し、ＡＤレジスタＢのアドレスにアクセスして８ビッ
トの格納データ「ｂ７，ｂ６，ｂ５，ｂ４，ｂ３，ｂ
２，ｂ１，ｂ０」を読み出し、メモリ上に両データを展
開して１０ビットデータ「ｂ９，ｂ８，ｂ７，ｂ６，ｂ
５，ｂ４，ｂ３，ｂ２，ｂ１，ｂ０」を作成した後、下
位２ビット「ｂ１，ｂ０」を切り捨てて上位８ビットの
データ「ｂ９，ｂ８，ｂ７，ｂ６，ｂ５，ｂ４，ｂ３，
ｂ２」を作成する作業が必要である。このように従来の
方法では、ＡＤレジスタＡおよびＡＤレジスタＢに個別
にアクセスする必要があり、さらに２個のＡＤレジスタ
Ａ，Ｂから読み出したデータを加工する必要があるので
実行時間が長くかかる課題があった。また、ＡＤレジス
タＡおよびＡＤレジスタＢにそれぞれ個別のアドレスを
付与しているのでアドレス空間の使用に無駄が生じる課
題もあった。
【０００４】この発明は、上記のような課題を解決する
ためになされたもので、ＡＤ変換結果格納レジスタを１
回アクセスするだけで必要とする個数の上位ビットを読
み出せるようにしてデータ加工作業を不要にしたＡＤ変
換結果格納レジスタのビット配置方法を得ることを目的
とする。また、この発明は２個のＡＤ変換結果格納レジ
スタに同一のアドレスを付与することを可能にしてアド
レス空間の有効活用を実現したＡＤ変換結果格納レジス
タのビット読み出し方法を得ることを目的とする。
ためになされたもので、ＡＤ変換結果格納レジスタを１
回アクセスするだけで必要とする個数の上位ビットを読
み出せるようにしてデータ加工作業を不要にしたＡＤ変
換結果格納レジスタのビット配置方法を得ることを目的
とする。また、この発明は２個のＡＤ変換結果格納レジ
スタに同一のアドレスを付与することを可能にしてアド
レス空間の有効活用を実現したＡＤ変換結果格納レジス
タのビット読み出し方法を得ることを目的とする。
【０００５】
【課題を解決するための手段】請求項１記載の発明に係
るＡＤ変換結果格納レジスタのビット配置方法は、８・
ｎ（ｎは自然数）ビット幅の複数個のＡＤ変換結果格納
レジスタに、ＡＤ変換装置が出力するデータ長ｄビット
（８・ｎ＜ｄ＜８・（ｎ＋１））のディジタルデータを
格納するＡＤ変換結果格納レジスタのビット配置方法に
おいて、前記ＡＤ変換装置が出力するデータ長ｄビット
のディジタルデータのうち上位８・ｎビットを所定個数
の第１ＡＤ変換結果格納レジスタに配置し、残り（ｄ−
８・ｎ）ビットを第２ＡＤ変換結果格納レジスタにＭＳ
Ｂ側から配置するものである。
るＡＤ変換結果格納レジスタのビット配置方法は、８・
ｎ（ｎは自然数）ビット幅の複数個のＡＤ変換結果格納
レジスタに、ＡＤ変換装置が出力するデータ長ｄビット
（８・ｎ＜ｄ＜８・（ｎ＋１））のディジタルデータを
格納するＡＤ変換結果格納レジスタのビット配置方法に
おいて、前記ＡＤ変換装置が出力するデータ長ｄビット
のディジタルデータのうち上位８・ｎビットを所定個数
の第１ＡＤ変換結果格納レジスタに配置し、残り（ｄ−
８・ｎ）ビットを第２ＡＤ変換結果格納レジスタにＭＳ
Ｂ側から配置するものである。
【０００６】請求項２記載の発明に係るＡＤ変換結果格
納レジスタのビット配置方法は、ＡＤ変換装置が出力す
るデータ長１０ビットのディジタルデータを８ビット幅
のＡＤ変換結果格納レジスタに格納するＡＤ変換結果格
納レジスタのビット配置方法において、前記ＡＤ変換装
置が出力するデータ長１０ビットのディジタルデータの
うち上位８ビットを第１ＡＤ変換結果格納レジスタに配
置し、残り２ビットを第２ＡＤ変換結果格納レジスタに
ＭＳＢ側から配置するものである。
納レジスタのビット配置方法は、ＡＤ変換装置が出力す
るデータ長１０ビットのディジタルデータを８ビット幅
のＡＤ変換結果格納レジスタに格納するＡＤ変換結果格
納レジスタのビット配置方法において、前記ＡＤ変換装
置が出力するデータ長１０ビットのディジタルデータの
うち上位８ビットを第１ＡＤ変換結果格納レジスタに配
置し、残り２ビットを第２ＡＤ変換結果格納レジスタに
ＭＳＢ側から配置するものである。
【０００７】請求項３記載の発明に係るＡＤ変換結果格
納レジスタのビット読み出し方法は、請求項１記載のＡ
Ｄ変換結果格納レジスタのビット配置方法によって複数
個のＡＤ変換結果格納レジスタに配置されたデータの読
み出し方法であって、所定個数の第１ＡＤ変換結果格納
レジスタおよび第２ＡＤ変換結果格納レジスタに同一の
アドレスを付与し、該アドレスにアクセスすることによ
り、前記所定個数の第１ＡＤ変換結果格納レジスタに配
置されたデータと第２ＡＤ変換結果格納レジスタに配置
されたデータとを交互に読み出すものである。
納レジスタのビット読み出し方法は、請求項１記載のＡ
Ｄ変換結果格納レジスタのビット配置方法によって複数
個のＡＤ変換結果格納レジスタに配置されたデータの読
み出し方法であって、所定個数の第１ＡＤ変換結果格納
レジスタおよび第２ＡＤ変換結果格納レジスタに同一の
アドレスを付与し、該アドレスにアクセスすることによ
り、前記所定個数の第１ＡＤ変換結果格納レジスタに配
置されたデータと第２ＡＤ変換結果格納レジスタに配置
されたデータとを交互に読み出すものである。
【０００８】請求項４記載の発明に係るＡＤ変換結果格
納レジスタのビット読み出し方法は、請求項２記載のＡ
Ｄ変換結果格納レジスタのビット配置方法によって２個
のＡＤ変換結果格納レジスタに配置されたデータの読み
出し方法であって、第１ＡＤ変換結果格納レジスタおよ
び第２ＡＤ変換結果格納レジスタに同一のアドレスを付
与し、該アドレスにアクセスすることにより、前記第１
ＡＤ変換結果格納レジスタに配置された８ビットデータ
と前記第２ＡＤ変換結果格納レジスタに配置された２ビ
ットデータとを交互に読み出すものである。
納レジスタのビット読み出し方法は、請求項２記載のＡ
Ｄ変換結果格納レジスタのビット配置方法によって２個
のＡＤ変換結果格納レジスタに配置されたデータの読み
出し方法であって、第１ＡＤ変換結果格納レジスタおよ
び第２ＡＤ変換結果格納レジスタに同一のアドレスを付
与し、該アドレスにアクセスすることにより、前記第１
ＡＤ変換結果格納レジスタに配置された８ビットデータ
と前記第２ＡＤ変換結果格納レジスタに配置された２ビ
ットデータとを交互に読み出すものである。
【０００９】
【発明の実施の形態】以下、この発明の実施の一形態を
説明する。 実施の形態１．図１はこの発明の実施の一形態による、
８ビットマイクロコンピュータにおける１０ビットＡＤ
変換回路を示す図であり、図において、１２はアナログ
入力データを１０ビットのディジタルデータに変換する
１０ビットＡＤ変換装置（ＡＤ変換装置）、１４は１０
ビットＡＤ変換装置が出力する１０ビットディジタルデ
ータの上位８ビットを格納するＡＤレジスタＡ（第１Ａ
Ｄ変換結果格納レジスタ）、１６は１０ビットＡＤ変換
装置が出力する１０ビットディジタルデータの下位２ビ
ットを格納するＡＤレジスタＢ（第２ＡＤ変換結果格納
レジスタ）、１８はＡＤレジスタＡ１４およびＡＤレジ
スタＢ１６から読み出したデータを伝送するデータバ
ス、２０はＡＤレジスタＡ１４およびＡＤレジスタＢ１
６からのデータ読み出しタイミングパルスを出力するＴ
フリップフロップ、２２は各種制御信号の排他的論理和
をとるＥＸ−ＯＲ回路、２４はＮＯＴ回路、２６，２８
はＮＡＮＤ回路である。
説明する。 実施の形態１．図１はこの発明の実施の一形態による、
８ビットマイクロコンピュータにおける１０ビットＡＤ
変換回路を示す図であり、図において、１２はアナログ
入力データを１０ビットのディジタルデータに変換する
１０ビットＡＤ変換装置（ＡＤ変換装置）、１４は１０
ビットＡＤ変換装置が出力する１０ビットディジタルデ
ータの上位８ビットを格納するＡＤレジスタＡ（第１Ａ
Ｄ変換結果格納レジスタ）、１６は１０ビットＡＤ変換
装置が出力する１０ビットディジタルデータの下位２ビ
ットを格納するＡＤレジスタＢ（第２ＡＤ変換結果格納
レジスタ）、１８はＡＤレジスタＡ１４およびＡＤレジ
スタＢ１６から読み出したデータを伝送するデータバ
ス、２０はＡＤレジスタＡ１４およびＡＤレジスタＢ１
６からのデータ読み出しタイミングパルスを出力するＴ
フリップフロップ、２２は各種制御信号の排他的論理和
をとるＥＸ−ＯＲ回路、２４はＮＯＴ回路、２６，２８
はＮＡＮＤ回路である。
【００１０】次に動作について説明する。１０ビットＡ
Ｄ変換装置１２は入力するアナログ入力データを１０ビ
ットディジタルデータに変換して出力する。ＡＤレジス
タＡ１４はこの１０ビットディジタルデータの上位８ビ
ットを格納し、ＡＤレジスタＢ１６は下位２ビットを格
納する。ＡＤレジスタＡ１４およびＡＤレジスタＢ１６
へのビット配置は、図２に示すようにＡＤレジスタＡ１
４には上位８ビットデータ「ｂ９，ｂ８，ｂ７，ｂ６，
ｂ５，ｂ４，ｂ３，ｂ２」を上位ビットから順にＭＳＢ
（ｍｏｓｔ ｓｉｇｎｉｆｉｃａｎｔ ｂｉｔ）側から
配置し、ＡＤレジスタＢ１６には下位２ビット「ｂ１，
ｂ０」を上位ビットから順にＭＳＢ側から配置する。
Ｄ変換装置１２は入力するアナログ入力データを１０ビ
ットディジタルデータに変換して出力する。ＡＤレジス
タＡ１４はこの１０ビットディジタルデータの上位８ビ
ットを格納し、ＡＤレジスタＢ１６は下位２ビットを格
納する。ＡＤレジスタＡ１４およびＡＤレジスタＢ１６
へのビット配置は、図２に示すようにＡＤレジスタＡ１
４には上位８ビットデータ「ｂ９，ｂ８，ｂ７，ｂ６，
ｂ５，ｂ４，ｂ３，ｂ２」を上位ビットから順にＭＳＢ
（ｍｏｓｔ ｓｉｇｎｉｆｉｃａｎｔ ｂｉｔ）側から
配置し、ＡＤレジスタＢ１６には下位２ビット「ｂ１，
ｂ０」を上位ビットから順にＭＳＢ側から配置する。
【００１１】次に、ＡＤレジスタＡ１４およびＡＤレジ
スタＢ１６が格納している１０ビットディジタルデータ
の上位８ビットを読み出す手順を説明する。負値論理信
号は、通常図１中に示すように信号名に上線を付して表
わすが、以下の説明においては、信号名の前に「＊」を
付して表わす。
スタＢ１６が格納している１０ビットディジタルデータ
の上位８ビットを読み出す手順を説明する。負値論理信
号は、通常図１中に示すように信号名に上線を付して表
わすが、以下の説明においては、信号名の前に「＊」を
付して表わす。
【００１２】Ｔフリップフロップ２０はＳＥＴ端子にＡ
Ｄ変換開始信号＊ＳＴＡＲＴが入力されると動作を開始
し以後、ＡＤレジスタ選択信号＊Ａ／ＤＲＥＧＣＳが入
力されるごとに出力Ｑ，＊Ｑの状態が反転する。すなわ
ち、〔Ｑ，＊Ｑ〕のようにペア表示すると、〔Ｑ，＊
Ｑ〕は＊Ａ／ＤＲＥＧＣＳの立ち下がりのタイミングで
〔Ｈ，Ｌ〕，〔Ｌ，Ｈ〕，〔Ｈ，Ｌ〕，〔Ｌ，Ｈ〕，・
・・のように遷移する。このような状態遷移は一般にト
グル（ｔｏｇｇｌｅ）と呼ばれている。電子部品のトグ
ルスイッチやコンピュータディスプレイに表示されるト
グルスイッチボタンを想起されたい。要するに、Ｔフリ
ップフロップ２０は出力端子Ｑ，＊ＱにＨ，Ｌをトグル
出力する。
Ｄ変換開始信号＊ＳＴＡＲＴが入力されると動作を開始
し以後、ＡＤレジスタ選択信号＊Ａ／ＤＲＥＧＣＳが入
力されるごとに出力Ｑ，＊Ｑの状態が反転する。すなわ
ち、〔Ｑ，＊Ｑ〕のようにペア表示すると、〔Ｑ，＊
Ｑ〕は＊Ａ／ＤＲＥＧＣＳの立ち下がりのタイミングで
〔Ｈ，Ｌ〕，〔Ｌ，Ｈ〕，〔Ｈ，Ｌ〕，〔Ｌ，Ｈ〕，・
・・のように遷移する。このような状態遷移は一般にト
グル（ｔｏｇｇｌｅ）と呼ばれている。電子部品のトグ
ルスイッチやコンピュータディスプレイに表示されるト
グルスイッチボタンを想起されたい。要するに、Ｔフリ
ップフロップ２０は出力端子Ｑ，＊ＱにＨ，Ｌをトグル
出力する。
【００１３】データ読み出し信号＊ＲＤが入力すると＊
ＲＤはＮＯＴ回路２４を通ることによりＨとなる。した
がって、Ｔフリップフロップ２０の出力端子ＱがＨのタ
イミングでＮＡＮＤ回路２６はＬを出力する。このＬ出
力はＡＤレジスタＡ１４のアウトプットイネーブル端子
＊ＯＥに受け付けられ、ＡＤレジスタＡ１４は格納して
いる８ビットデータをデータバス１８へ出力する。すな
わち、ＡＤレジスタＡ１４が選択されたことになる。一
方、Ｔフリップフロップ２０の出力端子＊Ｑの出力はＬ
であるので、ＮＡＮＤ回路２８の出力はＨのままであ
る。ＡＤレジスタＢ１６の＊ＯＥ端子はこのＨ出力を受
け付けないので、ＡＤレジスタＢ１６は選択されない。
ＲＤはＮＯＴ回路２４を通ることによりＨとなる。した
がって、Ｔフリップフロップ２０の出力端子ＱがＨのタ
イミングでＮＡＮＤ回路２６はＬを出力する。このＬ出
力はＡＤレジスタＡ１４のアウトプットイネーブル端子
＊ＯＥに受け付けられ、ＡＤレジスタＡ１４は格納して
いる８ビットデータをデータバス１８へ出力する。すな
わち、ＡＤレジスタＡ１４が選択されたことになる。一
方、Ｔフリップフロップ２０の出力端子＊Ｑの出力はＬ
であるので、ＮＡＮＤ回路２８の出力はＨのままであ
る。ＡＤレジスタＢ１６の＊ＯＥ端子はこのＨ出力を受
け付けないので、ＡＤレジスタＢ１６は選択されない。
【００１４】ＡＤレジスタ選択信号＊Ａ／ＤＲＥＧＣＳ
の次のタイミングでは、Ｔフリップフロップ２０の出力
端子Ｑ，＊Ｑの状態は反転してＱ＝Ｌ，＊Ｑ＝Ｈとな
る。この状態では、ＮＡＮＤ回路２６の出力はＬであ
り、ＡＤレジスタＡ１４の＊ＯＥ端子はこのＬ出力を受
け付けないので、ＡＤレジスタＡ１４は非選択となる。
一方、ＮＡＮＤ回路２８の出力はＬとなり、このＬ出力
はＡＤレジスタＢ１６の＊ＯＥ端子に受け付けられるの
で、ＡＤレジスタＢ１６が選択される。選択されたＡＤ
レジスタＡ１４は格納している２ビットデータをデータ
バス１８へ出力する。
の次のタイミングでは、Ｔフリップフロップ２０の出力
端子Ｑ，＊Ｑの状態は反転してＱ＝Ｌ，＊Ｑ＝Ｈとな
る。この状態では、ＮＡＮＤ回路２６の出力はＬであ
り、ＡＤレジスタＡ１４の＊ＯＥ端子はこのＬ出力を受
け付けないので、ＡＤレジスタＡ１４は非選択となる。
一方、ＮＡＮＤ回路２８の出力はＬとなり、このＬ出力
はＡＤレジスタＢ１６の＊ＯＥ端子に受け付けられるの
で、ＡＤレジスタＢ１６が選択される。選択されたＡＤ
レジスタＡ１４は格納している２ビットデータをデータ
バス１８へ出力する。
【００１５】上述したようにＴフリップフロップ２０は
出力端子Ｑ，＊ＱにＨ，Ｌをトグル出力するので、ＡＤ
レジスタＡ１４とＡＤレジスタＢ１６とはＡＤレジスタ
選択信号＊Ａ／ＤＲＥＧＣＳの立ち上がりタイミング時
に交互に選択される。そして、ＡＤレジスタＡ１４が選
択された時には、１０ビットＡＤ変換装置１２が出力す
る１０ビットディジタルデータの上位８ビットが出力さ
れる。したがって、この発明の実施の一形態によれば、
１回のタイミングで１０ビットＡＤ変換出力データの上
位８ビットを加工作業を要しない形で得ることができ
る。
出力端子Ｑ，＊ＱにＨ，Ｌをトグル出力するので、ＡＤ
レジスタＡ１４とＡＤレジスタＢ１６とはＡＤレジスタ
選択信号＊Ａ／ＤＲＥＧＣＳの立ち上がりタイミング時
に交互に選択される。そして、ＡＤレジスタＡ１４が選
択された時には、１０ビットＡＤ変換装置１２が出力す
る１０ビットディジタルデータの上位８ビットが出力さ
れる。したがって、この発明の実施の一形態によれば、
１回のタイミングで１０ビットＡＤ変換出力データの上
位８ビットを加工作業を要しない形で得ることができ
る。
【００１６】ＡＤ変換開始時，ＡＤチャネル変更時また
はリセット時にはＡＤレジスタＡ１４が常に選択され
る。すなわち、＊ＳＴＡＲＴ信号，＊ＳＥＬ信号または
＊ＲＥＳ信号をＥＸ−ＯＲ回路２２に入力すると、Ｈが
出力される。このＨ出力はＴフリップフロップ２０のＳ
ＥＴ端子に受け付けられるので、Ｔフリップフロップ２
０はアクティブ状態になり、Ｑ端子にＨを出力する。こ
の結果、上述と同じメカニズムによりＡＤレジスタＡ１
４が選択される。
はリセット時にはＡＤレジスタＡ１４が常に選択され
る。すなわち、＊ＳＴＡＲＴ信号，＊ＳＥＬ信号または
＊ＲＥＳ信号をＥＸ−ＯＲ回路２２に入力すると、Ｈが
出力される。このＨ出力はＴフリップフロップ２０のＳ
ＥＴ端子に受け付けられるので、Ｔフリップフロップ２
０はアクティブ状態になり、Ｑ端子にＨを出力する。こ
の結果、上述と同じメカニズムによりＡＤレジスタＡ１
４が選択される。
【００１７】さらに、この発明の実施の一形態ではＡＤ
レジスタＡ１４とＡＤレジスタＢ１６とに同一のアドレ
ス、例えば「ＡＤＲＥＧ」を付与している。このように
物理的に異なる２個のＡＤレジスタＡ１４およびＡＤレ
ジスタＢ１６に同一のアドレス「ＡＤＲＥＧ」を付与で
きるのは、同一の＊Ａ／ＤＲＥＧＣＳタイミングで両者
を同時にアクセスできないからである。すなわち、上述
したようにＴフリップフロップ２０は出力端子Ｑ，＊Ｑ
にトグル出力を行うので、ＡＤレジスタ選択信号＊Ａ／
ＤＲＥＧＣＳの立ち下がりタイミングで選択できるのは
ＡＤレジスタＡ１４またはＡＤレジスタＢ１６のいずれ
か一方だけであり、ＡＤレジスタＡ１４とＡＤレジスタ
Ｂ１６とを同時に選択することはできない。したがっ
て、物理的に異なる２個のＡＤレジスタＡ１４およびＡ
ＤレジスタＢ１６に同一のアドレスを付与することが可
能になる。これにより限られたアドレス空間を有効に活
用することができる。
レジスタＡ１４とＡＤレジスタＢ１６とに同一のアドレ
ス、例えば「ＡＤＲＥＧ」を付与している。このように
物理的に異なる２個のＡＤレジスタＡ１４およびＡＤレ
ジスタＢ１６に同一のアドレス「ＡＤＲＥＧ」を付与で
きるのは、同一の＊Ａ／ＤＲＥＧＣＳタイミングで両者
を同時にアクセスできないからである。すなわち、上述
したようにＴフリップフロップ２０は出力端子Ｑ，＊Ｑ
にトグル出力を行うので、ＡＤレジスタ選択信号＊Ａ／
ＤＲＥＧＣＳの立ち下がりタイミングで選択できるのは
ＡＤレジスタＡ１４またはＡＤレジスタＢ１６のいずれ
か一方だけであり、ＡＤレジスタＡ１４とＡＤレジスタ
Ｂ１６とを同時に選択することはできない。したがっ
て、物理的に異なる２個のＡＤレジスタＡ１４およびＡ
ＤレジスタＢ１６に同一のアドレスを付与することが可
能になる。これにより限られたアドレス空間を有効に活
用することができる。
【００１８】この発明の実施の一形態によれば、２個の
ＡＤレジスタＡ１４およびＡＤレジスタＢ１６に同一の
アドレスを付与することができるので、１０ビットＡＤ
変換装置１２が出力する１０ビットディジタルデータの
うちの上位８ビットを利用するプログラムの作成が容易
になる。すなわち、必要とする上位８ビットデータが２
個のＡＤレジスタＡ１４およびＡＤレジスタＢ１６のど
ちらに格納されているのかを考慮することなくプログラ
ムを作成できる。したがって、プログラム自体を短くす
ることができるので、実行速度を高めることができる。
ＡＤレジスタＡ１４およびＡＤレジスタＢ１６に同一の
アドレスを付与することができるので、１０ビットＡＤ
変換装置１２が出力する１０ビットディジタルデータの
うちの上位８ビットを利用するプログラムの作成が容易
になる。すなわち、必要とする上位８ビットデータが２
個のＡＤレジスタＡ１４およびＡＤレジスタＢ１６のど
ちらに格納されているのかを考慮することなくプログラ
ムを作成できる。したがって、プログラム自体を短くす
ることができるので、実行速度を高めることができる。
【００１９】以上、この発明を８ビットマイクロコンピ
ュータに適用した例で説明したが、これに限らず、この
発明は、８・ｎ（ｎは自然数）ビットマイクロコンピュ
ータに適用することができる。この場合、第１ＡＤ変換
結果格納レジスタの数はマイクロコンピュータがアクセ
スするデータ幅によって規定される所定個数となる。
ュータに適用した例で説明したが、これに限らず、この
発明は、８・ｎ（ｎは自然数）ビットマイクロコンピュ
ータに適用することができる。この場合、第１ＡＤ変換
結果格納レジスタの数はマイクロコンピュータがアクセ
スするデータ幅によって規定される所定個数となる。
【００２０】
【発明の効果】以上のように、請求項１記載の発明によ
れば、８・ｎ（ｎは自然数）ビット幅の複数個のＡＤ変
換結果格納レジスタに、ＡＤ変換装置が出力するデータ
長ｄビット（８・ｎ＜ｄ＜８・（ｎ＋１））のディジタ
ルデータを格納するＡＤ変換結果格納レジスタのビット
配置方法を、前記ＡＤ変換装置が出力するデータ長ｄビ
ットのディジタルデータのうち上位８・ｎビットを所定
個数の第１ＡＤ変換結果格納レジスタに配置し、残り
（ｄ−８・ｎ）ビットを第２ＡＤ変換結果格納レジスタ
にＭＳＢ側から配置するように構成したので、８・ｎビ
ット幅のデータバスにアクセスするコンピュータにおい
て、ＡＤ変換結果格納レジスタを１回アクセスするだけ
で必要とする個数の上位ビットを読み出せるので、デー
タ加工作業が不要となり、実行速度が向上する効果があ
る。
れば、８・ｎ（ｎは自然数）ビット幅の複数個のＡＤ変
換結果格納レジスタに、ＡＤ変換装置が出力するデータ
長ｄビット（８・ｎ＜ｄ＜８・（ｎ＋１））のディジタ
ルデータを格納するＡＤ変換結果格納レジスタのビット
配置方法を、前記ＡＤ変換装置が出力するデータ長ｄビ
ットのディジタルデータのうち上位８・ｎビットを所定
個数の第１ＡＤ変換結果格納レジスタに配置し、残り
（ｄ−８・ｎ）ビットを第２ＡＤ変換結果格納レジスタ
にＭＳＢ側から配置するように構成したので、８・ｎビ
ット幅のデータバスにアクセスするコンピュータにおい
て、ＡＤ変換結果格納レジスタを１回アクセスするだけ
で必要とする個数の上位ビットを読み出せるので、デー
タ加工作業が不要となり、実行速度が向上する効果があ
る。
【００２１】請求項２記載の発明によれば、ＡＤ変換装
置が出力するデータ長１０ビットのディジタルデータを
８ビット幅のＡＤ変換結果格納レジスタに格納するＡＤ
変換結果格納レジスタのビット配置方法を、前記ＡＤ変
換装置が出力するデータ長１０ビットのディジタルデー
タのうち上位８ビットを第１ＡＤ変換結果格納レジスタ
に配置し、残り２ビットを第２ＡＤ変換結果格納レジス
タにＭＳＢ側から配置するように構成したので、８ビッ
トマイクロコンピュータにおいて、ＡＤ変換結果格納レ
ジスタを１回アクセスするだけで必要とする個数の上位
ビットを読み出せるので、データ加工作業が不要とな
り、実行速度が向上する効果がある。
置が出力するデータ長１０ビットのディジタルデータを
８ビット幅のＡＤ変換結果格納レジスタに格納するＡＤ
変換結果格納レジスタのビット配置方法を、前記ＡＤ変
換装置が出力するデータ長１０ビットのディジタルデー
タのうち上位８ビットを第１ＡＤ変換結果格納レジスタ
に配置し、残り２ビットを第２ＡＤ変換結果格納レジス
タにＭＳＢ側から配置するように構成したので、８ビッ
トマイクロコンピュータにおいて、ＡＤ変換結果格納レ
ジスタを１回アクセスするだけで必要とする個数の上位
ビットを読み出せるので、データ加工作業が不要とな
り、実行速度が向上する効果がある。
【００２２】請求項３記載の発明によれば、請求項１記
載のＡＤ変換結果格納レジスタのビット配置方法によっ
て複数個のＡＤ変換結果格納レジスタに配置されたデー
タの読み出し方法を、所定個数の第１ＡＤ変換結果格納
レジスタおよび第２ＡＤ変換結果格納レジスタに同一の
アドレスを付与し、該アドレスにアクセスすることによ
り、前記所定個数の第１ＡＤ変換結果格納レジスタに配
置されたデータと第２ＡＤ変換結果格納レジスタに配置
されたデータとを交互に読み出すように構成したので、
８・ｎビット幅のデータバスにアクセスするコンピュー
タにおいて、物理的に異なる第１ＡＤ変換結果格納レジ
スタおよび第２ＡＤ変換結果格納レジスタに同一のアド
レスを付与することが可能になるので、限られたアドレ
ス空間を有効に活用することができる効果がある。ま
た、プログラムの作成が容易になるのでプログラム自体
を短くすることができ、実行速度を高めることができる
効果がある。
載のＡＤ変換結果格納レジスタのビット配置方法によっ
て複数個のＡＤ変換結果格納レジスタに配置されたデー
タの読み出し方法を、所定個数の第１ＡＤ変換結果格納
レジスタおよび第２ＡＤ変換結果格納レジスタに同一の
アドレスを付与し、該アドレスにアクセスすることによ
り、前記所定個数の第１ＡＤ変換結果格納レジスタに配
置されたデータと第２ＡＤ変換結果格納レジスタに配置
されたデータとを交互に読み出すように構成したので、
８・ｎビット幅のデータバスにアクセスするコンピュー
タにおいて、物理的に異なる第１ＡＤ変換結果格納レジ
スタおよび第２ＡＤ変換結果格納レジスタに同一のアド
レスを付与することが可能になるので、限られたアドレ
ス空間を有効に活用することができる効果がある。ま
た、プログラムの作成が容易になるのでプログラム自体
を短くすることができ、実行速度を高めることができる
効果がある。
【００２３】請求項４記載の発明によれば、請求項２記
載のＡＤ変換結果格納レジスタのビット配置方法によっ
て２個のＡＤ変換結果格納レジスタに配置されたデータ
の読み出し方法を、第１ＡＤ変換結果格納レジスタおよ
び第２ＡＤ変換結果格納レジスタに同一のアドレスを付
与し、該アドレスにアクセスすることにより、前記第１
ＡＤ変換結果格納レジスタに配置された８ビットデータ
と前記第２ＡＤ変換結果格納レジスタに配置された２ビ
ットデータとを交互に読み出すように構成したので、８
ビットマイクロコンピュータにおいて、物理的に異なる
第１ＡＤ変換結果格納レジスタおよび第２ＡＤ変換結果
格納レジスタに同一のアドレスを付与することが可能に
なるので、限られたアドレス空間を有効に活用すること
ができる効果がある。また、プログラムの作成が容易に
なるので、プログラム自体を短くすることができ、実行
速度を高めることができる効果がある。
載のＡＤ変換結果格納レジスタのビット配置方法によっ
て２個のＡＤ変換結果格納レジスタに配置されたデータ
の読み出し方法を、第１ＡＤ変換結果格納レジスタおよ
び第２ＡＤ変換結果格納レジスタに同一のアドレスを付
与し、該アドレスにアクセスすることにより、前記第１
ＡＤ変換結果格納レジスタに配置された８ビットデータ
と前記第２ＡＤ変換結果格納レジスタに配置された２ビ
ットデータとを交互に読み出すように構成したので、８
ビットマイクロコンピュータにおいて、物理的に異なる
第１ＡＤ変換結果格納レジスタおよび第２ＡＤ変換結果
格納レジスタに同一のアドレスを付与することが可能に
なるので、限られたアドレス空間を有効に活用すること
ができる効果がある。また、プログラムの作成が容易に
なるので、プログラム自体を短くすることができ、実行
速度を高めることができる効果がある。
【図１】 この発明の実施の一形態による、８ビットマ
イクロコンピュータにおける１０ビットＡＤ変換回路を
示す図である。
イクロコンピュータにおける１０ビットＡＤ変換回路を
示す図である。
【図２】 この発明の実施の一形態によるＡＤレジスタ
ＡおよびＡＤレジスタＢのビット配置を示す図である。
ＡおよびＡＤレジスタＢのビット配置を示す図である。
【図３】 従来のＡＤレジスタＡおよびＡＤレジスタＢ
のビット配置を示す図である。
のビット配置を示す図である。
１２ １０ビットＡＤ変換装置（ＡＤ変換装置）、１４
ＡＤレジスタＡ（第１ＡＤ変換結果格納レジスタ）、
１６ ＡＤレジスタＢ（第２ＡＤ変換結果格納レジス
タ）。
ＡＤレジスタＡ（第１ＡＤ変換結果格納レジスタ）、
１６ ＡＤレジスタＢ（第２ＡＤ変換結果格納レジス
タ）。
フロントページの続き (72)発明者 立石 浩 兵庫県伊丹市中央３丁目１番17号 三菱電 機セミコンダクタソフトウエア株式会社内 (72)発明者 古澤 真理子 兵庫県伊丹市中央３丁目１番17号 三菱電 機セミコンダクタソフトウエア株式会社内
Claims (4)
- 【請求項１】 ８・ｎ（ｎは自然数）ビット幅の複数個
のＡＤ変換結果格納レジスタに、ＡＤ変換装置が出力す
るデータ長ｄビット（８・ｎ＜ｄ＜８・（ｎ＋１））の
ディジタルデータを格納するＡＤ変換結果格納レジスタ
のビット配置方法において、前記ＡＤ変換装置が出力す
るデータ長ｄビットのディジタルデータのうち上位８・
ｎビットを所定個数の第１ＡＤ変換結果格納レジスタに
配置し、残り（ｄ−８・ｎ）ビットを第２ＡＤ変換結果
格納レジスタにＭＳＢ側から配置することを特徴とする
ＡＤ変換結果格納レジスタのビット配置方法。 - 【請求項２】 ＡＤ変換装置が出力するデータ長１０ビ
ットのディジタルデータを８ビット幅のＡＤ変換結果格
納レジスタに格納するＡＤ変換結果格納レジスタのビッ
ト配置方法において、前記ＡＤ変換装置が出力するデー
タ長１０ビットのディジタルデータのうち上位８ビット
を第１ＡＤ変換結果格納レジスタに配置し、残り２ビッ
トを第２ＡＤ変換結果格納レジスタにＭＳＢ側から配置
することを特徴とするＡＤ変換結果格納レジスタのビッ
ト配置方法。 - 【請求項３】 請求項１記載のＡＤ変換結果格納レジス
タのビット配置方法によって複数個のＡＤ変換結果格納
レジスタに配置されたデータの読み出し方法であって、
所定個数の第１ＡＤ変換結果格納レジスタおよび第２Ａ
Ｄ変換結果格納レジスタに同一のアドレスを付与し、該
アドレスにアクセスすることにより、前記所定個数の第
１ＡＤ変換結果格納レジスタに配置されたデータと第２
ＡＤ変換結果格納レジスタに配置されたデータとを交互
に読み出すことを特徴とするＡＤ変換結果格納レジスタ
の読み出し方法。 - 【請求項４】 請求項２記載のＡＤ変換結果格納レジス
タのビット配置方法によって２個のＡＤ変換結果格納レ
ジスタに配置されたデータの読み出し方法であって、第
１ＡＤ変換結果格納レジスタおよび第２ＡＤ変換結果格
納レジスタに同一のアドレスを付与し、該アドレスにア
クセスすることにより、前記第１ＡＤ変換結果格納レジ
スタに配置された８ビットデータと前記第２ＡＤ変換結
果格納レジスタに配置された２ビットデータとを交互に
読み出すことを特徴とするＡＤ変換結果格納レジスタの
読み出し方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8144271A JPH09325880A (ja) | 1996-06-06 | 1996-06-06 | Ａｄ変換結果格納レジスタのビット配置方法および読み出し方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8144271A JPH09325880A (ja) | 1996-06-06 | 1996-06-06 | Ａｄ変換結果格納レジスタのビット配置方法および読み出し方法 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH09325880A true JPH09325880A (ja) | 1997-12-16 |
Family
ID=15358216
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP8144271A Pending JPH09325880A (ja) | 1996-06-06 | 1996-06-06 | Ａｄ変換結果格納レジスタのビット配置方法および読み出し方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH09325880A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR20190080120A (ko) * | 2017-12-28 | 2019-07-08 | 삼성전자주식회사 | 메모리 장치 및 그 데이터 처리 방법 |
-
1996
- 1996-06-06 JP JP8144271A patent/JPH09325880A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR20190080120A (ko) * | 2017-12-28 | 2019-07-08 | 삼성전자주식회사 | 메모리 장치 및 그 데이터 처리 방법 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20040524 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20040601 |
|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20041012 |