JP2555293B2 - 音声信号遅延装置 - Google Patents

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、アナログ信号からなるアナログ音声信号を
ディジタル信号からなるディジタル音声データに変換
し、この変換されたディジタル音声データを遅延させた
後、アナログ信号に変換してアナログ音声信号として出
力する音声信号遅延装置に関するものである。

〔従来の技術〕

第２図は従来の音声信号遅延装置を示す構成図であ
る。同図において、（1a），（1b）はアナログ音声信号
の高周波成分を取り除く低域フイルタ（以下LPFと称
す）、（２）はアナログ信号をデイジタル信号に変換す
るアナログ−デイジタル変換器（以下A/Dコンバータと
称す）、（13）はデイジタル信号を読み出し書き込む単
位メモリセルを複数有するメモリ群、（14）はメモリ群
の複数の単位メモリセル中から規則的に１つの単位メモ
リセルを選択する動作を繰り返し行い、読み出し書き込
みする単位メモリセルの数を決めるアドレスカウンタ、
（15）はアドレスカウンタのカウント数を指定し要求さ
れる遅延時間を得る遅延時間制御部、（６）はメモリ群
（13）から出力されたデイジタル音声データをアナログ
信号に変換するデイジタル−アナログ変換器（以下D/A
コンバータと称す）である。

次に動作について説明する。入力された音声信号はLP
F（1a）で不必要な高周波成分が取り除かれ、A/Dコンバ
ータ（２）でデイジタル信号に変換後メモリ群（13）に
入力される。メモリ群（13）の詳細を第３図に示す。メ
モリ群（13）は複数の単位メモリセルから構成されアド
ルスカウンタ（14）によつて単位メモリセルが１つずつ
選択され、それが周期的に繰り返される。メモリの動作
を第４図に示す。アドレスカウンタが選択した１つの単
位メモリセルでは、蓄えられていたデータを読み出して
出力し入力されたデータを書き込む動作が行われてい
る。すなわち読み出されるデータは１周期前のデータと
なる。アドレスカウンタ（14）によつて選択される単位
メモリセルを選択している時間をｔとすると、１周期の
時間ＴはＴ＝ｔ×ｎで表される。今読み出されているデ
ータはＴ時間前に入力されたものであり、このデータを
D/Aコンバータ（６）でアナログに変換し、LPF（1b）で
不必要な高周波成分を取り除いて音声信号として取り出
せば、入力信号に対して時間Ｔだけ遅れている。したが
つて周期Ｔが音声遅延時間（以下単に遅延時間と称す）
となる。遅延時間制御部（15）ではアドレスのカウント
数を指定し、選択される単位メモリセルの数ｎを制御
し、周期Ｔ、即ち遅延時間を変えるのである。

〔発明が解決しようとする課題〕

従来のメモリ制御装置は以上のように構成されている
ので、例えば、比較的遅延時間が短い場合、選択されな
い単位メモリセルがあり、そのセルには入力された音声
データとは時系列的に全く無関係なデータまたは、電源
投入時等に設定されたデータが蓄えられているので、こ
の状態からより長い遅延時間に切り換えた場合、つまり
単位メモリセルの使用数を増加させた場合、切り換えた
瞬間では上記の時系列的に全く無関係なデータが出力さ
れ、それにより、聴感上の違和感または異音が発生する
という問題点があつた。

本発明は上記のような問題点を解決するためになされ
たもので、遅延時間切り換え時の聴感上の違和感または
異音を抑制する音声信号遅延装置を得ることを目的とす
る。

〔課題を解決するための手段〕

本発明に係るメモリ制御装置は、アナログ音声信号を
ディジタル音声データに変換するアナログ−ディジタル
変換器と、それぞれが周期的に繰り返して選択され、選
択されると、記憶しているディジタル音声データが出力
端子に読み出されるとともに、入力端子に入力されたデ
ィジタル音声データに記憶内容が書き換えられる複数の
単位メモリセルを有するメモリ群を複数有し、複数のメ
モリ群の初段のメモリ群の入力端子がアナログ−ディジ
タル変換器からのディジタル音声データを受け、複数の
メモリ群の各メモリ群の出力端子が次段のメモリ群の入
力端子に接続されるディジタル音声データ記憶部と、こ
のディジタル音声データ記憶部の複数のメモリ群の出力
端子に対応して複数の入力端子を有し、これら複数の入
力端子のうちから１つの入力端子が選択されて、選択さ
れた入力端子に入力されるディジタル音声データを出力
端子に出力する遅延時間制御部と、この遅延時間制御部
の出力端子から出力されるディジタル音声データをアナ
ログ音声信号に変換するディジタル−アナログ変換器と
を設けたものである。

［作用］ 本発明においては、ディジタル音声データ記憶部の各
メモリ群は、ディジタル音声データが入力端子から時系
列的に入力されて所定の遅延時間をもって時系列的に出
力端子に出力させ、かつ、出力端子に時系列的に出力さ
れるディジタル音声データが、初段のメモリ群の入力端
子に入力されるディジタル音声データに対してさらに、
その前の段に位置するメモリ群における所定の遅延時間
を加えられた遅延時間をもって出力させ、遅延時間制御
部がディジタル音声データ記憶部の複数のメモリ群のう
ちの一つのメモリ群の出力端子から出力されるディジタ
ル音声データを選択出力して所望の遅延時間をもったデ
ィジタル音声データを時系列的に出力せしめる。

〔実施例〕

以下、本発明の一実施例を図について説明する。第１
図は本発明に係る一実施例を示した構成図である。同図
において、第２図と同一部分または相当部分には同一符
号を付する。（3a），（3b），…（3n）はそれぞれ、入
力端子と、出力端子と、それぞれが周期的に繰り返して
選択され、選択されると、記憶しているディジタル音声
データがその出力端子に読み出されるとともに、その入
力端子に入力されたディジタル音声データに記憶内容が
書き換えられる単位メモリセルを複数有するメモリ群
で、図示から明らかなように、初段のメモリ群（3a）の
入力端子がA/Dコンバータ（２）からのディジタル音声
データを受け、各メモリ群（3a）〜（3m）の出力端子が
次段のメモリ群（3b）〜（3n）の入力端子に接続され、
ディジタル音声データ記憶部を構成するものである。
（４）は上記複数のメモリ群の単位メモリセルを同時に
周回させるアドレスカウンタ、（５）は複数のメモリ群
の出力端子から任意の出力端子を選択し、要求される遅
延時間を得る遅延時間制御部で、図示から明らかなよう
に、複数のメモリ群（3a）〜（3n）の出力端子に対応し
て設けられ、それぞれが対応したメモリ群（3a）〜（3
n）の出力端子に接続される複数の入力端子を有し、こ
れら複数の入力端子のうちから１つの入力端子が選択さ
れて、選択された入力端子に入力されるディジタル音声
データを出力端子に出力し、D/Aコンバータ（６）に与
えるものである。

次に動作について説明する。入力されるアナログ音声
信号は不必要な高周波成分をLPF（1a）で取り除かれ、A
/Dコンバータ（２）でデイジタル信号に変換後、初段の
メモリ群（3a）に入力される。メモリ群（3a）〜（3n）
はそれぞれ複数の単位メモリセルから構成され、共通の
アドレスカウンタ（４）によつて単位メモリセルが１つ
ずつ選択されそれが周期的に繰り返される。１つのメモ
リ群で見ると、アドレスカウンタ（４）が選択した１つ
の単位メモリセルでは蓄えられていたディジタル音声デ
ータを読み出してその出力端子に出力し、その入力端子
に入力されたディジタル音声データに記憶内容が書き換
えられる書き込み動作が行われているので、読み出され
るディジタル音声データは１周期前のディジタル音声デ
ータとなる。複数のメモリ群（3a）〜（3n）は各メモリ
群（3a）〜（3n）の出力が次段のメモリ群の入力となつ
ているので、メモリ群から読み出される出力は次段のメ
モリ群に書き込まれることになる。したがつて、メモリ
群が複数接続され、任意のメモリ群をｉ段目のメモリ群
とし、その単位メモリセル数をniとすると、アドレスカ
ウンタ（４）は各メモリ群とも同期しているので単位メ
モリセルを選択している時間ｔは全てのメモリ群（3a）
〜（3n）で同じであり、ｋ段目の出力を選択したときの
遅延時間Ｔは で表され、任意のメモリ群の出力端子を選択する、つま
りｋの値を変えることによつて遅延時間Ｔを定めること
ができる。要求された遅延時間を得るようにメモリ群
（3a）〜（3n）の出力端子の選択を制御するのが遅延時
間制御部部（５）である。このようにして遅延されたデ
イジタル音声データはD/Aコンバータ（６）でアナログ
信号に変換し、LPF（1b）で不必要な高周波成分を取り
除き遅延されたアナログ音声信号として出力する。

上記一実施例では、共通のアドレスカウンタ（４）に
よつて周回されている複数のメモリ群（3a）〜（3n）を
縦続に接続しているので、ディジタル音声データは各メ
モリ群（3a）〜（3n）に時系列的に入力され、遅延時間
を切り換えるため任意のメモリ群の出力の選択を変更し
た時でも、過渡時の出力信号は寸前の信号の繰り返しま
たは直後の信号のスキツプ程度にとどまることになり、
聴感上の異和感や異音が抑えられる。例えば、遅延時間
制御部（５）にてメモリ群（3b）から出力されるディジ
タル音声データを選択して出力している時に、遅延時間
を短くするには例えばメモリ群（3a）から出力されるデ
ィジタル音声データを遅延時間制御部（５）にて選択し
て出力するようにすればよく、この場合、切り替え時に
メモリ群（3b）に記憶されているディジタル音声データ
分だけスキップされることになるが、聴感上の異和感や
異音が抑えられ、逆に、遅延時間を長くするには例えば
メモリ群（3c）から出力されるディジタル音声データを
遅延時間制御部（５）にて選択して出力するようにすれ
ばよく、この場合、切り替え時にメモリ群（3b）に記憶
されていたディジタル音声データ分だけ繰り返されるこ
とになるが、聴感上の異和感や異音が抑えられる。

また、上記実施例では、複数のメモリ群（3a）〜（3
n）の単位メモリセルを選択するのに１つのアドレスカ
ウンタを用いたが、同期された複数のアドレスカウンタ
を用いても同様の効果が得られる。

〔発明の効果〕

以上のように、本発明によれば同期されたアドレスカ
ウンタで周回している複数のメモリ群を縦続に接続し、
遅延時間制御部にて複数のメモリ群のいずれか一つのメ
モリ群から出力されるディジタル音声データを出力して
いるので、ディジタル音声データは各メモリ群に時系列
的に入力され、したがつて、遅延時間を切り換えるため
メモリ群の出力の選択を遅延時間制御部にて変更したと
きでも、遅延時間制御部から出力されるディジタル音声
データは時系列的に無関係ではないので、遅延時間切り
換え時聴感上の異和感や異音が抑制される。

【図面の簡単な説明】

第１図は本発明に係る一実施例を示した構成図、第２図
は従来のメモリ制御装置の実施例を示した構成図、第３
図は第２図のメモリ制御装置のメモリ群の詳細図、第４
図は第３図のメモリ群の動作を説明する図である。 （3a）〜（3n）は複数の単位メモリセルを有するメモリ
群、（４）はアドレスカウンタ、（５）は複数メモリ群
の出力端子から任意の出力端子を選択するスイツチを有
する遅延時間制御部である。 なお、図中、同一符号は同一または相当部分を示す。

Claims (2)

(57)【特許請求の範囲】
1. 【請求項１】アナログ信号からなるアナログ音声信号を
   ディジタル信号からなるディジタル音声データに変換す
   るアナログ−ディジタル変換器、 入力端子と、出力端子と、ディジタル音声データを記憶
   するための複数の単位メモリセルとを有するメモリ群を
   複数有し、各メモリ群は周期的に順次繰り返して単位メ
   モリセルが選択され、選択された単位メモリセルは、記
   憶されているディジタル音声データを出力端子に読み出
   されるとともに、入力端子から入力されたディジタル音
   声データに記憶内容が書き換えられ、かつ、複数のメモ
   リ群の初段のメモリ群の入力端子が上記アナログ−ディ
   ジタル変換器からのディジタル音声データを受け、上記
   複数のメモリ群の各メモリ群の出力端子が次段のメモリ
   群の入力端子に接続されるディジタル音声データ記憶
   部、 このディジタル音声データ記憶部の複数のメモリ群の出
   力端子に対応して設けられ、それぞれが対応したメモリ
   群の出力端子に接続される複数の入力端子を有し、これ
   ら複数の入力端子のうちから１つの入力端子が選択され
   て、選択された入力端子に入力されるディジタル音声デ
   ータを出力端子に出力する遅延時間制御部、 この遅延時間制御部の出力端子から出力されるディジタ
   ル音声データをアナログ信号からなるアナログ音声信号
   に変換するディジタル−アナログ変換器を備えた音声信
   号遅延装置。
2. 【請求項２】ディジタル音声データ記憶部の複数のメモ
   リ群は、共通のアドレスカウンタによって同期して、複
   数の単位メモリセルのうちの一つの単位メモリセルが周
   期的に順次繰り返して選択されることを特徴とする請求
   項１記載の音声信号遅延装置。