JPH02260819A

JPH02260819A - ディジタル／アナログ変換器

Info

Publication number: JPH02260819A
Application number: JP8122089A
Authority: JP
Inventors: Toshihiro Maruyama; 丸山　俊弘
Original assignee: NEC IC Microcomputer Systems Co Ltd
Current assignee: NEC IC Microcomputer Systems Co Ltd
Priority date: 1989-03-31
Filing date: 1989-03-31
Publication date: 1990-10-23

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】産業上の利用分野本発明はディジタル信号をアナログ信号に変換するディ
ジタル／アナログ変換器に関する。より詳細には、入力
されたディジタル信号を複数に分け、別々に補正・変換
するディジタル／アナログ変換器で、異なる補正データ
を１つの記憶回路から時分割で読み出すことを特徴とす
るディジタル／アナログ変換器に関する。

従来の技術第３図に、従来のディジタル／アナログ変換器のブロッ
ク図を示す。第３図に示したディジタル／アナログ変換
器は、Ｄ、（ＬＳＢ）　〜Ｄｈ（ＭＳＢ）のディジタル
データをそれぞれＤ０〜Ｄｔ　、　Ｄｔ。１〜Ｄｖａ　
、Ｄ１１＋Ｉ　〜Ｄ、、＜ｌ、　ｍＳｎは０＜ｌ＜ｍ〈
ｎおよびｎ〉２の関係を満足する整数）に分割して入力
するディジタル入力端子２７１〜２７３を具備する。ま
た、ディジタル入力端子２７３から入力された最上位の
ディジタルデータＤカ＋１〜Ｄｈをアドレス入力とする
記憶回路１６および１７を具備し、記憶回路１６および
１７の出力はそれぞれ加算器１９および２０へ出力され
る。さらにディジタルデータＤ、。１〜Ｄイは、ディジ
タル／アナログ変換器２２に入力され、アナログ変換さ
れる。記憶回路１６および１７には、ディジタル／アナ
ログ変換器２２の誤差のそれぞれり、。１〜Ｄ１位およ
び９０〜０３位に対応する補正データが記憶されている
。

ディジタル入力端子２７２から入力されたディジタルデ
ータＤ　Ｌ＋１−ＤＢには、加算器１９で記憶回路１６
から出力される補正データが加えられ、ディジタル／ア
ナログ変換器２３および記憶回路１８のアドレス入力へ
出力される。記憶回路１８には、ディジタル／アナログ
変換器２３の誤差の補正データが記憶され、加算器２１
へ出力される。

ディジタル入力端子２７１から入力されたディジタルデ
ータＤ。−Ｄ、には、加算器２０で記憶回路１７から出
力される補正データが、加算器２１で記憶回路１８から
出力される補正データがそれぞれ加えられ、ディジタル
／アナログ変換器２４へ出力される。ディジタル／アナ
ログ変換器２２．２３および２４の出力は、アナログ加
算器２５において２′″＋１　、２Ｌ＋１＝１の比で合
成され、入力ディジタルデータＤ。

〜Ｄ、に対応したアナログ出力が、アナログ出力端子２
６から出力される。

発明が解決しようとする課題上述した従来のディジタル／アナログ変換器は、入力さ
れたディジタルデータを複数の組に分けて補正・変換す
る。そのための誤差データを記憶するための記憶回路が
複数必要である。例えば、入力されたディジタルデータ
を３組に分けた場合は３個、４組に分けた場合は６個の
記憶回路が必要である。

一般に集積回路上で記憶回路を構成する場合、記憶素子
そのものよりも周辺回路の方がはるかに面積が大きくな
る。そこで、記憶回路をいくつも使用すると、記憶素子
の面積よりも記憶回路の周辺回路の面積が大きく影響し
、チップ面積が大きくなってしまう。また、記憶回路に
ＥＰＲＯＭなどを使用すると周辺回路に、消費電流の大
きいセンスアンプという回路が必要となる。従って、記
憶回路の数が増加すると、チップ面積および消費電流が
増大する。

そこで本発明の目的は、上記従来技術の問題点を解決し
たチップ面積および消費電流が小さいディジタル／アナ
ログ変換器を提供することにある。

課題を解決するための手段本発明に従うと、入力されたディジタル信号を連続した
桁ごとに複数に分割し、それぞれをアナログ信号に変換
して合成するディジタル／アナログ変換器において、前
記分割した複数のディジタル信号それぞれに対応する複
数のディジタル／アナログ変換器と、前記複数のディジ
タル／アナログ変換器の補正データを記憶する１個の記
憶手段と、前記記憶手段から出力される補正データをラ
ッチするラッチ手段と、前記分割した複数のディジタル
信号と前記補正データとを加算する加算器と、前記ラッ
チ手段に出力する補正データを指定する指定手段と、前
記記憶手段、前記ラッチ手段および前記指定手段を制御
する制御手段を具備し、前記複数のディジタル／アナロ
グ変換器それぞれに対応する異なる補正データを前記１
個の記憶手段から時分割で読み出し、前記分割した複数
のディジタル信号を別々に補正してアナログ変換するこ
とを特徴とするディジタル／アナログ変換器が提供され
る。

作用本発明のディジタル／アナログ変換器は、従来のものと
異なり、補正データを記憶する記憶手段を１個しか具備
しない。従って、チップ面積および消費電力ともに小さ
くなる。本発明のディジタル／アナログ変換器は、１個
の記憶手段に記憶されている複数のディジタル／アナロ
グ変換器それぞれに対応する異なる補正データを時分割
で読み出すためのラッチ手段および制御手段を具備する
。

以下、本発明を実施例により、さらに詳しく説明するが
、以下の開示は本発明の単なる実施例に過ぎず、本発明
の技術的範囲をなんら制限するものではない。

実施例１第１図（ａ）に、本発明のディジタル／アナログ変換器
の一実施例のブロック図を示す。第１図（ａ）のディジ
タル／アナログ変換器は、Ｄｏ（ＬＳＢ）〜Ｄ、、（Ｍ
ＳＢ）のディジタルデータ１５をそれぞれＤ０〜Ｄｔ　
、ＤＬ＋Ｉ　〜Ｄ、Ｉ％　Ｄｌｌ＋Ｉ　〜Ｄｈ　　（Ｌ
　ｍｓｎは０＜１！＜ｍ＜ｎおよびｎ〉２の関係を満足
する整数）に分割して入力するディジタル入力端子１５
１〜１５３を具備する。ディジタル入力端子１５１は加
算器９０入力に、ディジタル入力端子１５２は加算器８
の入力に、ディジタル入力端子１５３はディジタル／ア
ナログ変換器５およびアドレスセレクタ１２の入力にそ
れぞれ接続されている。加算器８の他の入力には、ラッ
チ群２の出力が接続され、出力はディジタル／アナログ
変換器６の入力およびアドレスセレクタ１２の他の入力
に接続されている。加算器９の他の入力にはラッチ群３
の出力が接続され、出力は加算器１０の入力へ接続され
、加算器１０の他の入力にはラッチ群４の出力が接続さ
れ、出力はディジタル／アナログ変換器７の入力へ接続
されている。ディジタル／アナログ変換器５．６および
７の出力は、アナログ加算器１１の入力に接続され、ア
ナログ加算器１１の出力は出力端子１４へ出力される。

タイミングジェネレータ１３は、アドレスセレクタ１２
ヘアドレス切り換え信号を、記憶回路ｌヘデータ選択信
号を、ラッチ群２．３および４ヘラッチ信号をそれぞれ
出力して制御する。アドレスセレクタ１２の出力は、記
憶回路１のアドレス入力へ接続されている。また、記憶
回路１の出力は、ラッチ群２．３および４へ出力される
。

以下、第１図（ｂ）および第２図をともに参照して、上
記本発明のディジタル／アナログ変換器の動作を説明す
る。第１図（ｂ）は、記憶回路１の記憶内容を図示した
ものであり、第２図は第１図（ａ）のディジタル／アナ
ログ変換器のタイミングチャートである。

第１図ら）に示すよう、本実施例のディジタル／アナロ
グ変換器の記憶回路ｌは、ディジタル／アナログ変換器
５の補正データの上位の部分を記憶している領域、ディ
ジタル／アナログ変換器５の補正データの下位の部分を
記憶している領域およびディジタル／アナログ変換器６
の補正データを記憶している領域に分かれる。

第２図ａ点で入力データが決定されると、タイミングジ
ェネレータ１３は、アドレスセレクタ１２にアドレス切
り換え信号を出力し、入力としてディジタル入力端子１
５３（Ｄ、、ｌ〜Ｄイ）を選択する。また、タイミング
ジェネレータ１３は、記憶回路１ヘデ一タ選択信号を出
力し、ディジタル／アナログ変換器５の補正データの上
位の部分を選択する。

さらに、アドレスセレクタ１２の出力により、補正デー
タが選択される。次に、第２図す点でタイミングジェネ
レータ１３からのラッチ信号により、選択された補正デ
ータがラッチ群２ヘラッチされる。

ラッチ群２にラッチされたデータは、加算器８でディジ
タル入力端子１５２から入力されたデータＤ、。１〜Ｄ
、と加算される。

続いて、第２図Ｃ点でタイミングジェネレータ１３は、
データ選択信号のみを切り換え、ディジタル／アナログ
変換器５の補正データの下位側を読み出し、第２図ｄ点
でラッチ群３ヘラッチする。

ラッチ群３にラッチされた補正データは、加算器９でデ
ィジタル入力端子１５１から入力されたデータＤ０〜Ｄ
ｔと加算される。

次に、第２図ｆ点でタイミングジェネレータ１３カラノ
アドレス切り換え信号により、アドレスセレクタ１２の
入力として加算器８の出力を選択する。

さらに、タイミングジェネレータ１３からデータ選択信
号により、記憶回路１からディジタル／アナログ変換器
６の補正データを読み出し、ラッチ群４ヘラッチする。

最後に、アナログ加算器１１によって、ディジタル／ア
ナログ変換器５．６および７の出力をそれぞれのＩＬＳ
Ｂの大きさが２″＋＋１　、２Ｌ＋１　、１の比になる
ように合成して、入力ディジタルデータＤ０〜Ｄ、　１
５に対するアナログ値を得る。

本実施例のディジタル／アナログ変換器では、各加算器
は加算しかできないが、ディジタル／アナログ変換器に
両極性のものを用いたり、あらかじめデータにオフセッ
トを加えることにより、減算も行なうことができる。

また、記憶回路を１個しか具備していないので集積回路
で構成したとき、チップ面積および消費電流の両方が小
さくなる。

実施例２第４図に本発明のディジタル／アナログ変換器の第２の
実施例の部分ブロック図を示す。第１図のディジタル／
アナログ変換器では、入力ディジタルデータに合わせて
、タイミングジェネレータ１３が各制御信号を発してい
たが、本実施例のディジタル／アナログ変換器は、入力
ディジタルデータをシリアルデータとするもので、デー
タ転送用のクロックを用いて、タイミングジェネレータ
が制御信号を作り、発するものである。なお、第４図で
は、第１図のディジタル／アナログ変換器と共通の部分
を省略しである。

第４図のディジタル／アナログ変換器では、入力データ
端子１５０およびシリアルクロック端子１６が接続され
たシフトレジスタ３２と、シフトレジスタ３２の出力が
入力端子に接続され、出力がディジタル入力端子１５１
〜１５３に接続されているラッチ回路３３とを具備する
。タイミングジェネレータ２３には、シリアルクロック
３５およびデータの区切りを示すデータ判定信号３６が
入力され、タイミングジェネレータ２３は、これらの信
号をもとに入力データに同期した各制御信号を発する。

タイミングジェネレータ２３は、例えば、内部にカウン
タとデコーダ等で構成された回路を具備することにより
、シリアルクロック３５とデータ判定信号３６から前記
各制御信号を作ることができる。

以下、第５図のタイミングチャートをともに参照して、
上記のディジタル／アナログ変換器の動作を説明する。

第５図ａ点で、データ判定信号３６が反転し、入力デー
タが決定されると、タイミングジェネレータ２３は、ラ
ッチ回路３３ヘラッチ信号を出力し、シフトレジスタ３
２の出力をラッチし、同時にアドレス切り換え信号を出
力し、入力としてディジタル入力端子１５３（Ｄ、。、
〜Ｄ、）を選択する。以下、タイミングジェネレータ２
３は、シリアルクロック３５をカウントすることで適当
なタイミングを見出して各制御信号を発し、本実施例の
ディジタル／アナログ変換器は実施例１のディジタル／
アナログ変換器と全く同様に動作する。

また、実施例１および２のいずれのディジタル／アナロ
グ変換器においても、第２図に示すように入力ディジタ
ルデータＤ０〜Ｄｈに対するアナログ出力が確定してい
るのは、ラッチ群４からデータが出力されるｅ点から、
次の入力ディジタルデータが入力されてラッチ群２から
データが出力されるｂ′点の間しかない。そこで、各デ
ィジタル／アナログ変換器の入力にラッチ回路を設け、
タイミングジェネレータ１３または２３より第２図２８
に示すラッチ信号をｅ点の直後のｇ点で出力し、各ディ
ジタル／アナログ変換器の入力を同時にラッチする。こ
の構成により、各ラッチ信号２８の間ずっと確定したア
ナログ値２９が出力される。

一方、アナログ加算器１１の出力を保持するサンプル・
ホールド回路を設けることによっても、２ｆナログ値確
定期間を拡大することもできる。すなわち、上記のサン
プル・ホールド回路に第２図のｅ点からｂ′点までの間
のようなアナログ値確定期間にタイミングジェネレータ
１３または２３よりサンプル・ホールド信号３０を発し
て、アナログ加算器１１の出力を保持する。この構成に
より、サンプル・ホールド回路の出力３１は、各サンプ
ル・ホールド信号３０の間、確定したアナログ値となる
。

発明の詳細な説明したように、本発明のディジタル／アナログ変換
器では、１個の記憶回路に複数のディデタル／アナログ
変換器の補正データを記憶する。

一般に、記憶回路の記憶素子を増やすだけなら、記憶回
路の数を増やすのよりはるかに素子数、消費電力および
チップ面積が小さくできるので、本発明を用いれば、特
にＩＣ化する場合に大きな効果がある。

【図面の簡単な説明】

第１図（ａ）は、本発明のディジタル／アナログ変換器
の第１の実施例のブロック図であり、第１図（ｂ）は、
第１図（ａ）のディジタル／アナログ変換器の記憶回路
の内容を示したものであり、第２図は、本発明のディジ
タル／アナログ変換器のタイミングチャートであり、第３図は従来のディジタル／アナログ変換器のブロック
図であり、第４図は、本発明のディジタル／アナログ変換器の第２
の実施例の一部のブロック図であり、第５図は、第４図
のディジタル／アナログ変換器のタイミングチャートで
ある。〔主な参照番号〕１．１６．１７．１８・・・記憶回路、２．３．４・・
・ラッチ群、５．６．７．２２．２３．２４・・・ディジタル／アナログ変換器、８．９、ｌ０１１９．２０．２１・・・加算器、１１．
２５・・・アナログ加算器、１２・・・アドレスセレクタ、１３・・・タイミングジェネレータ、１４．２６．２９・・・アナログ出力、１５．２７・・
・入力ディジタルデータ、２８・・・ラッチ信号、３０・・・サンプルホールド信号、３１・・・サンプルホールド出力、３２・・・シフトレジスタ、３３・・・ラッチ回路、３４・・・シリアルデータ、３５・・・シリアルクロック、３６・・・データ判定信号、１５１〜１５３　　・・・ディジタル入力端子記咀回禽
内容

Claims

【特許請求の範囲】

　入力されたディジタル信号を連続した桁ごとに複数に
分割し、それぞれをアナログ信号に変換して合成するデ
ィジタル／アナログ変換器において、前記分割した複数
のディジタル信号それぞれに対応する複数のディジタル
／アナログ変換器と、前記複数のディジタル／アナログ
変換器の補正データを記憶する１個の記憶手段と、前記
記憶手段から出力される補正データをラッチするラッチ
手段と、前記分割した複数のディジタル信号と前記補正
データとを加算する加算器と、前記ラッチ手段に出力す
る補正データを指定する指定手段と、前記記憶手段、前
記ラッチ手段および前記指定手段を制御する制御手段を
具備し、前記複数のディジタル／アナログ変換器それぞ
れに対応する異なる補正データを前記１個の記憶回路か
ら時分割で読み出し、前記分割した複数のディジタル信
号を別々に補正してアナログ変換することを特徴とする
ディジタル／アナログ変換器。