JPH0798695A - マイクロコンピューター - Google Patents
マイクロコンピューターInfo
- Publication number
- JPH0798695A JPH0798695A JP5242447A JP24244793A JPH0798695A JP H0798695 A JPH0798695 A JP H0798695A JP 5242447 A JP5242447 A JP 5242447A JP 24244793 A JP24244793 A JP 24244793A JP H0798695 A JPH0798695 A JP H0798695A
- Authority
- JP
- Japan
- Prior art keywords
- input terminal
- input
- cpu
- storage unit
- converter
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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- Microcomputers (AREA)
- Analogue/Digital Conversion (AREA)
Abstract
(57)【要約】
【目的】 複数のＡ／Ｄ入力端子部を有するＡ／Ｄコン
ンバーターを時分割に使用することで、処理時間の違う
複数のＣＰＵへ各Ａ／Ｄ入力端子を任意に割り当てるこ
とのできるマイクロコンピューターを提供する事を目的
とする。 【構成】 同一基板上に複数の入力端子１１〜１４と、
入力端子選択部２１と、Ａ／Ｄコンバーター２２と、Ａ
／Ｄ変換結果格納部２３と、複数のＣＰＵ２４〜２６
と、複数のＣＰＵ２４〜２６からのＡ／Ｄ入力端子指定
命令を選択して一つの入力端子を決定し、それを入力端
子選択部２１へ出力するＡ／Ｄ入力処理部２７で構成さ
れている。
ンバーターを時分割に使用することで、処理時間の違う
複数のＣＰＵへ各Ａ／Ｄ入力端子を任意に割り当てるこ
とのできるマイクロコンピューターを提供する事を目的
とする。 【構成】 同一基板上に複数の入力端子１１〜１４と、
入力端子選択部２１と、Ａ／Ｄコンバーター２２と、Ａ
／Ｄ変換結果格納部２３と、複数のＣＰＵ２４〜２６
と、複数のＣＰＵ２４〜２６からのＡ／Ｄ入力端子指定
命令を選択して一つの入力端子を決定し、それを入力端
子選択部２１へ出力するＡ／Ｄ入力処理部２７で構成さ
れている。
Description
【０００１】
【産業上の利用分野】本発明は、複数端子の入力が可能
なＡ／Ｄコンバーターを内蔵したマイクロコンピュータ
ーに関するものである。
なＡ／Ｄコンバーターを内蔵したマイクロコンピュータ
ーに関するものである。
【０００２】
【従来の技術】近年、マイクロコンピューターの普及に
ともない、搭載されているＣＰＵの複数化や、処理の高
速化など、種々の改良が行なわれている。さらに同一基
板上にＡ／Ｄコンバーターや周辺回路などを内蔵するこ
とにより、小型化や価格の低減が行なわれている。
ともない、搭載されているＣＰＵの複数化や、処理の高
速化など、種々の改良が行なわれている。さらに同一基
板上にＡ／Ｄコンバーターや周辺回路などを内蔵するこ
とにより、小型化や価格の低減が行なわれている。
【０００３】以下に従来のマイクロコンピューターにつ
いて説明する。図３は従来のマイクロコンピューターの
Ａ／Ｄ変換を使用した入力処理に関するブロック図であ
る。図３において、３１〜３４はそれぞれ入力端子であ
る。４１は入力端子選択部である。４２はＡ／Ｄコンバ
ーターである。４３はＡ／Ｄコンバーター４２の変換結
果を格納するＡ／Ｄ変換結果格納部である。４４〜４６
はＣＰＵである。４７は全ＣＰＵの共通記憶部である。
図４はＡ／Ｄ変換を使用した入力の処理の流れ図であ
る。
いて説明する。図３は従来のマイクロコンピューターの
Ａ／Ｄ変換を使用した入力処理に関するブロック図であ
る。図３において、３１〜３４はそれぞれ入力端子であ
る。４１は入力端子選択部である。４２はＡ／Ｄコンバ
ーターである。４３はＡ／Ｄコンバーター４２の変換結
果を格納するＡ／Ｄ変換結果格納部である。４４〜４６
はＣＰＵである。４７は全ＣＰＵの共通記憶部である。
図４はＡ／Ｄ変換を使用した入力の処理の流れ図であ
る。
【０００４】以上のように構成されたマイクロコンピュ
ーターについて、以下にその動作を説明する。
ーターについて、以下にその動作を説明する。
【０００５】Ａ／Ｄ変換を使用した入力処理は、複数の
ＣＰＵの内どれか一つが中心となり入力処理を行ない、
他のＣＰＵへ入力データの受け渡しを行なっている。図
３ではＣＰＵ４４でまず入力すべき端子を決定し、端子
を指定する指令５２を出力する。入力端子選択部４１で
は、その端子指定命令５２に基づいた端子を選択し、選
択した端子より信号を入力する。次に入力端子選択部４
１に入力された信号はＡ／Ｄコンバーター４２へ信号５
５として移される。ここで入力信号５５は、ＣＰＵ４４
のＡ／Ｄ変換開始指令５１によりＡ／Ｄ変換された後、
Ａ／Ｄ変換結果格納部４３へデータ５６として移され
る。
ＣＰＵの内どれか一つが中心となり入力処理を行ない、
他のＣＰＵへ入力データの受け渡しを行なっている。図
３ではＣＰＵ４４でまず入力すべき端子を決定し、端子
を指定する指令５２を出力する。入力端子選択部４１で
は、その端子指定命令５２に基づいた端子を選択し、選
択した端子より信号を入力する。次に入力端子選択部４
１に入力された信号はＡ／Ｄコンバーター４２へ信号５
５として移される。ここで入力信号５５は、ＣＰＵ４４
のＡ／Ｄ変換開始指令５１によりＡ／Ｄ変換された後、
Ａ／Ｄ変換結果格納部４３へデータ５６として移され
る。
【０００６】次にＣＰＵ４４はＡ／Ｄ変換結果格納部４
３からデータ５４を読み取り、共通記憶部４７へデータ
５３として移す。ＣＰＵ４５、ＣＰＵ４６は適宜必要な
時に共通記憶部４７からデータを読み取る。
３からデータ５４を読み取り、共通記憶部４７へデータ
５３として移す。ＣＰＵ４５、ＣＰＵ４６は適宜必要な
時に共通記憶部４７からデータを読み取る。
【０００７】
【発明が解決しようとする課題】しかしながら上記の従
来の構成では、ＣＰＵ４４が一旦、Ａ／Ｄ変換格納部４
３からデータ５４を読み取り、共通記憶部４７へデータ
５３を移し、その後、他のＣＰＵ４５もしくはＣＰＵ４
６が、適宜必要な時に共通記憶部４７からデータ５７も
しくはデータ５８を読み取るため、共通記憶部４７とい
うメモリーが必要になり、またＣＰＵ４４の、Ａ／Ｄ変
換結果格納部４３からのデータ５４の読み取り処理、ま
たは共通記憶部４７へのデータ５３の書き込み処理と言
った煩雑な処理が必要となり仕事量を増加しているとい
う問題を有していた。
来の構成では、ＣＰＵ４４が一旦、Ａ／Ｄ変換格納部４
３からデータ５４を読み取り、共通記憶部４７へデータ
５３を移し、その後、他のＣＰＵ４５もしくはＣＰＵ４
６が、適宜必要な時に共通記憶部４７からデータ５７も
しくはデータ５８を読み取るため、共通記憶部４７とい
うメモリーが必要になり、またＣＰＵ４４の、Ａ／Ｄ変
換結果格納部４３からのデータ５４の読み取り処理、ま
たは共通記憶部４７へのデータ５３の書き込み処理と言
った煩雑な処理が必要となり仕事量を増加しているとい
う問題を有していた。
【０００８】本発明は上記従来の問題点を解決するもの
で、Ａ／Ｄ入力処理部を設けることでメモリーを必要と
せず、更にＡ／Ｄ変換結果の各ＣＰＵへの受け渡しの処
理を簡単にし、ＲＯＭ、ないしＲＡＭの容量を軽減し、
価格を低減するマイクロコンピューターを提供する事を
目的とする。
で、Ａ／Ｄ入力処理部を設けることでメモリーを必要と
せず、更にＡ／Ｄ変換結果の各ＣＰＵへの受け渡しの処
理を簡単にし、ＲＯＭ、ないしＲＡＭの容量を軽減し、
価格を低減するマイクロコンピューターを提供する事を
目的とする。
【０００９】
【課題を解決するための手段】この目的を達成するため
に本発明は、同一基板上に複数の入力端子と、複数の入
力端子を選択する入力端子選択部と、入力端子選択部で
選択された入力端子から入力されたアナログ信号をデジ
タル信号に変換するＡ／Ｄコンバーターと、Ａ／Ｄコン
バーターで変換された信号を格納するＡ／Ｄ変換結果格
納部と、複数のＣＰＵと、複数のＣＰＵからの入力端子
指定命令を選択して一つの入力端子を決定し、それを入
力端子選択部へ出力するＡ／Ｄ入力処理部とを備えたも
のである。
に本発明は、同一基板上に複数の入力端子と、複数の入
力端子を選択する入力端子選択部と、入力端子選択部で
選択された入力端子から入力されたアナログ信号をデジ
タル信号に変換するＡ／Ｄコンバーターと、Ａ／Ｄコン
バーターで変換された信号を格納するＡ／Ｄ変換結果格
納部と、複数のＣＰＵと、複数のＣＰＵからの入力端子
指定命令を選択して一つの入力端子を決定し、それを入
力端子選択部へ出力するＡ／Ｄ入力処理部とを備えたも
のである。
【００１０】
【作用】この構成によって、従来のような共通記憶部と
いうメモリーが不要になり、またＣＰＵの、Ａ／Ｄ変換
結果格納部からのデータの読み取り処理、または共通記
憶部へのデータ５３の書き込み処理といった煩雑な処理
を無くす事ができ、ＲＯＭ、ないしＲＡＭの容量が軽減
され、価格を低減する事ができる。
いうメモリーが不要になり、またＣＰＵの、Ａ／Ｄ変換
結果格納部からのデータの読み取り処理、または共通記
憶部へのデータ５３の書き込み処理といった煩雑な処理
を無くす事ができ、ＲＯＭ、ないしＲＡＭの容量が軽減
され、価格を低減する事ができる。
【００１１】
【実施例】以下本発明の一実施例について、図面を参照
しながら説明する。
しながら説明する。
【００１２】図１において、１１〜１４は入力端子であ
る。２１は入力端子選択部である。２２はＡ／Ｄコンバ
ーターである。２３はＡ／Ｄコンバーター２２の変換結
果を格納するＡ／Ｄ変換結果格納部である。２４〜２６
はＣＰＵである。２７はＡ／Ｄ入力処理部である。図２
はＡ／Ｄ変換を使用した入力処理の流れ図である。
る。２１は入力端子選択部である。２２はＡ／Ｄコンバ
ーターである。２３はＡ／Ｄコンバーター２２の変換結
果を格納するＡ／Ｄ変換結果格納部である。２４〜２６
はＣＰＵである。２７はＡ／Ｄ入力処理部である。図２
はＡ／Ｄ変換を使用した入力処理の流れ図である。
【００１３】以上のように構成されたマイクロコンピュ
ーターについて、以下その動作を説明する。
ーターについて、以下その動作を説明する。
【００１４】複数の入力端子１１〜１４より入力された
信号は、まずＡ／Ｄ入力処理部２７で入力すべき端子を
決定し端子を指定する指令１を出力する。入力端子選択
部２１では、出力された指令１に基づいた端子を選択
し、選択した端子より信号を入力する。次に入力端子選
択部２１に入力された信号は、Ａ／Ｄコンバーター２２
へ出力２として移される。ここで信号２は、Ａ／Ｄ入力
処理部２７からのＡ／Ｄ変換開始指令７によりＡ／Ｄ変
換された後、Ａ／Ｄ変換結果格納部２３へデータ３とし
て移される。その後、各ＣＰＵ２４〜２６はＡ／Ｄ変換
結果格納部２３からデータ４〜６を読み取る。
信号は、まずＡ／Ｄ入力処理部２７で入力すべき端子を
決定し端子を指定する指令１を出力する。入力端子選択
部２１では、出力された指令１に基づいた端子を選択
し、選択した端子より信号を入力する。次に入力端子選
択部２１に入力された信号は、Ａ／Ｄコンバーター２２
へ出力２として移される。ここで信号２は、Ａ／Ｄ入力
処理部２７からのＡ／Ｄ変換開始指令７によりＡ／Ｄ変
換された後、Ａ／Ｄ変換結果格納部２３へデータ３とし
て移される。その後、各ＣＰＵ２４〜２６はＡ／Ｄ変換
結果格納部２３からデータ４〜６を読み取る。
【００１５】以上のように本実施例によれば、同一基板
上に複数の入力端子と、入力端子選択部と、Ａ／Ｄコン
バーターと、Ａ／Ｄ変換結果格納部と、複数のＣＰＵ
と、複数のＣＰＵからの入力端子指定命令を選択して一
つの入力端子を決定し、それを入力端子選択部へ出力す
るＡ／Ｄ入力処理部を設けることにより共通記憶部４７
というメモリーが不要になり、またＣＰＵ４４のＡ／Ｄ
変換結果格納部４３からのデータ５４の読み取り処理、
または共通記憶部４７へのデータ５３の書き込み処理と
言った煩雑な処理が無くなりＲＯＭ、ないしＲＡＭの容
量が軽減され、価格を低減する事ができる。
上に複数の入力端子と、入力端子選択部と、Ａ／Ｄコン
バーターと、Ａ／Ｄ変換結果格納部と、複数のＣＰＵ
と、複数のＣＰＵからの入力端子指定命令を選択して一
つの入力端子を決定し、それを入力端子選択部へ出力す
るＡ／Ｄ入力処理部を設けることにより共通記憶部４７
というメモリーが不要になり、またＣＰＵ４４のＡ／Ｄ
変換結果格納部４３からのデータ５４の読み取り処理、
または共通記憶部４７へのデータ５３の書き込み処理と
言った煩雑な処理が無くなりＲＯＭ、ないしＲＡＭの容
量が軽減され、価格を低減する事ができる。
【００１６】
【発明の効果】以上のように本発明は、同一基板上に複
数の入力端子と、入力端子選択部と、Ａ／Ｄコンバータ
ーと、Ａ／Ｄ変換結果格納部と、複数のＣＰＵと、複数
のＣＰＵからの入力端子指定命令を選択して一つの入力
端子を決定し、それを入力端子選択部へ出力するＡ／Ｄ
入力処理部とを設けることにより共通記憶部４７という
メモリーが不要になり、またＣＰＵ４４のＡ／Ｄ変換結
果格納部４３からのデータ５４の読み取り処理、または
共通記憶部４７へのデータ５３の書き込み処理と言った
煩雑な処理を無くす事ができ、ＲＯＭ、ないしＲＡＭの
容量が軽減され、価格を低減する事ができる。
数の入力端子と、入力端子選択部と、Ａ／Ｄコンバータ
ーと、Ａ／Ｄ変換結果格納部と、複数のＣＰＵと、複数
のＣＰＵからの入力端子指定命令を選択して一つの入力
端子を決定し、それを入力端子選択部へ出力するＡ／Ｄ
入力処理部とを設けることにより共通記憶部４７という
メモリーが不要になり、またＣＰＵ４４のＡ／Ｄ変換結
果格納部４３からのデータ５４の読み取り処理、または
共通記憶部４７へのデータ５３の書き込み処理と言った
煩雑な処理を無くす事ができ、ＲＯＭ、ないしＲＡＭの
容量が軽減され、価格を低減する事ができる。
【図１】本発明の一実施例におけるマイクロコンピュー
ターのブロック図
ターのブロック図
【図２】本実施例におけるマイクロコンピューターのＡ
／Ｄ変換及び各ＣＰＵへの受け渡し動作の流れ図
／Ｄ変換及び各ＣＰＵへの受け渡し動作の流れ図
【図３】従来のマイクロコンピューターのブロック図
【図４】従来のマイクロコンピューターにおけるＡ／Ｄ
変換及び各ＣＰＵへの受け渡し動作の流れ図
変換及び各ＣＰＵへの受け渡し動作の流れ図
１１ Ａ／Ｄ入力端子 １２ Ａ／Ｄ入力端子 １３ Ａ／Ｄ入力端子 １４ Ａ／Ｄ入力端子 ２１ Ａ／Ｄ入力端子切替え部 ２２ Ａ／Ｄコンバーター ２３ Ａ／Ｄ変換結果格納部 ２４ ＣＰＵ ２５ ＣＰＵ ２６ ＣＰＵ ２７ Ａ／Ｄ入力端子選択部
Claims (1)
- 【請求項１】 同一基板上に複数の入力端子と、前記複
数の入力端子を選択する入力端子選択部と、前記入力端
子選択部で選択された入力端子から入力されたアナログ
信号をデジタル信号に変換するＡ／Ｄコンバーターと、
前記Ａ／Ｄコンバーターで変換された信号を格納するＡ
／Ｄ変換結果格納部と、複数のＣＰＵと、前記複数のＣ
ＰＵからの入力端子指定命令を選択して一つの入力端子
を決定し、それを前記入力端子選択部へ出力するＡ／Ｄ
入力処理部とを備えたことを特徴とするマイクロコンピ
ューター。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5242447A JPH0798695A (ja) | 1993-09-29 | 1993-09-29 | マイクロコンピューター |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5242447A JPH0798695A (ja) | 1993-09-29 | 1993-09-29 | マイクロコンピューター |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0798695A true JPH0798695A (ja) | 1995-04-11 |
Family
ID=17089235
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5242447A Pending JPH0798695A (ja) | 1993-09-29 | 1993-09-29 | マイクロコンピューター |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0798695A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5812880A (en) * | 1995-03-10 | 1998-09-22 | Nippondenso Co., Ltd. | Multi-CPU system's data I/O processor with communication arbitrator performing access operations on I/O connected to a first CPU bus on behalf of a second CPU |
-
1993
- 1993-09-29 JP JP5242447A patent/JPH0798695A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5812880A (en) * | 1995-03-10 | 1998-09-22 | Nippondenso Co., Ltd. | Multi-CPU system's data I/O processor with communication arbitrator performing access operations on I/O connected to a first CPU bus on behalf of a second CPU |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20040203 |