JPH0798695A - マイクロコンピューター - Google Patents
マイクロコンピューターInfo
- Publication number
- JPH0798695A JPH0798695A JP5242447A JP24244793A JPH0798695A JP H0798695 A JPH0798695 A JP H0798695A JP 5242447 A JP5242447 A JP 5242447A JP 24244793 A JP24244793 A JP 24244793A JP H0798695 A JPH0798695 A JP H0798695A
- Authority
- JP
- Japan
- Prior art keywords
- input terminal
- input
- cpu
- storage unit
- converter
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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- Microcomputers (AREA)
- Analogue/Digital Conversion (AREA)
Abstract
(57)【要約】
【目的】 複数のA/D入力端子部を有するA/Dコン
ンバーターを時分割に使用することで、処理時間の違う
複数のCPUへ各A/D入力端子を任意に割り当てるこ
とのできるマイクロコンピューターを提供する事を目的
とする。 【構成】 同一基板上に複数の入力端子11〜14と、
入力端子選択部21と、A/Dコンバーター22と、A
/D変換結果格納部23と、複数のCPU24〜26
と、複数のCPU24〜26からのA/D入力端子指定
命令を選択して一つの入力端子を決定し、それを入力端
子選択部21へ出力するA/D入力処理部27で構成さ
れている。
ンバーターを時分割に使用することで、処理時間の違う
複数のCPUへ各A/D入力端子を任意に割り当てるこ
とのできるマイクロコンピューターを提供する事を目的
とする。 【構成】 同一基板上に複数の入力端子11〜14と、
入力端子選択部21と、A/Dコンバーター22と、A
/D変換結果格納部23と、複数のCPU24〜26
と、複数のCPU24〜26からのA/D入力端子指定
命令を選択して一つの入力端子を決定し、それを入力端
子選択部21へ出力するA/D入力処理部27で構成さ
れている。
Description
【0001】
【産業上の利用分野】本発明は、複数端子の入力が可能
なA/Dコンバーターを内蔵したマイクロコンピュータ
ーに関するものである。
なA/Dコンバーターを内蔵したマイクロコンピュータ
ーに関するものである。
【0002】
【従来の技術】近年、マイクロコンピューターの普及に
ともない、搭載されているCPUの複数化や、処理の高
速化など、種々の改良が行なわれている。さらに同一基
板上にA/Dコンバーターや周辺回路などを内蔵するこ
とにより、小型化や価格の低減が行なわれている。
ともない、搭載されているCPUの複数化や、処理の高
速化など、種々の改良が行なわれている。さらに同一基
板上にA/Dコンバーターや周辺回路などを内蔵するこ
とにより、小型化や価格の低減が行なわれている。
【0003】以下に従来のマイクロコンピューターにつ
いて説明する。図3は従来のマイクロコンピューターの
A/D変換を使用した入力処理に関するブロック図であ
る。図3において、31〜34はそれぞれ入力端子であ
る。41は入力端子選択部である。42はA/Dコンバ
ーターである。43はA/Dコンバーター42の変換結
果を格納するA/D変換結果格納部である。44〜46
はCPUである。47は全CPUの共通記憶部である。
図4はA/D変換を使用した入力の処理の流れ図であ
る。
いて説明する。図3は従来のマイクロコンピューターの
A/D変換を使用した入力処理に関するブロック図であ
る。図3において、31〜34はそれぞれ入力端子であ
る。41は入力端子選択部である。42はA/Dコンバ
ーターである。43はA/Dコンバーター42の変換結
果を格納するA/D変換結果格納部である。44〜46
はCPUである。47は全CPUの共通記憶部である。
図4はA/D変換を使用した入力の処理の流れ図であ
る。
【0004】以上のように構成されたマイクロコンピュ
ーターについて、以下にその動作を説明する。
ーターについて、以下にその動作を説明する。
【0005】A/D変換を使用した入力処理は、複数の
CPUの内どれか一つが中心となり入力処理を行ない、
他のCPUへ入力データの受け渡しを行なっている。図
3ではCPU44でまず入力すべき端子を決定し、端子
を指定する指令52を出力する。入力端子選択部41で
は、その端子指定命令52に基づいた端子を選択し、選
択した端子より信号を入力する。次に入力端子選択部4
1に入力された信号はA/Dコンバーター42へ信号5
5として移される。ここで入力信号55は、CPU44
のA/D変換開始指令51によりA/D変換された後、
A/D変換結果格納部43へデータ56として移され
る。
CPUの内どれか一つが中心となり入力処理を行ない、
他のCPUへ入力データの受け渡しを行なっている。図
3ではCPU44でまず入力すべき端子を決定し、端子
を指定する指令52を出力する。入力端子選択部41で
は、その端子指定命令52に基づいた端子を選択し、選
択した端子より信号を入力する。次に入力端子選択部4
1に入力された信号はA/Dコンバーター42へ信号5
5として移される。ここで入力信号55は、CPU44
のA/D変換開始指令51によりA/D変換された後、
A/D変換結果格納部43へデータ56として移され
る。
【0006】次にCPU44はA/D変換結果格納部4
3からデータ54を読み取り、共通記憶部47へデータ
53として移す。CPU45、CPU46は適宜必要な
時に共通記憶部47からデータを読み取る。
3からデータ54を読み取り、共通記憶部47へデータ
53として移す。CPU45、CPU46は適宜必要な
時に共通記憶部47からデータを読み取る。
【0007】
【発明が解決しようとする課題】しかしながら上記の従
来の構成では、CPU44が一旦、A/D変換格納部4
3からデータ54を読み取り、共通記憶部47へデータ
53を移し、その後、他のCPU45もしくはCPU4
6が、適宜必要な時に共通記憶部47からデータ57も
しくはデータ58を読み取るため、共通記憶部47とい
うメモリーが必要になり、またCPU44の、A/D変
換結果格納部43からのデータ54の読み取り処理、ま
たは共通記憶部47へのデータ53の書き込み処理と言
った煩雑な処理が必要となり仕事量を増加しているとい
う問題を有していた。
来の構成では、CPU44が一旦、A/D変換格納部4
3からデータ54を読み取り、共通記憶部47へデータ
53を移し、その後、他のCPU45もしくはCPU4
6が、適宜必要な時に共通記憶部47からデータ57も
しくはデータ58を読み取るため、共通記憶部47とい
うメモリーが必要になり、またCPU44の、A/D変
換結果格納部43からのデータ54の読み取り処理、ま
たは共通記憶部47へのデータ53の書き込み処理と言
った煩雑な処理が必要となり仕事量を増加しているとい
う問題を有していた。
【0008】本発明は上記従来の問題点を解決するもの
で、A/D入力処理部を設けることでメモリーを必要と
せず、更にA/D変換結果の各CPUへの受け渡しの処
理を簡単にし、ROM、ないしRAMの容量を軽減し、
価格を低減するマイクロコンピューターを提供する事を
目的とする。
で、A/D入力処理部を設けることでメモリーを必要と
せず、更にA/D変換結果の各CPUへの受け渡しの処
理を簡単にし、ROM、ないしRAMの容量を軽減し、
価格を低減するマイクロコンピューターを提供する事を
目的とする。
【0009】
【課題を解決するための手段】この目的を達成するため
に本発明は、同一基板上に複数の入力端子と、複数の入
力端子を選択する入力端子選択部と、入力端子選択部で
選択された入力端子から入力されたアナログ信号をデジ
タル信号に変換するA/Dコンバーターと、A/Dコン
バーターで変換された信号を格納するA/D変換結果格
納部と、複数のCPUと、複数のCPUからの入力端子
指定命令を選択して一つの入力端子を決定し、それを入
力端子選択部へ出力するA/D入力処理部とを備えたも
のである。
に本発明は、同一基板上に複数の入力端子と、複数の入
力端子を選択する入力端子選択部と、入力端子選択部で
選択された入力端子から入力されたアナログ信号をデジ
タル信号に変換するA/Dコンバーターと、A/Dコン
バーターで変換された信号を格納するA/D変換結果格
納部と、複数のCPUと、複数のCPUからの入力端子
指定命令を選択して一つの入力端子を決定し、それを入
力端子選択部へ出力するA/D入力処理部とを備えたも
のである。
【0010】
【作用】この構成によって、従来のような共通記憶部と
いうメモリーが不要になり、またCPUの、A/D変換
結果格納部からのデータの読み取り処理、または共通記
憶部へのデータ53の書き込み処理といった煩雑な処理
を無くす事ができ、ROM、ないしRAMの容量が軽減
され、価格を低減する事ができる。
いうメモリーが不要になり、またCPUの、A/D変換
結果格納部からのデータの読み取り処理、または共通記
憶部へのデータ53の書き込み処理といった煩雑な処理
を無くす事ができ、ROM、ないしRAMの容量が軽減
され、価格を低減する事ができる。
【0011】
【実施例】以下本発明の一実施例について、図面を参照
しながら説明する。
しながら説明する。
【0012】図1において、11〜14は入力端子であ
る。21は入力端子選択部である。22はA/Dコンバ
ーターである。23はA/Dコンバーター22の変換結
果を格納するA/D変換結果格納部である。24〜26
はCPUである。27はA/D入力処理部である。図2
はA/D変換を使用した入力処理の流れ図である。
る。21は入力端子選択部である。22はA/Dコンバ
ーターである。23はA/Dコンバーター22の変換結
果を格納するA/D変換結果格納部である。24〜26
はCPUである。27はA/D入力処理部である。図2
はA/D変換を使用した入力処理の流れ図である。
【0013】以上のように構成されたマイクロコンピュ
ーターについて、以下その動作を説明する。
ーターについて、以下その動作を説明する。
【0014】複数の入力端子11〜14より入力された
信号は、まずA/D入力処理部27で入力すべき端子を
決定し端子を指定する指令1を出力する。入力端子選択
部21では、出力された指令1に基づいた端子を選択
し、選択した端子より信号を入力する。次に入力端子選
択部21に入力された信号は、A/Dコンバーター22
へ出力2として移される。ここで信号2は、A/D入力
処理部27からのA/D変換開始指令7によりA/D変
換された後、A/D変換結果格納部23へデータ3とし
て移される。その後、各CPU24〜26はA/D変換
結果格納部23からデータ4〜6を読み取る。
信号は、まずA/D入力処理部27で入力すべき端子を
決定し端子を指定する指令1を出力する。入力端子選択
部21では、出力された指令1に基づいた端子を選択
し、選択した端子より信号を入力する。次に入力端子選
択部21に入力された信号は、A/Dコンバーター22
へ出力2として移される。ここで信号2は、A/D入力
処理部27からのA/D変換開始指令7によりA/D変
換された後、A/D変換結果格納部23へデータ3とし
て移される。その後、各CPU24〜26はA/D変換
結果格納部23からデータ4〜6を読み取る。
【0015】以上のように本実施例によれば、同一基板
上に複数の入力端子と、入力端子選択部と、A/Dコン
バーターと、A/D変換結果格納部と、複数のCPU
と、複数のCPUからの入力端子指定命令を選択して一
つの入力端子を決定し、それを入力端子選択部へ出力す
るA/D入力処理部を設けることにより共通記憶部47
というメモリーが不要になり、またCPU44のA/D
変換結果格納部43からのデータ54の読み取り処理、
または共通記憶部47へのデータ53の書き込み処理と
言った煩雑な処理が無くなりROM、ないしRAMの容
量が軽減され、価格を低減する事ができる。
上に複数の入力端子と、入力端子選択部と、A/Dコン
バーターと、A/D変換結果格納部と、複数のCPU
と、複数のCPUからの入力端子指定命令を選択して一
つの入力端子を決定し、それを入力端子選択部へ出力す
るA/D入力処理部を設けることにより共通記憶部47
というメモリーが不要になり、またCPU44のA/D
変換結果格納部43からのデータ54の読み取り処理、
または共通記憶部47へのデータ53の書き込み処理と
言った煩雑な処理が無くなりROM、ないしRAMの容
量が軽減され、価格を低減する事ができる。
【0016】
【発明の効果】以上のように本発明は、同一基板上に複
数の入力端子と、入力端子選択部と、A/Dコンバータ
ーと、A/D変換結果格納部と、複数のCPUと、複数
のCPUからの入力端子指定命令を選択して一つの入力
端子を決定し、それを入力端子選択部へ出力するA/D
入力処理部とを設けることにより共通記憶部47という
メモリーが不要になり、またCPU44のA/D変換結
果格納部43からのデータ54の読み取り処理、または
共通記憶部47へのデータ53の書き込み処理と言った
煩雑な処理を無くす事ができ、ROM、ないしRAMの
容量が軽減され、価格を低減する事ができる。
数の入力端子と、入力端子選択部と、A/Dコンバータ
ーと、A/D変換結果格納部と、複数のCPUと、複数
のCPUからの入力端子指定命令を選択して一つの入力
端子を決定し、それを入力端子選択部へ出力するA/D
入力処理部とを設けることにより共通記憶部47という
メモリーが不要になり、またCPU44のA/D変換結
果格納部43からのデータ54の読み取り処理、または
共通記憶部47へのデータ53の書き込み処理と言った
煩雑な処理を無くす事ができ、ROM、ないしRAMの
容量が軽減され、価格を低減する事ができる。
【図1】本発明の一実施例におけるマイクロコンピュー
ターのブロック図
ターのブロック図
【図2】本実施例におけるマイクロコンピューターのA
/D変換及び各CPUへの受け渡し動作の流れ図
/D変換及び各CPUへの受け渡し動作の流れ図
【図3】従来のマイクロコンピューターのブロック図
【図4】従来のマイクロコンピューターにおけるA/D
変換及び各CPUへの受け渡し動作の流れ図
変換及び各CPUへの受け渡し動作の流れ図
11 A/D入力端子 12 A/D入力端子 13 A/D入力端子 14 A/D入力端子 21 A/D入力端子切替え部 22 A/Dコンバーター 23 A/D変換結果格納部 24 CPU 25 CPU 26 CPU 27 A/D入力端子選択部
Claims (1)
- 【請求項1】 同一基板上に複数の入力端子と、前記複
数の入力端子を選択する入力端子選択部と、前記入力端
子選択部で選択された入力端子から入力されたアナログ
信号をデジタル信号に変換するA/Dコンバーターと、
前記A/Dコンバーターで変換された信号を格納するA
/D変換結果格納部と、複数のCPUと、前記複数のC
PUからの入力端子指定命令を選択して一つの入力端子
を決定し、それを前記入力端子選択部へ出力するA/D
入力処理部とを備えたことを特徴とするマイクロコンピ
ューター。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP5242447A JPH0798695A (ja) | 1993-09-29 | 1993-09-29 | マイクロコンピューター |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP5242447A JPH0798695A (ja) | 1993-09-29 | 1993-09-29 | マイクロコンピューター |
Publications (1)
Publication Number | Publication Date |
---|---|
JPH0798695A true JPH0798695A (ja) | 1995-04-11 |
Family
ID=17089235
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP5242447A Pending JPH0798695A (ja) | 1993-09-29 | 1993-09-29 | マイクロコンピューター |
Country Status (1)
Country | Link |
---|---|
JP (1) | JPH0798695A (ja) |
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US5812880A (en) * | 1995-03-10 | 1998-09-22 | Nippondenso Co., Ltd. | Multi-CPU system's data I/O processor with communication arbitrator performing access operations on I/O connected to a first CPU bus on behalf of a second CPU |
-
1993
- 1993-09-29 JP JP5242447A patent/JPH0798695A/ja active Pending
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US5812880A (en) * | 1995-03-10 | 1998-09-22 | Nippondenso Co., Ltd. | Multi-CPU system's data I/O processor with communication arbitrator performing access operations on I/O connected to a first CPU bus on behalf of a second CPU |
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Legal Events
Date | Code | Title | Description |
---|---|---|---|
A02 | Decision of refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A02 Effective date: 20040203 |