JPH08316836A

JPH08316836A - 信号処理回路

Info

Publication number: JPH08316836A
Application number: JP7122455A
Authority: JP
Inventors: Akihiko Ko; 明彦黄
Original assignee: Sony Corp
Current assignee: Sony Corp
Priority date: 1995-05-22
Filing date: 1995-05-22
Publication date: 1996-11-29

Abstract

(57)【要約】【目的】複数の入力アナログ信号のＡ／Ｄ変換結果を
バッファリングし、一括して読み出すことができる信号
処理回路を提供する。【構成】Ａ／Ｄ制御回路１１０は、Ａ／Ｄ変換回路１
０の各構成部分の動作を制御する。選択回路１００は、
入力アナログ信号の内の１つを選択し、Ａ／Ｄ変換器１
０２がこの入力アナログ信号をＡ／Ｄ変換する。ＦＩＦ
Ｏ制御回路１１２_iは、ＦＩＦＯ回路１１４_iに記憶さ
せる。Ａ／Ｄ制御回路１１０は、ＦＩＦＯ回路１１４_i
にＡ／Ｄ変換により生成されたデータが記憶されている
旨をＣＰＵに対して表示する。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、複数のアナログ信号そ
れぞれを順次、ディジタルデータに変換し、記憶し、外
部からの要求に応じて出力するアナログ・ディジタル回
路に関する。

【０００２】

【従来の技術】最近のワンチップマイクロコンピュータ
は、アナログ・ディジタル変換回路（Ａ／Ｄ変換回路）
を内蔵していることが多く、しかも、ワンチップマイク
ロコンピュータに内蔵されたＡ／Ｄ変換回路は、複数の
入力アナログ信号をそれぞれディジタルデータに変換す
ることができるように多チャンネル構成を採ることが多
くなってきている。

【０００３】ワンチップマイクロコンピュータ等に用い
られる多チャンネル構成のＡ／Ｄ変換回路は、通常、入
力アナログ信号それぞれに対応して設けられたレジス
タ、あるいは、全ての入力アナログ信号に対応する共用
のレジスタにＡ／Ｄ変換結果を格納しておき、外部から
の読み出し信号等に応じて格納しているＡ／Ｄ変換結果
を出力するように構成されている。

【０００４】

【発明が解決しようとする課題】しかしながら、上述の
ように、単に入力アナログ信号それぞれに対応するレジ
スタ、あるいは、全ての入力アナログ信号に対して共用
のレジスタを設けた多チャンネル構成のＡ／Ｄ変換回路
においては、いずれの入力アナログ信号について変換を
行ったかを、全てのレジスタについて確認してからＡ／
Ｄ変換結果を読み出す必要があるので、Ａ／Ｄ変換に係
る処理に時間がかかってしまう。

【０００５】また、最初のＡ／Ｄ変換結果を読み出す前
に、次のＡ／Ｄ変換が行われ、最初のＡ／Ｄ変換結果が
失われてしまうことがある。このような不具合を防ぐた
めに、例えば、Ａ／Ｄ変換回路が変換を行うたびに、割
り込み処理を行ってＡ／Ｄ変換結果を読み出す方法が考
えられる。しかし、Ａ／Ｄ変換回路からの割り込みが頻
繁に発生する場合、割り込み処理に時間がかかって処理
速度が制限され、あるいは、割り込み処理中にさらに割
り込みが発生する場合に対処するために、割り込み処理
が複雑化してしまうという問題が生じる。

【０００６】本発明は、上述した従来技術の問題点に鑑
みてなされたものであり、複数チャンネル構成のアナロ
グ・ディジタル変換回路であって、ＣＰＵ等に対してＡ
／Ｄ変換結果が複数のメモリ回路のいずれに記憶されて
いるかを表示することができ、Ａ／Ｄ変換に係る処理を
単純にし、処理時間を短くすることができる信号処理回
路を提供することを目的とする。また、Ａ／Ｄ変換結果
に基づいて処理を行うＣＰＵ等が、先のＡ／Ｄ変換結果
を読み出す前に次のＡ／Ｄ変換が行われても、先のＡ／
Ｄ変換結果が失われることがない信号処理回路を提供す
ることを目的とする。

【０００７】また、本発明は、複数の入力アナログ信号
それぞれに対応するＡ／Ｄ変換結果をバッファリング
し、これらのＡ／Ｄ変換結果をＣＰＵ等が一括して読み
出すことができる信号処理回路を提供することを目的と
する。また、本発明は、Ａ／Ｄ変換結果を用いた処理に
係るソフトウェアを簡略化し、高速化することができる
信号処理回路を提供することを目的とする。

【０００８】

【課題を解決するための手段】上記目的を達成するため
に、本発明に係る信号処理回路は、変換指示信号に応じ
て複数のアナログ信号の１つを選択してディジタルデー
タに変換するアナログ・ディジタル変換回路と、複数の
メモリ回路を有し、前記変換されたディジタルデータを
記録制御信号に応じた前記複数のメモリ回路のいずれか
に記憶する記憶回路とを有する。好適には、前記記憶回
路の前記複数のメモリ回路のいずれに前記ディジタルデ
ータが記憶されているかを表示する表示回路をさらに有
し、前記記憶回路は、読み出し信号に応じて前記複数の
メモリ回路のいずれかに記憶された前記ディジタルデー
タを出力する。好適には、前記記憶回路の複数のメモリ
回路は、それぞれＦＩＦＯ形式のメモリ回路である。

【０００９】

【作用】変換回路は、例えば複数の入力アナログ信号の
いずれかを選択し、選択した入力アナログ信号を、外部
からの変換スタート信号および変換終了信号（変換制御
信号）に従ってＡ／Ｄ変換し、選択した入力アナログ信
号に対応するディジタルデータ（変換データ）を生成す
る。記憶回路の複数のメモリ回路それぞれは、例えば、
対応する入力アナログ信号に対するＡ／Ｄ変換が行われ
るたびに、このＡ／Ｄ変換により生成された変換データ
を記憶し、ＣＰＵ等から入力される読み出し信号に応じ
て記憶した変換データを記憶した順に出力する。このよ
うに、複数のメモリ回路がそれぞれ、入力アナログ信号
それぞれに対応する変換データをバッファリングするこ
とにより、連続して同一入力アナログ信号に対するＡ／
Ｄ変換が行われた場合にも、先の方で生成された変換デ
ータが読み出される前に失われることがない。

【００１０】

【実施例】以下、本発明の実施例を説明する。図１は、
本発明に係るアナログ・ディジタル変換回路１０を有す
るワンチップマイクロプロセッサ１の構成を示す図であ
る。図２は、図１に示したＡ／Ｄ変換回路１０の動作を
示すタイミングチャートであって、（Ａ）はＡ／Ｄ制御
回路１１０から出力される制御信号を示し、（Ｂ）は選
択回路１００が出力する選択アナログ信号Ｓ１００を示
し、（Ｃ）はＡ／Ｄ変換器１０２内部の制御信号を示
し、（Ｄ）はＦＩＦＯ制御回路１１２_iからＦＩＦＯ回
路１１４_iに対して入力されるデータ取り込み信号を示
す。

【００１１】図１に示すように、マイクロプロセッサ１
は、本発明に係るアナログ・ディジタル変換回路（Ａ／
Ｄ変換回路）１０、データバス１２０、ＲＯＭ１３４に
記憶されたプログラムを実行するＣＰＵ１３０、ＣＰＵ
１３０が実行する処理に係るデータを記憶するＲＡＭ１
３２、および、ＣＰＵ１３０が実行するプログラムを記
憶するＲＯＭ１３４から構成され、Ａ／Ｄ変換回路１０
は、選択回路１００、Ａ／Ｄ変換器１０２、Ａ／Ｄ制御
回路１１０、ＦＩＦＯ制御回路１１２₁〜１１２_nおよ
びＦＩＦＯ回路１１４₁〜１１４_n（ｎは整数、ｎ≧
２）から構成される。以上の各構成部分により、ワンチ
ップマイクロプロセッサ１は、入力アナログ信号ＡＩＮ
１〜ＡＩＮｎそれぞれを順次、Ａ／Ｄ変換して変換デー
タとし、これらの変換データを用いて所定の処理を行
う。

【００１２】Ａ／Ｄ制御回路１１０は、データバス１２
０を介したＣＰＵ１３０の命令、あるいは、ワンチップ
マイクロプロセッサ１の外部から入力される変換開始信
号ＡＤＳ等に基づいて、制御信号を介して選択回路１０
０、Ａ／Ｄ変換器１０２およびＦＩＦＯ制御回路１１２
₁〜１１２_nの動作を制御し、ＦＩＦＯ回路１１４₁〜
１１４_nそれぞれに記憶されている変換データＳ１０２
の数を管理し、さらに、ＦＩＦＯ回路１１４₁〜１１４
_nのいずれに選択回路１００による入力アナログ信号Ａ
ＩＮ１〜ＡＩＮｎに対するＡ／Ｄ変換の結果得られたデ
ィジタルデータが記憶されているかを示す表示データを
生成し、データバス１２０を介してＣＰＵ１３０に対し
て出力する。

【００１３】選択回路１００は、Ａ／Ｄ制御回路１１０
の制御に従って入力アナログ信号ＡＩＮ１〜ＡＩＮｎの
いずれかを選択し、選択アナログ信号Ｓ１００としてＡ
／Ｄ変換器１０２に対して出力する。Ａ／Ｄ変換器１０
２は、内部の変換スタート信号（図２（Ｃ）ａ）が活性
化した場合に選択回路１００から入力された選択アナロ
グ信号Ｓ１００をＡ／Ｄ変換し、内部の変換終了信号
（図２（Ｃ）ｂ）が活性化した場合に、Ａ／Ｄ変換の結
果をディジタル形式の変換データＳ１０２としてＦＩＦ
Ｏ回路１１４₁〜１１４ _nに対して出力する。

【００１４】ＦＩＦＯ制御回路１１２₁〜１１２_nは、
それぞれＡ／Ｄ制御回路１１０の制御に従って、ＦＩＦ
Ｏ回路１１４₁〜１１４_nの動作を制御する。つまり、
ＦＩＦＯ制御回路１１２_i（ｉは整数、１≦ｉ≦ｎ）は
Ａ／Ｄ制御回路１１０の制御に従い、Ａ／Ｄ変換器１０
２が入力アナログ信号ＡＩＮｉをＡ／Ｄ変換した場合に
は、変換データＳ１０２をＦＩＦＯ回路１１４_iに記憶
させたり、ＦＩＦＯ回路１１４_iに記憶された変換デー
タＳ１０２をデータバス１２０に対して出力させたり、
あるいは、必要に応じてＦＩＦＯ回路１１４_iに記憶さ
れた変換データＳ１０２を消去させたりする等の制御を
行う。

【００１５】ＦＩＦＯ回路１１４₁〜１１４_nそれぞれ
は、ＦＩＦＯ制御回路１１２₁〜１１２_nの制御に従っ
て、入力アナログ信号ＡＩＮ１〜ＡＩＮｎに対応する変
換データＳ１０２を先入れ・先出し（ＦＩＦＯ；First
In First Out）方式でバッファリングし、Ａ／Ｄ制御回
路１１０およびＦＩＦＯ制御回路１１２₁〜１１２_nを
介したＣＰＵ１３０の命令あるいはワンチップマイクロ
プロセッサ１の外部からの信号等に応じて、バッファリ
ングしている変換データＳ１０２を変換データＳ１１４
₁〜Ｓ１１４_nとしてデータバス１２０に対して出力す
る。

【００１６】以下、本発明に係るＡ／Ｄ変換回路１０の
動作を中心に、ワンチップマイクロプロセッサ１の動作
を説明する。Ａ／Ｄ制御回路１１０は、例えば、外部に
接続された信号発生装置等（図示せず）が変換開始信号
ＡＤＳ_iを活性化し、入力アナログ信号ＡＤＳ１〜ＡＤ
Ｓｎの内、入力アナログ信号ＡＩＮｉのＡ／Ｄ変換を要
求すると、図２（Ａ）に示すように、入力アナログ信号
ＡＩＮｉに対するＡ／Ｄ変換を行う旨のデータを含む入
力チャネルデータを出力して選択回路１００を制御す
る。この制御により選択回路１００は、図２（Ｂ）に示
すように、入力アナログ信号ＡＩＮｉを選択して出力す
る。

【００１７】さらに、Ａ／Ｄ制御回路１１０は、図２
（Ａ）に示すように、所定のタイミングで、変換スター
ト信号、および、入力アナログ信号ＡＩＮｉに対するＡ
／Ｄ変換を行う旨のデータを含むＦＩＦＯ選択データ
を、それぞれＡ／Ｄ変換器１０２およびＦＩＦＯ制御回
路１１２₁〜１１２_nに対して出力する。変換スタート
信号を受けたＡ／Ｄ変換器１０２は、図２（Ｃ）ａ，ｃ
に示すように、内部の変換スタート信号が活性化した場
合に前回の変換により得られた変換データＳ１０２（前
回の変換データ）の出力を止めて選択アナログ信号Ｓ１
００に対するＡ／Ｄ変換を開始し、さらに、図２（Ｃ）
ｂ，ｃに示すように、内部の変換終了信号が活性化した
場合にＡ／Ｄ変換の結果得られた変換データＳ１０２
（今回の変換データ）の出力を開始する。

【００１８】ＦＩＦＯ制御回路１１２_iは、図２（Ｄ）
に示すように、所定のタイミングでデータ取り込み信号
を活性化してＦＩＦＯ回路１１４_iを制御し、ＦＩＦＯ
回路１１４_iに変換データＳ１０２を記憶させる。

【００１９】なお、Ａ／Ｄ制御回路１１０からのＦＩＦ
Ｏ選択データには、入力アナログ信号ＡＩＮｉに対する
Ａ／Ｄ変換を行う旨のデータが含まれているので、ＦＩ
ＦＯ制御回路１１２_i以外のＦＩＦＯ制御回路１１２₁
〜１１２_nは、それぞれ対応するＦＩＦＯ回路１１４₁
〜１１４_nに対してデータ取り込み信号を活性化しな
い。従って、入力アナログ信号ＡＩＮｉから生成された
変換データＳ１０２は、入力アナログ信号ＡＩＮｉに対
応するＦＩＦＯ回路１１４_iのみに記憶されることにな
る。

【００２０】Ａ／Ｄ制御回路１１０は、例えば所定のア
ドレスを有するレジスタのＦＩＦＯ制御回路１１２_iに
対応するビットを論理値１にすることにより、ＦＩＦＯ
制御回路１１２_iに変換データＳ１０２が記憶されてい
ることを示す表示データを発生し、ＣＰＵ１３０に示
す。以上説明したＡ／Ｄ変換回路１０の動作は、ＣＰＵ
１３０あるいは外部からＡ／Ｄ変換の要求が起こるたび
に繰り返される。

【００２１】ＣＰＵ１３０がＦＩＦＯ制御回路１１２₁
〜１１２_nに記憶された変換データＳ１０２を読み出す
場合には、まず、Ａ／Ｄ制御回路１１０が表示データを
表示するアドレスのデータを読み出して、ＦＩＦＯ制御
回路１１２₁〜１１２_nの内、いずれに変換データＳ１
０２が記憶されているか確認する。表示データによりＦ
ＩＦＯ回路１１４_iに変換データＳ１０２が記憶されて
いることを認識したＣＰＵ１３０は、Ａ／Ｄ制御回路１
１０に対してＦＩＦＯ制御回路１１２_iに記憶された変
換データＳ１０２の出力を要求する。

【００２２】Ａ／Ｄ制御回路１１０は、ＦＩＦＯ制御回
路１１２_iを介してＦＩＦＯ回路１１４_iを制御し、デ
ータバス１２０に対して記憶した変換データＳ１０２を
変換データＳ１１４_iとして出力させる。ＣＰＵ１３０
は、ＦＩＦＯ回路１１４_iから出力された変換データＳ
１１４_iを取り込んで、所定の処理を行う。なお、表示
データを読み出すことにより、ＣＰＵ１３０は、ＦＩＦ
Ｏ回路１１４₁〜１１４_nの内、変換データＳ１０２を
記憶しているもの全てを一度に知ることができるので、
同時に複数の変換データＳ１０２をＦＩＦＯ制御回路１
１２ ₁〜１１２_nの内の複数から読み出すことが可能で
ある。

【００２３】ＣＰＵ１３０により、ＦＩＦＯ回路１１４
_iに記憶されていた変換データＳ１０２が全て読み出さ
れた場合、Ａ／Ｄ制御回路１１０は表示データの内、Ｆ
ＩＦＯ回路１１４_iに対応するビットを論理値０にして
ＦＩＦＯ回路１１４_iに変換データＳ１０２が記憶され
ていない旨をＣＰＵ１３０に示す。

【００２４】なお、以上説明した実施例においては、Ａ
／Ｄ制御回路１１０が所定のアドレスに表示データを表
示する場合について示したが、さらに、例えばＦＩＦＯ
回路１１４₁〜１１４_nが出力する変換データＳ１１４
₁〜Ｓ１１４_nの最上位ビットをＦＩＦＯが空か否かを
示すフラグとして用い、ＣＰＵ１３０がＦＩＦＯ回路１
１４₁〜１１４_nを読みだすたびに表示データを参照し
なくても済むようにＡ／Ｄ変換回路１０を構成してもよ
い。

【００２５】また、ＦＩＦＯ回路１１４₁〜１１４_nを
２つとしてダブルバッファとして用いたり、あるいは、
ＦＩＦＯ回路１１４₁１つのみとして、全ての入力アナ
ログ信号ＡＩＮ１〜ＡＩＮｎに対応する変換データＳ１
０２を、いずれの入力アナログ信号ＡＩＮ１〜ＡＩＮｎ
に対応するデータであるかを示すデータを付加してこの
ＦＩＦＯ回路に記憶させたりするように構成してもよ
い。

【００２６】また、例えばＦＩＦＯ回路１１４₁〜１１
４_nを入力アナログ信号ＡＩＮ１〜ＡＩＮｎと異なる数
とし、ＦＩＦＯ回路１１４₁〜１１４_nそれぞれに、そ
れぞれ異なる処理に用いる変換データを記憶するよう
に、つまり、ＦＩＦＯ回路１１４₁〜１１４_nを用途別
に設けるようにしてもよい。また、Ａ／Ｄ変換回路１０
はワンチップマイクロプロセッサに組み込んで用いる
他、ＣＰＵ１３０等と別個の半導体装置として構成して
もよい。

【００２７】

【発明の効果】以上述べたように、本発明に係る信号処
理回路によれば、複数チャンネル構成のアナログ・ディ
ジタル変換回路において、Ａ／Ｄ変換の結果を用いて処
理を行うＣＰＵ等に対し、Ａ／Ｄ変換結果が複数のメモ
リ回路のいずれに記憶されているかを表示することがで
きる。従って、Ａ／Ｄ変換に係る処理が単純になり、し
かも、処理時間を短くすることができる。また、本発明
に係る信号処理回路によれば、Ａ／Ｄ変換結果に基づい
て処理を行うＣＰＵ等が、先のＡ／Ｄ変換結果を読み出
す前に次のＡ／Ｄ変換が行われても、先のＡ／Ｄ変換結
果が失われることがない。

【００２８】また、本発明に係る信号処理回路によれ
は、複数の入力アナログ信号それぞれに対応するＡ／Ｄ
変換結果をバッファリングし、これらのＡ／Ｄ変換結果
をＣＰＵ等が一括して読み出すことができる。また、本
発明によれば、Ａ／Ｄ変換結果を用いた処理に係るソフ
トウェアを簡略化し、高速化することができる。

【図面の簡単な説明】

【図１】本発明に係るアナログ・ディジタル変換回路を
有するワンチップマイクロプロセッサの構成を示す図で
ある。

【図２】図１に示したＡ／Ｄ変換回路の動作を示すタイ
ミングチャートであって、（Ａ）はＡ／Ｄ制御回路から
出力される制御信号を示し、（Ｂ）は選択回路が出力す
る選択アナログ信号Ｓ１００を示し、（Ｃ）はＡ／Ｄ変
換器内部の制御信号を示し、（Ｄ）は所定のＦＩＦＯ制
御回路から対応するＦＩＦＯ回路に対して入力されるデ
ータ取り込み信号を示す。

【符号の説明】

１…ワンチップマイクロプロセッサ、１２０…データバ
ス、１３０…ＣＰＵ、１３２…ＲＡＭ、１３４…ＲＯ
Ｍ、１０…Ａ／Ｄ変換回路、１００…選択回路、１０２
…Ａ／Ｄ変換器、１１０…Ａ／Ｄ制御回路、１１２₁〜
１１２_n…ＦＩＦＯ制御回路、１１４₁〜１１４_n…Ｆ
ＩＦＯ回路

Claims

【特許請求の範囲】

【請求項１】変換指示信号に応じて複数のアナログ信号
の１つを選択してディジタルデータに変換するアナログ
・ディジタル変換回路と、複数のメモリ回路を有し、前記変換されたディジタルデ
ータを記録制御信号に応じた前記複数のメモリ回路のい
ずれかに記憶する記憶回路とを有する信号処理回路。
【請求項２】前記記憶回路の前記複数のメモリ回路のい
ずれに前記ディジタルデータが記憶されているかを表示
する表示回路をさらに有し、前記記憶回路は、読み出し信号に応じて前記複数のメモ
リ回路のいずれかに記憶された前記ディジタルデータを
出力する請求項１に記載の信号処理回路。
【請求項３】前記複数のメモリ回路は、それぞれＦＩＦ
Ｏ形式のメモリ回路である請求項１に記載の信号処理回
路。