JP2001243018A

JP2001243018A - データ変換装置

Info

Publication number: JP2001243018A
Application number: JP2000049783A
Authority: JP
Inventors: Soichiro Arai; 総一郎荒井; Hirobumi Isomura; 博文磯村
Original assignee: Denso Corp
Current assignee: Denso Corp
Priority date: 2000-02-25
Filing date: 2000-02-25
Publication date: 2001-09-07
Also published as: US20020018011A1; US6433716B2

Abstract

(57)【要約】【課題】要求項目の調停を迅速に行い、アナログ−デジ
タル間のデータ変換の高速化を実現する。【解決手段】ＡＤ変換装置は、アナログ制御部１０とデ
ジタル制御部２０とに大別される。アナログ制御部１０
において、ＡＤ変換部（ＡＤＣ）１２は、マルチプレク
サ１１を介して取り込んだアナログ入力をデジタル値に
変換する。また、デジタル制御部２０において、調停制
御部２１には、全ｍ個の要求項目からなるＡＤ変換要求
が各々、Ｒ１，Ｒ２，…Ｒｍのフラグ情報として取り込
まれる。調停制御部２１は、調停時毎に、フラグＲｉ
（ｉ＝１〜ｍ）の全てを２進重み付けする関数Ｆを用
い、その都度実施すべき要求項目を選択する。そして、
該選択した要求項目をアナログ制御部１０内のＡＤ変換
部１２に出力する。データ制御部２２は、ＡＤ変換部１
２によるＡＤ変換後の結果データを取り込み、そのデー
タをデータレジスタ部２３に順次格納する。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、アナログ入力をデ
ジタル値に変換するか、或いはデジタル入力をアナログ
値に変換するためのデータ変換装置に係り、同データ変
換装置において複数の要求項目が重複した場合の調停手
法に関するものである。

【０００２】

【従来の技術】例えば、自動車制御用の電子制御システ
ムでは、制御機能の高精度化や複雑化に伴い、車載制御
ユニット（ＥＣＵ）に取り込まれるアナログ入力が増え
つつあり、それに対応してＡＤ変換装置（アナログ／デ
ジタル変換装置）にＡＤ変換のための多数の要求項目が
発行される。こうして多数の要求項目があり、それらが
タイミング的に重複する場合、事前に決められた優先順
位に従い該当する要求項目を選別するための、いわゆる
調停が行われる。調停手法の一例として、特開平３−２
２５０５４号公報の信号処理方法では、複数のアナログ
信号を１回の変換タイミングにおいて順次デジタル信号
に変換するようにし、同一の情報を表すアナログ信号を
短い時間間隔でデジタル信号に変換するようにしてい
た。

【０００３】従来技術としてより具体的には、各要求項
目に対して要求の有無を表すフラグを与え、要求項目毎
にメモリにストアする。例えば、ストア有りを値
「１」、無しを値「０」で表す。そして、ＡＤ変換に際
し、各要求項目に優先度がある場合にはその順にフラグ
のストア有無を判別し、ＡＤ変換を行う要求項目を決定
する。この場合、上記フラグのストア有無を判別する処
理を、要求項目数だけいわばループ的に実施していた。

【０００４】すなわち、図７のフローチャートに示すよ
うに、優先順位の高い要求項目から順にフラグのストア
有無を判別し、ストア有りが見つかるまでループを回
す。そして、ストア有りが見つかると、該当する要求項
目を、次にＡＤ変換すべき要求項目として選択する。な
お、最後までストア有りが見つからなければそのままル
ープを抜ける。

【０００５】

【発明が解決しようとする課題】上記図７の処理により
調停を行う場合、優先順位の高い方からｉ番目の要求項
目に対するフラグを見つけ出すまでにｉ回のループが必
要となる。それ故、１ループの所要時間をＴｒ〔ｎｓｅ
ｃ〕とすると、その処理にＴｒ＊ｉ〔ｎｓｅｃ〕の時間
を要する。優先順位が最も低い要求項目の場合、Ｔｒ＊
全要求項目数〔ｎｓｅｃ〕の時間を要することになる。

【０００６】ＡＤ変換の要求項目数は益々増大する傾向
にあり、且つＡＤ変換の時間短縮に対する要望も強まり
つつあるが、上記従来技術では、ＡＤ変換毎に調停に費
やす処理時間が長く、ＡＤ変換の処理時間が短縮できな
い原因になっていた。なお、デジタル入力をアナログ値
に変換するＤＡ変換装置（デジタル／アナログ変換装
置）でも同様の問題が生ずる。

【０００７】本発明は、上記問題に着目してなされたも
のであって、その目的とするところは、要求項目の調停
を迅速に行い、アナログ−デジタル間のデータ変換の高
速化を実現することができるデータ変換装置を提供する
ことである。

【０００８】

【課題を解決するための手段】請求項１に記載のデータ
変換装置によれば、調停制御部は、全ｍ個の各要求項目
についてデータ変換の要求の有無をフラグ情報として取
り込むと共に、調停時毎に該フラグＲｉ（ｉ＝１〜ｍ）
をパラメータとする関数Ｆを用い、データ変換の要求が
有り且つその中で優先順位が最も高い要求項目を決定す
る。また、変換部は、該決定した要求項目に応じてデー
タ変換を行う。このデータ変換により、所望の順序に従
いアナログ入力がデジタル値に変換される、又はデジタ
ル入力がアナログ値に変換される。かかる場合、要求項
目の数分だけループ処理を行い次に実施すべき要求項目
を見つけ出すようにした従来技術とは異なり、調停が迅
速に行われ、データ変換の高速化が実現できる。

【０００９】請求項２に記載の発明では、前記関数Ｆ
は、全要求項目のフラグの値に基づき、演算結果が一意
になる関数であるので、関数Ｆの演算結果により、デー
タ変換すべき要求項目を容易に且つ適切に特定すること
ができる。

【００１０】かかる場合、請求項３に記載したように、
前記調停制御部は、前記関数Ｆの演算結果から、予め用
意されたテーブルを参照して各要求項目の優先順位付け
を行うのが望ましい。すなわち、テーブルを参照してデ
ータ変換すべき要求項目を特定することにより、その処
理及び工程が簡素化できる。

【００１１】また、請求項４に記載したように、前記関
数Ｆは、Ｆ＝Ｇ１＋Ｇ２＋・・・＋ＧｍＧｉ＝２^j×Ｒｉ（但し、ｉ＝１〜ｍ、ｊはｉ毎に異なる整数）で与えら
れると良い。本請求項の発明によれば、フラグＲｉと２
のｊ乗との積和の解が関数Ｆの演算結果となり、それは
第１〜第ｍ番目の各要求項目（各フラグ情報）について
２進重み付けがなされたものとなる。この場合、関数Ｆ
の演算結果は一意なものとなるので、データ変換すべき
要求項目を容易に且つ適切に特定することができる。ま
た特に、関数Ｆを単純積和形で実現することにより、処
理の簡素化及び高速化が実現できる。

【００１２】因みに、関数Ｇｉにおける２の指数ｊは、
ｉ毎に重複しない整数であれば良く、例えばｊ＝ｉ−
１，ｊ＝ｉ，ｊ＝ｉ＋１等、ｊ＝ｉ＋ｋ（ｋは整数）と
する。この場合、第１〜第ｍ番目の各フラグが隣接する
ビット上に整列することとなり、実用上好ましいものと
なる。

【００１３】より具体的には、請求項５に記載したよう
に、前記調停制御部は、関数Ｇｉ＝２^j×Ｒｉを算出す
るための乗算ロジックと、その算出された関数Ｇｉの結
果を全て加算する加算ロジックと、その加算結果から優
先順位付けを行う調停ロジックと、から構成されると良
い。この場合、乗算ロジック、加算ロジック及び調停ロ
ジックの各構成により、調停制御部が容易に実現でき
る。特に、本構成はハード化に適した構成であると言え
る。

【００１４】また、請求項６に記載したように、前記調
停ロジックでは、予め用意されたテーブルを参照して各
要求項目の優先順位付けが行われるので、テーブルを参
照してデータ変換すべき要求項目を特定することがで
き、その処理及び工程が簡素化できる。

【００１５】

【発明の実施の形態】以下、この発明を具体化した一実
施の形態を図面に従って説明する。本実施の形態では、
自動車用の電子制御システムにおいて、各種アナログ信
号を取り込み、そのアナログ信号を順次デジタル値に変
換するためのＡＤ変換装置（アナログ／デジタル変換装
置）について説明する。

【００１６】図１は、本ＡＤ変換装置の概略構成を示す
機能ブロック図である。同図に示すように、ＡＤ変換装
置は、アナログ入力をデジタル値に変換するためのアナ
ログ制御部１０と、その時々のＡＤ変換要求に従いアナ
ログ制御部１０でのＡＤ変換を指示する共に、ＡＤ変換
後の結果を取り込むためのデジタル制御部２０とに大別
される。

【００１７】アナログ制御部１０において、マルチプレ
クサ１１は、複数種のアナログ入力を取り込み、その時
々で指定されたチャンネルより何れかのアナログ入力を
出力する。ＡＤ変換部（ＡＤＣ）１２は、マルチプレク
サ１１を介して取り込んだアナログ入力をデジタル値に
変換する。

【００１８】また、デジタル制御部２０において、調停
制御部２１には、全ｍ個の要求項目からなるＡＤ変換要
求が入力される。各要求項目は、図示しないマイコン又
はインターフェースロジック等より発行されるものであ
り、その要求項目毎に、Ｒ１，Ｒ２，…Ｒｍのフラグ情
報として調停制御部２１に取り込まれる。各フラグＲ
１，Ｒ２，…ＲｍはＡＤ変換要求の有無を表し、０は要
求無しを、１は要求有りを表す。

【００１９】調停制御部２１は、ＡＤ変換要求の有無を
表す前記フラグ情報に基づいて各要求項目の調停を行
い、複数の要求項目について優先順位付けをして何れか
一つの要求項目を選択する。すなわち、マイコン等の要
求発行元が異なる周期で定期的にＡＤ変換を行う場合
や、割り込みにより要求を発生する場合等には、複数の
要求項目（要求有りの状態）が重複することがあり、か
かる場合に調停により何れか一つの要求項目を選択す
る。そして、該選択した要求項目をアナログ制御部１０
内のＡＤ変換部１２に出力する。但し、この調停制御部
２１の調停方式は本実施の形態の要旨部分であり、その
詳細は後述する。

【００２０】また、データ制御部２２は、前記ＡＤ変換
部１２によるＡＤ変換後の結果データを取り込み、その
データをデータレジスタ部２３に順次格納する。すなわ
ち、データレジスタ部２３はｍ個のデータレジスタを備
え、ＡＤ変換後のデジタル値が各要求項目に対応するデ
ータレジスタに格納される。図示しないマイコン等は、
データレジスタ部２３の数値を読み出すことによりＡＤ
変換の結果を得ることができる。

【００２１】次に、調停制御部２１の詳細な構成及び作
用について図２を用いて説明する。調停制御部２１はそ
の概要として、ＡＤ変換要求に応じたフラグＲｉ（ｉ＝
１〜ｍ）をパラメータとする関数Ｆを用い、調停時毎に
関数Ｆを計算する。そして、その結果から、要求が有り
且つ優先順位の高い要求を決定する。

【００２２】以下詳細には、調停制御部２１において、
レジスタ（又はメモリ）３１は１〜ｍ番目のフラグＲ１
〜Ｒｍの値を各々ストアする。乗算ロジック部３２はフ
ラグＲｉ毎に設けられ、ｉ番目（ｉ＝１〜ｍ）の要求項
目に対して各々独立にフラグＲｉの値と「２^(i-1)」と
を乗算する。また、加算ロジック部３３は、各乗算ロジ
ック部３２の結果を全て加算する。

【００２３】かかる場合、乗算ロジック部３２で実現さ
れる関数Ｇｉ、加算ロジック部３３で実現される関数Ｆ
は、Ｇｉ＝２^(i-1)×Ｒｉ（ｉ＝１〜ｍ）Ｆ＝ΣＧｉ＝２^0×Ｒ１＋２^1×Ｒ２＋…＋２^(m-1)×Ｒｍで表される。この関数Ｆによれば一意の演算結果が得ら
れ、それは各フラグ情報が２進重み付けされたものとな
る。このとき、加算ロジック部３３では、加算処理がビ
ット演算の右シフト又は左シフトにて達成できる。

【００２４】そして、加算ロジック部３３で導出された
結果は、調停ロジックとしてのテーブル参照ロジック部
３４に取り込まれる。テーブル参照ロジック部３４で
は、例えば図３に示すテーブルを用い、関数Ｆの演算結
果（各フラグＲｉが２進重み付けされた結果）からＡＤ
変換を行うべき要求項目を選択する。つまり、その時
「１」である要求項目フラグのうち、最も優先順位の高
い要求項目を、ＡＤ変換を行うべき要求項目として選択
する。

【００２５】なお、図３では、Ｒ１，Ｒ２，…Ｒｍが元
々の優先順位に併せて順に並ぶ事例について示すが、そ
の優先順位の並びは任意でよい。何れにしろ、図３のテ
ーブルは、関数Ｆの演算結果から一つの要求項目が導出
されるものであれば良い。また、上記調停制御部２１の
各演算ロジックは、ハードウエア又はソフトウエアの何
れで実現されても良い。

【００２６】次に、ＡＤ変換の実行タイミングを図４の
タイムチャートを用いて説明する。図４には、（ａ）調
停方式１と（ｂ）調停方式２とについて、ＡＤ変換の要
求に伴い調停並びにＡＤ変換が実施される様子を示す。
図４において、下向きの矢印がＡＤ変換の要求が発生し
たタイミングを示す。また、左右方向の矢印の区間が各
個のＡＤ変換期間を示し、その先頭部分（図の左端部）
で要求項目の調停が行われる。なお説明の便宜上、ここ
では要求項目を３個とし、これら３つの要求項目１，要
求項目２，要求項目３はその数が大きいほど優先順位が
高いこととする（図では、各要求項目を丸数字で表
す）。すなわち、要求項目１が最も優先順位が低く、要
求項目３が最も優先順位が高い。

【００２７】先ずは（ａ）に示す調停方式１を説明す
る。この調停方式１では、ＡＤ変換の要求が入ると直ぐ
に前記調停制御部２１による調停が行われ、その調停の
結果に従い、該当する要求項目のＡＤ変換が行われる。
また、ＡＤ変換の要求時に既にＡＤ変換が行われている
場合は、実施中の要求項目と新たな要求項目とについて
調停が行われ、その調停の結果に従い新たなＡＤ変換が
再開される。

【００２８】実際には、例えば図の（１）の期間のよう
に、最も優先順位の低い要求項目１が単独で入る場合、
その要求項目１に従い直ちにＡＤ変換が実施される。す
なわち、全３つの要求項目を各々フラグＲ１，Ｒ２，Ｒ
３（優先順位Ｒ１＜Ｒ２＜Ｒ３）で表し、こられ要求項
目が前記図２の調停制御部２１で調停されることを考え
ると、各要求項目のフラグ情報が関数Ｆにより２進重み
付けされる。このとき、Ｒ１＝１，Ｒ２＝０，Ｒ３＝０
となり、例えば図５のテーブルを参照することにより、
要求項目１（フラグＲ１）がＡＤ変換を行うべき要求で
あると判断される。

【００２９】また、（２）の期間のようにＡＤ変換の実
施中に別のＡＤ変換要求が発生する場合、実施中のＡＤ
変換に係る要求項目も含め、複数の要求項目について調
停が行われる。すなわち、（２）の期間において、要求
項目１に応じたＡＤ変換中に要求項目２によりＡＤ変換
が要求される時、その調停時にはＲ１＝１，Ｒ２＝１，
Ｒ３＝０となり、調停制御部２１では図５のテーブルを
参照することにより、要求項目２（フラグＲ２）がＡＤ
変換を行うべき要求であると判断される。その後、要求
項目２のＡＤ変換が完了すると、該当するフラグＲ２が
クリアされる。従って、Ｒ１＝１，Ｒ２＝０，Ｒ３＝０
となり、その時の調停ではＡＤ変換を行うべき要求とし
て要求項目１（フラグＲ１）が選択され、要求項目１に
応じたＡＤ変換が実施される。

【００３０】（３）の期間も同様に、要求項目が重複し
た場合、調停制御部２１での調停により図示の如くＡＤ
変換を行うべき要求が選択され、要求項目３→要求項目
２→要求項目１の順にＡＤ変換が実施される。

【００３１】一方、図４の（ｂ）に示す調停方式２で
は、ＡＤ変換の要求が発生し且つ前記ＡＤ変換部１２が
使用中でなければ調停が行われ、その調停の結果に従
い、該当する要求項目のＡＤ変換が行われる。また、調
停方式１との違いとして、ＡＤ変換の要求時に既にＡＤ
変換が行われている場合は、その実行中のＡＤ変換が終
了するのを待って調停が行われる。

【００３２】調停方式２について、前述した調停方式１
との違いを以下に説明する。例えば図４の（２）の期間
では、要求項目１に応じたＡＤ変換中に要求項目２によ
りＡＤ変換が要求されるが、調停が直ちに行われるので
はなく、要求項目１のＡＤ変換が終了するタイミングで
調停が行われ、要求項目２のＡＤ変換が行われる。

【００３３】また、（３）の期間では、要求項目１に応
じたＡＤ変換中に要求項目２及び３により各々ＡＤ変換
が要求されるが、やはり調停が直ちに行われるのではな
く、要求項目１のＡＤ変換が終了するタイミングで調停
が行われ、要求項目３→要求項目２の順にＡＤ変換が行
われる。

【００３４】以上詳述した本実施の形態によれば、以下
に示す効果が得られる。（イ）調停時毎に、フラグＲｉ（ｉ＝１〜ｍ）の全てを
２進重み付けする関数Ｆを用い、その都度実施すべき要
求項目を選択するようにしたので、要求項目の数分だけ
ループ処理を行い次に実施すべき要求を見つけ出すよう
にした従来技術とは異なり、調停が迅速に行われるよう
になり、ＡＤ変換の高速化が実現できる。

【００３５】（ロ）関数Ｆを単純積和形で実現すること
により、処理の簡素化及び高速化が実現できる。この場
合、乗算ロジック部３２、加算ロジック部３３及びテー
ブル参照ロジック部３４の各ロジックより調停制御部２
１が構成されるので、当該調停制御部２１がハード構成
にて容易に実現できる。特に、乗算ロジック部３２が各
々独立に関数Ｇを計算するので、計算の段数が増えて処
理が遅れるといった不都合も生じない。

【００３６】（ハ）関数Ｆの演算結果から、予め用意さ
れたテーブルを参照して各要求項目の優先順位付けを行
うので、その処理及び工程が簡素化できる。また、この
テーブルを任意に書き換えることにより各要求項目の優
先順位が容易に変更でき、これら優先順位付けに関する
情報が第３者に漏れにくくなる。つまり、優先順位情報
の隠蔽を容易に行うことができる。

【００３７】なお本発明は、上記以外に次の形態にて具
体化できる。上記実施の形態では、Ｇｉ＝２^(i-1)×Ｒｉ（ｉ＝１〜ｍ）Ｆ＝ΣＧｉとし、フラグＲｉと２の（ｉ−１）乗との積和により関
数Ｆの演算を実施したが、関数Ｇｉにおける２の指数
（ｉ−１）は「ｉ＋ｋ（ｋは整数）」で与えられるもの
であれば良い。つまり、２の指数をｉ，ｉ＋１等に変更
しても良い。また、Ｇｉ＝２^j×Ｒｉ（指数ｊはｉ毎に
異なる整数（重複しない整数））としても良い。

【００３８】更に広義には、上記関数Ｆは、演算結果が
一意になることを条件に、単純積和形以外の他の関数に
変更しても良い。何れにしろ、全要求項目のフラグの値
に基づき演算結果が一意になる関数Ｆを用いることによ
り、ＡＤ変換すべき要求項目を容易に且つ適切に特定す
ることができる。

【００３９】上記実施の形態では、本発明をＡＤ変換装
置に具体化した事例を説明したが、ＤＡ変換装置（デジ
タル／アナログ変換装置）としての具体化も可能であ
る。図６にはＤＡ変換装置４０の概要を示す。図中、調
停制御部４１には、ＤＡ変換のための全ｍ個の要求項目
が入力される。このとき、各要求項目は、Ｒ１，Ｒ２，
…Ｒｍのフラグ情報として取り込まれる。ここで、各フ
ラグＲ１，Ｒ２，…ＲｍはＤＡ変換要求の有無を表し、
０は要求無しを、１は要求有りを表す。

【００４０】調停制御部４１は、ＤＡ変換要求の有無を
表す前記フラグ情報に基づいて各要求項目の調停を行
い、複数の要求項目について優先順位付けをして何れか
一つの要求項目を選択する。すなわち、複数の要求項目
（要求有りの状態）が重複する場合に、調停により何れ
か一つの要求項目を選択する。そして、該選択した要求
項目をＤＡ変換部（ＤＡＣ）４２に出力し、ＤＡ変換部
４２は、ＤＡ変換後のアナログ信号を出力する。

【００４１】かかる場合、調停制御部４１での調停は、
上記ＡＤ変換装置として説明した構成作用に準ずるもの
であり（図２，図３参照）、その概要として、ＤＡ変換
要求に応じたフラグＲｉ（ｉ＝１〜ｍ）をパラメータと
する、例えば単純積和形の関数Ｆを用い、調停時毎に関
数Ｆを計算する。そして、その演算結果から、その時
「１」である要求項目フラグのうち、最も優先順位の高
い要求項目を次にＤＡ変換を行うべき要求項目として決
定する。すなわち、関数Ｆによれば一意の演算結果が得
られ、その演算結果によりテーブルが参照され、次にＤ
Ａ変換を行うべき要求項目が選択される。

【００４２】こうしてＤＡ変換装置として具体化される
場合にも、既述の通り要求項目の数分だけループ処理を
行い次に実施すべき要求を見つけ出すようにした従来技
術とは異なり、調停が迅速に行われるようになりＤＡ変
換の高速化を実現することができる。

【００４３】上記調停制御部２１，４１において、フィ
ールドプログラマブルゲートアレイＦＰＧＡ（Field Pr
ogrammable Gate Array ）にて関数Ｆを具体化し、任意
に書き換え可能な構成としても良い。

【図面の簡単な説明】

【図１】発明の実施の形態におけるＡＤ変換装置の概要
を示す構成図。

【図２】調停制御部の概要を示すブロック図。

【図３】要求項目を選択するためのテーブルの一例を示
す図。

【図４】ＡＤ変換の実行タイミングを示すタイムチャー
ト。

【図５】要求項目を選択するためのテーブルの一例を示
す図。

【図６】ＤＡ変換装置の概要を示す構成図。

【図７】従来技術において調停の手順を示すフローチャ
ート。

【符号の説明】

１０…アナログ制御部、１２…ＡＤ変換部、２０…デジ
タル制御部、２１…調停制御部、３２…乗算ロジック
部、３３…加算ロジック部、３４…テーブル参照ロジッ
ク部、４０…ＤＡ変換装置、４１…調停制御部、４２…
ＤＡ変換部。

Claims

【特許請求の範囲】

【請求項１】アナログ−デジタル間のデータ変換のため
の複数の要求項目に対して調停を行い、その結果に従っ
てアナログ−デジタル間のデータ変換を行うデータ変換
装置において、全ｍ個の各要求項目についてデータ変換の要求の有無を
フラグ情報として取り込むと共に、調停時毎に該フラグ
Ｒｉ（ｉ＝１〜ｍ）をパラメータとする関数Ｆを用い、
データ変換の要求が有り且つその中で優先順位が最も高
い要求項目を決定する調停制御部と、該決定した要求項目に応じてデータ変換を行う変換部
と、を備えることを特徴とするデータ変換装置。
【請求項２】前記関数Ｆは、全要求項目のフラグの値に
基づき、演算結果が一意になる関数である請求項１に記
載のデータ変換装置。
【請求項３】前記調停制御部は、前記関数Ｆの演算結果
から、予め用意されたテーブルを参照して各要求項目の
優先順位付けを行う請求項２に記載のデータ変換装置。
【請求項４】前記関数Ｆは、Ｆ＝Ｇ１＋Ｇ２＋・・・＋ＧｍＧｉ＝２^j×Ｒｉ（但し、ｉ＝１〜ｍ、ｊはｉ毎に異なる整数）で与えら
れる請求項１に記載のデータ変換装置。
【請求項５】請求項４に記載のデータ変換装置におい
て、前記調停制御部は、関数Ｇｉ＝２^j×Ｒｉを算出するための乗算ロジック
と、その算出された関数Ｇｉの結果を全て加算する加算ロジ
ックと、その加算結果から優先順位付けを行う調停ロジックと、
から構成されるデータ変換装置。
【請求項６】請求項５に記載のデータ変換装置におい
て、前記調停ロジックでは、予め用意されたテーブルを参照
して各要求項目の優先順位付けが行われるデータ変換装
置。