JPH06123757A - 試験装置 - Google Patents
試験装置Info
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- JPH06123757A JPH06123757A JP4274380A JP27438092A JPH06123757A JP H06123757 A JPH06123757 A JP H06123757A JP 4274380 A JP4274380 A JP 4274380A JP 27438092 A JP27438092 A JP 27438092A JP H06123757 A JPH06123757 A JP H06123757A
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Abstract
(57)【要約】
【目的】 ＤＳＰが、複雑な処理を行わずに、データを
メモリに書き込むことができるようにして、処理時間の
短縮を図れる試験装置を実現することを目的にする。 【構成】 本発明は、デジタル／アナログ変換あるいは
アナログ／デジタル変換を行う機能を含む試験対象を試
験する試験装置に改良を加えたものである。本装置は、
試験対象に与えるデータを記憶する第１の記憶部と、こ
の第１の記憶部から読みだされたパラレルデータをシル
アルデータに変換し、試験対象に出力するパラレル／シ
リアル変換手段と、コード長が設定され、第１の記憶部
に記憶されているパラレルデータを設定されたコード長
に区切って順次出力するためのアドレスを第１の記憶部
に与える第１のアドレス指示手段と、を有することを特
徴とする装置である。
メモリに書き込むことができるようにして、処理時間の
短縮を図れる試験装置を実現することを目的にする。 【構成】 本発明は、デジタル／アナログ変換あるいは
アナログ／デジタル変換を行う機能を含む試験対象を試
験する試験装置に改良を加えたものである。本装置は、
試験対象に与えるデータを記憶する第１の記憶部と、こ
の第１の記憶部から読みだされたパラレルデータをシル
アルデータに変換し、試験対象に出力するパラレル／シ
リアル変換手段と、コード長が設定され、第１の記憶部
に記憶されているパラレルデータを設定されたコード長
に区切って順次出力するためのアドレスを第１の記憶部
に与える第１のアドレス指示手段と、を有することを特
徴とする装置である。
Description
【０００１】
【産業上の利用分野】本発明は、Ａ／Ｄ（アナログ／デ
ジタル）変換あるいはＤ／Ａ（デジタル／アナログ）変
換機能を含んで構成されるＬＳＩなどの試験対象の試験
を行う試験装置に関し、更に詳しくは、試験対象に与え
るデータの発生、取り込みを操作性よく行えるようにし
た試験装置に関するものである。
ジタル）変換あるいはＤ／Ａ（デジタル／アナログ）変
換機能を含んで構成されるＬＳＩなどの試験対象の試験
を行う試験装置に関し、更に詳しくは、試験対象に与え
るデータの発生、取り込みを操作性よく行えるようにし
た試験装置に関するものである。
【０００２】
【従来の技術】従来、Ａ／Ｄ変換あるいはＤ／Ａ変換機
能を含むＬＳＩの試験を行うＬＳＩテスタのメモリは、
例えば、図６に示すようにＬＳＩに与えるデータである
ＤＳＰ（デジタルシグナルプロセッサ）で演算処理され
たデータを格納している。図において、メモリは、１つ
のアドレスに対し８ビット格納することができる。そし
て、メモリは、５ビットで１コードのデータを連続的に
格納している。この１コードのデータをＤ／Ａ変換器の
試験のためのデジタルデータとする。これらのデータ群
によりＤ／Ａ変換を行うと、例えば図７に示すような波
形を形成する。ここで、×はデジタルデータが波形のど
の部分を形成しているかを示す。
能を含むＬＳＩの試験を行うＬＳＩテスタのメモリは、
例えば、図６に示すようにＬＳＩに与えるデータである
ＤＳＰ（デジタルシグナルプロセッサ）で演算処理され
たデータを格納している。図において、メモリは、１つ
のアドレスに対し８ビット格納することができる。そし
て、メモリは、５ビットで１コードのデータを連続的に
格納している。この１コードのデータをＤ／Ａ変換器の
試験のためのデジタルデータとする。これらのデータ群
によりＤ／Ａ変換を行うと、例えば図７に示すような波
形を形成する。ここで、×はデジタルデータが波形のど
の部分を形成しているかを示す。
【０００３】上記のようなデータを格納するメモリか
ら、Ｄ／Ａ変換機能を有するＬＳＩに被試験信号として
のデータを与える場合、データをパラレルデータからシ
リアルデータへ変換する必要がある。このような場合、
従来はセレクタによりパラレル／シリアル変換を行って
いた。このため、ＤＳＰは、出力データをどのようにメ
モリに配置するかを長い時間かけて検討する必要があっ
た。
ら、Ｄ／Ａ変換機能を有するＬＳＩに被試験信号として
のデータを与える場合、データをパラレルデータからシ
リアルデータへ変換する必要がある。このような場合、
従来はセレクタによりパラレル／シリアル変換を行って
いた。このため、ＤＳＰは、出力データをどのようにメ
モリに配置するかを長い時間かけて検討する必要があっ
た。
【０００４】また、Ａ／Ｄ変換の結果のシリアルデータ
をパラレルデータに変換する場合、シフトレジスタによ
り、連続してメモリに格納を行っていた。このような場
合、出力結果のデータを用いて演算するとき、１コード
ごとにデータとして取り込まなければならない。したが
って、Ａ／Ｄ変換の結果を用いて演算処理を行うＤＳＰ
は、複雑な処理をして、１コードごとにメモリ内のデー
タを区切らなければならない。
をパラレルデータに変換する場合、シフトレジスタによ
り、連続してメモリに格納を行っていた。このような場
合、出力結果のデータを用いて演算するとき、１コード
ごとにデータとして取り込まなければならない。したが
って、Ａ／Ｄ変換の結果を用いて演算処理を行うＤＳＰ
は、複雑な処理をして、１コードごとにメモリ内のデー
タを区切らなければならない。
【０００５】
【発明が解決しようとする課題】本発明の目的は、ＤＳ
Ｐが、複雑な処理を行わずに、データをメモリに書き込
むことができ、また、被試験対象から得られるデータを
メモリから読み込むことができるようにして、処理時間
の短縮を図れる試験装置を実現することにある。
Ｐが、複雑な処理を行わずに、データをメモリに書き込
むことができ、また、被試験対象から得られるデータを
メモリから読み込むことができるようにして、処理時間
の短縮を図れる試験装置を実現することにある。
【０００６】
【課題を解決するための手段】本発明は、デジタル／ア
ナログ変換あるいはアナログ／デジタル変換を行う機能
を含む試験対象を試験する試験装置において、前記試験
対象に与えるデータを記憶する第１の記憶部と、この第
１の記憶部から読みだされたパラレルデータをシルアル
データに変換し、試験対象に出力するパラレル／シリア
ル変換手段と、コード長が設定され、前記第１の記憶部
に記憶されているパラレルデータを設定されたコード長
に区切って順次出力するためのアドレスを第１の記憶部
に与える第１のアドレス指示手段と、を有することを特
徴とするものである。また、前記試験対象から出力され
るシリアルデータをパラレルデータに変換するシリアル
／パラレル変換手段と、このシリアル／パラレル変換手
段からの出力データを記憶する第２の記憶部と、コード
長が設定され、前記シリアル／パラレル変換手段からの
データを設定されたコード長に区切って順次格納するた
めのアドレスを前記第２の記憶部に与える第２のアドレ
ス指示手段と、を有することを特徴とするものである。
ナログ変換あるいはアナログ／デジタル変換を行う機能
を含む試験対象を試験する試験装置において、前記試験
対象に与えるデータを記憶する第１の記憶部と、この第
１の記憶部から読みだされたパラレルデータをシルアル
データに変換し、試験対象に出力するパラレル／シリア
ル変換手段と、コード長が設定され、前記第１の記憶部
に記憶されているパラレルデータを設定されたコード長
に区切って順次出力するためのアドレスを第１の記憶部
に与える第１のアドレス指示手段と、を有することを特
徴とするものである。また、前記試験対象から出力され
るシリアルデータをパラレルデータに変換するシリアル
／パラレル変換手段と、このシリアル／パラレル変換手
段からの出力データを記憶する第２の記憶部と、コード
長が設定され、前記シリアル／パラレル変換手段からの
データを設定されたコード長に区切って順次格納するた
めのアドレスを前記第２の記憶部に与える第２のアドレ
ス指示手段と、を有することを特徴とするものである。
【０００７】
【作用】このような本発明では、アドレス指示手段を設
けたことにより、任意長のシリアルデジタルシグナルの
発生、取り込みをＤＳＰが取り扱いやすい形で行うこと
ができ、試験装置の演算処理の時間を短縮できる。
けたことにより、任意長のシリアルデジタルシグナルの
発生、取り込みをＤＳＰが取り扱いやすい形で行うこと
ができ、試験装置の演算処理の時間を短縮できる。
【０００８】
【実施例】以下図面を用いて本発明を説明する。図１は
本発明の一実施例を示した構成図である。図において、
１はＤＳＰで、試験対象（ＤＵＴ）５に出力するデジタ
ルシグナルを出力したり、あるいは、ＤＵＴ５から出力
されるデータを入力して演算処理する。２は第１の記憶
部で、ＤＳＰ１で計算したＤＵＴ５に与えるデジタルの
データを記憶する。３はパラレル／シリアル変換部で、
第１の記憶部２から読みだされたパラレルデータをシル
アルデータに変換し、ＤＵＴ５に出力する。４は第１の
アドレス指示部で、コード長が設定され、第１の記憶部
２に記憶されているパラレルデータを設定されたコード
長に区切って順次出力するためのアドレスを第１の記憶
部２に与える。ＤＵＴ５は、Ａ／Ｄ変換あるいはＤ／Ａ
変換機能を含んでいるものである。６はシリアル／パラ
レル変換部で、ＤＵＴ５から出力されるシリアルデータ
をパラレルデータに変換する。７は第２の記憶部で、シ
リアル／パラレル変換部６からの出力データを記憶す
る。８はアドレス指示部で、コード長が設定され、シリ
アル／パラレル変換部６からのデータを設定されたコー
ド長に区切って順次格納するためのアドレスを第２の記
憶部７に与える。
本発明の一実施例を示した構成図である。図において、
１はＤＳＰで、試験対象（ＤＵＴ）５に出力するデジタ
ルシグナルを出力したり、あるいは、ＤＵＴ５から出力
されるデータを入力して演算処理する。２は第１の記憶
部で、ＤＳＰ１で計算したＤＵＴ５に与えるデジタルの
データを記憶する。３はパラレル／シリアル変換部で、
第１の記憶部２から読みだされたパラレルデータをシル
アルデータに変換し、ＤＵＴ５に出力する。４は第１の
アドレス指示部で、コード長が設定され、第１の記憶部
２に記憶されているパラレルデータを設定されたコード
長に区切って順次出力するためのアドレスを第１の記憶
部２に与える。ＤＵＴ５は、Ａ／Ｄ変換あるいはＤ／Ａ
変換機能を含んでいるものである。６はシリアル／パラ
レル変換部で、ＤＵＴ５から出力されるシリアルデータ
をパラレルデータに変換する。７は第２の記憶部で、シ
リアル／パラレル変換部６からの出力データを記憶す
る。８はアドレス指示部で、コード長が設定され、シリ
アル／パラレル変換部６からのデータを設定されたコー
ド長に区切って順次格納するためのアドレスを第２の記
憶部７に与える。
【０００９】次に、上記の装置の具体例を示す。図２は
図１の装置の具体的構成を示した図である。図におい
て、９０，９１はバッファで、ＤＳＰ１と第１の記憶部
であるメモリ２あるいは第２の記憶部であるメモリ７と
の間に設けられる。９２，９３はセレクタで、ＤＳＰ１
から出力するアドレスと、アドレス指示部４あるいはア
ドレス指示部８から出力するアドレスと、を選択する。
図１の装置の具体的構成を示した図である。図におい
て、９０，９１はバッファで、ＤＳＰ１と第１の記憶部
であるメモリ２あるいは第２の記憶部であるメモリ７と
の間に設けられる。９２，９３はセレクタで、ＤＳＰ１
から出力するアドレスと、アドレス指示部４あるいはア
ドレス指示部８から出力するアドレスと、を選択する。
【００１０】アドレス指示部４において、４１はレジス
タで、ＤＳＰ１からのコード長であるビット数を保持す
る。４２はダウンカウンタで、レジスタ４１からビット
数を取り込んでクロックごとにカウントを行い、カウン
ト数をパラレル／シリアル変換部であるセレクタ３０に
出力する。４３はカウンタで、ダウンカウンタ４２のビ
ット数カウント終了時の出力によりカウントアップし、
カウント結果をメモリ２のアドレスとして出力する。
タで、ＤＳＰ１からのコード長であるビット数を保持す
る。４２はダウンカウンタで、レジスタ４１からビット
数を取り込んでクロックごとにカウントを行い、カウン
ト数をパラレル／シリアル変換部であるセレクタ３０に
出力する。４３はカウンタで、ダウンカウンタ４２のビ
ット数カウント終了時の出力によりカウントアップし、
カウント結果をメモリ２のアドレスとして出力する。
【００１１】アドレス指示部８において、８１，８２，
８３は、それぞれアドレス指示部４のレジスタ４１、ダ
ウンカウンタ４２、カウンタ４３に対応する。相違点
は、ダウンカウンタ８２はカウント終了時の出力はする
が、カウント数の出力しないことである。そして、シリ
アル／パラレル変換部であるシフトレジスタ６０は、ク
ロックの信号を受けて、シリアル／パラレル変換を行
う。
８３は、それぞれアドレス指示部４のレジスタ４１、ダ
ウンカウンタ４２、カウンタ４３に対応する。相違点
は、ダウンカウンタ８２はカウント終了時の出力はする
が、カウント数の出力しないことである。そして、シリ
アル／パラレル変換部であるシフトレジスタ６０は、ク
ロックの信号を受けて、シリアル／パラレル変換を行
う。
【００１２】このような装置の動作を以下で説明する。
ここでは、ＤＳＰ１のメモリ２あるいはメモリ７に対す
る書き込み動作あるいは読み込み動作については省略す
る。図３は、図２の装置のメモリの構成図である。本実
施例においては、メモリのデータの格納単位を１６ビッ
トとし、設定される１コード長が５ビットの場合につい
て示す。このように本発明の場合、メモリの１コードの
格納は、アドレス単位としている。
ここでは、ＤＳＰ１のメモリ２あるいはメモリ７に対す
る書き込み動作あるいは読み込み動作については省略す
る。図３は、図２の装置のメモリの構成図である。本実
施例においては、メモリのデータの格納単位を１６ビッ
トとし、設定される１コード長が５ビットの場合につい
て示す。このように本発明の場合、メモリの１コードの
格納は、アドレス単位としている。
【００１３】まず始めにＤＵＴ５にデータを出力すると
きの動作について説明する。図４は、図２の装置のデー
タを出力する動作を示したタイムチャートである。図に
おいて、ａはクロック、ｂはダウンカウンタ４２による
カウント値、ｃはダウンカウンタ４２のカウント終了時
の出力、ｄはカウンタ４３による出力ｃのカウント値で
ある。ｅはカウント値ｄをアドレスとしたメモリのデー
タ、ｆはセレクタ３０でデータｅをカウント値ｂにより
選択されるシリアルデータである。
きの動作について説明する。図４は、図２の装置のデー
タを出力する動作を示したタイムチャートである。図に
おいて、ａはクロック、ｂはダウンカウンタ４２による
カウント値、ｃはダウンカウンタ４２のカウント終了時
の出力、ｄはカウンタ４３による出力ｃのカウント値で
ある。ｅはカウント値ｄをアドレスとしたメモリのデー
タ、ｆはセレクタ３０でデータｅをカウント値ｂにより
選択されるシリアルデータである。
【００１４】ダウンカウンタ４２は、レジスタ４１に設
定されている数値、例えば４をダウンカウントする。そ
して、カウント値ｂをセレクタ３０に送出する。また、
カウント値ｂが０のとき、出力ｃをローレベルにし、そ
の他のときはハイレベルにする。そして、ローレベルか
らハイレベルに立ち上がるときに、カウンタ４３はカウ
ントする。このカウント値ｄをメモリ２のアドレスとす
る。このアドレスに従いメモリ２は、データｅをセレク
タ３０に送る。セレクタ３０は、カウント値ｂに従いデ
ータｅのどのビットを出力するか選択する。
定されている数値、例えば４をダウンカウントする。そ
して、カウント値ｂをセレクタ３０に送出する。また、
カウント値ｂが０のとき、出力ｃをローレベルにし、そ
の他のときはハイレベルにする。そして、ローレベルか
らハイレベルに立ち上がるときに、カウンタ４３はカウ
ントする。このカウント値ｄをメモリ２のアドレスとす
る。このアドレスに従いメモリ２は、データｅをセレク
タ３０に送る。セレクタ３０は、カウント値ｂに従いデ
ータｅのどのビットを出力するか選択する。
【００１５】次にＤＵＴ５からデータを入力するときの
動作について説明する。図５は、図２の装置のデータを
入力する動作を示したタイムチャートである。図におい
て、ｇはクロック、ｈはダウンカウンタ８２のカウント
終了時の出力、ｉは出力ｈのカウンタ８３によるカウン
ト値である。ｊはＤＵＴ５からのシリアルデータ、ｋは
データｊをクロックｇによりシフトレジスタ６０でシフ
トさせたパラレルデータである。
動作について説明する。図５は、図２の装置のデータを
入力する動作を示したタイムチャートである。図におい
て、ｇはクロック、ｈはダウンカウンタ８２のカウント
終了時の出力、ｉは出力ｈのカウンタ８３によるカウン
ト値である。ｊはＤＵＴ５からのシリアルデータ、ｋは
データｊをクロックｇによりシフトレジスタ６０でシフ
トさせたパラレルデータである。
【００１６】ダウンカウンタ８２は、ダウンカウンタ４
２と同様に、レジスタ８１に設定されている数値、例え
ば４をダウンカウントする。そして、カウント値が０の
とき、出力ｈをローレベルにし、その他をハイレベルに
する。そして、ローレベルからハイレベルに立ち上がる
ときに、カウンタ８３はカウントする。このカウント値
ｉをメモリ７のアドレスとする。シフトレジスタ６０
は、クロックｇに従ってシリアルデータｊを順次シフト
させて、パラレルデータｋとする。そして、パラレルデ
ータｋをカウント値ｉであるメモリ７のアドレスに順次
書き込む。最終的に、カウント値ｉが変化する前の値が
メモリ７のデータとして書き込まれる。
２と同様に、レジスタ８１に設定されている数値、例え
ば４をダウンカウントする。そして、カウント値が０の
とき、出力ｈをローレベルにし、その他をハイレベルに
する。そして、ローレベルからハイレベルに立ち上がる
ときに、カウンタ８３はカウントする。このカウント値
ｉをメモリ７のアドレスとする。シフトレジスタ６０
は、クロックｇに従ってシリアルデータｊを順次シフト
させて、パラレルデータｋとする。そして、パラレルデ
ータｋをカウント値ｉであるメモリ７のアドレスに順次
書き込む。最終的に、カウント値ｉが変化する前の値が
メモリ７のデータとして書き込まれる。
【００１７】以上のようにセレクタ３０あるいはシフト
レジスタ６０と同期を取って、メモリのアドレスを送出
しているので、メモリのアドレスごとにデータを送出あ
るいは格納できる。また、１コードのビット数に応じた
カウント動作を行うので、記憶部のアドレスに格納でき
るビット数まで、試験対象に与えるデータに対応でき
る。
レジスタ６０と同期を取って、メモリのアドレスを送出
しているので、メモリのアドレスごとにデータを送出あ
るいは格納できる。また、１コードのビット数に応じた
カウント動作を行うので、記憶部のアドレスに格納でき
るビット数まで、試験対象に与えるデータに対応でき
る。
【００１８】なお、本発明はこれに限定されるものでは
なく、ＬＳＩテスタとしてではなく、Ａ／ＤあるいはＤ
／Ａ変換器の試験装置でもよい。また、Ａ／Ｄ変換への
入力のアナログ信号、あるいは、Ｄ／Ａ変換の出力であ
るアナログ信号は、試験装置内のＤ／Ａ変換器あるいは
Ａ／Ｄ変換器によりアナログ信号をデジタル信号である
シリアルデータにして処理する構成にしてもよい。
なく、ＬＳＩテスタとしてではなく、Ａ／ＤあるいはＤ
／Ａ変換器の試験装置でもよい。また、Ａ／Ｄ変換への
入力のアナログ信号、あるいは、Ｄ／Ａ変換の出力であ
るアナログ信号は、試験装置内のＤ／Ａ変換器あるいは
Ａ／Ｄ変換器によりアナログ信号をデジタル信号である
シリアルデータにして処理する構成にしてもよい。
【００１９】
【発明の効果】本発明によれば、以下のような効果があ
る。第１のアドレス指示手段を設けたことにより、設定
される任意のコード長に対応してアドレスを指示するの
で、ＤＳＰは、試験対象に送出するデータを連続的に第
１の記憶部に格納しなくてもよい。また、第２のアドレ
ス手段を設けたことにより、試験対象から出力されるデ
ータを、設定される任意のコード長に対応してアドレス
を割り付けて第２の記憶部に格納できるため、ＤＳＰ
は、第２の記憶部内のデータを１コードごとに分離しな
くてもよい。したがって、ＤＳＰは複雑な処理を行う必
要がないので、演算処理の時間を短縮できる。そして、
アドレス指示手段は設定されたコード長に応じたカウン
ト動作を行うので、試験対象に与えるデータ、あるい
は、試験対象からの出力されるデータのコード長は、記
憶部のアドレスに格納できるビット数まで対応できる。
る。第１のアドレス指示手段を設けたことにより、設定
される任意のコード長に対応してアドレスを指示するの
で、ＤＳＰは、試験対象に送出するデータを連続的に第
１の記憶部に格納しなくてもよい。また、第２のアドレ
ス手段を設けたことにより、試験対象から出力されるデ
ータを、設定される任意のコード長に対応してアドレス
を割り付けて第２の記憶部に格納できるため、ＤＳＰ
は、第２の記憶部内のデータを１コードごとに分離しな
くてもよい。したがって、ＤＳＰは複雑な処理を行う必
要がないので、演算処理の時間を短縮できる。そして、
アドレス指示手段は設定されたコード長に応じたカウン
ト動作を行うので、試験対象に与えるデータ、あるい
は、試験対象からの出力されるデータのコード長は、記
憶部のアドレスに格納できるビット数まで対応できる。
【図面の簡単な説明】
【図１】本発明の一実施例を示した構成図である。
【図２】図１の装置の具体的構成を示した図である。
【図３】図２の装置のメモリの構成図である
【図４】図２の装置の動作を示したタイムチャートであ
る。
る。
【図５】図２の装置の動作を示したタイムチャートであ
る。
る。
【図６】従来の装置のメモリの構成図である。
【図７】Ｄ／Ａ変換器による波形図である。
２，７ メモリ ３ パラレル／シリアル変換部 ４，８ アドレス指示部 ５ ＤＵＴ ６ シリアル／パラレル変換部
Claims (2)
- 【請求項１】 デジタル／アナログ変換あるいはアナロ
グ／デジタル変換を行う機能を含む試験対象を試験する
試験装置において、 前記試験対象に与えるデータを記憶する第１の記憶部
と、 この第１の記憶部から読みだされたパラレルデータをシ
ルアルデータに変換し、試験対象に出力するパラレル／
シリアル変換手段と、 コード長が設定され、前記第１の記憶部に記憶されてい
るパラレルデータを設定されたコード長に区切って順次
出力するためのアドレスを第１の記憶部に与える第１の
アドレス指示手段と、を有することを特徴とする試験装
置。 - 【請求項２】 デジタル／アナログ変換あるいはアナロ
グ／デジタル変換を行う機能を含む試験対象を試験する
試験装置において、 前記試験対象から出力されるシリアルデータをパラレル
データに変換するシリアル／パラレル変換手段と、 このシリアル／パラレル変換手段からの出力データを記
憶する前記第２の記憶部と、 コード長が設定され、前記シリアル／パラレル変換手段
からのデータを設定されたコード長に区切って順次格納
するためのアドレスを第２の記憶部に与える第２のアド
レス指示手段と、を有することを特徴とする試験装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP04274380A JP3087928B2 (ja) | 1992-10-13 | 1992-10-13 | 試験装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP04274380A JP3087928B2 (ja) | 1992-10-13 | 1992-10-13 | 試験装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH06123757A true JPH06123757A (ja) | 1994-05-06 |
| JP3087928B2 JP3087928B2 (ja) | 2000-09-18 |
Family
ID=17540861
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP04274380A Expired - Fee Related JP3087928B2 (ja) | 1992-10-13 | 1992-10-13 | 試験装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3087928B2 (ja) |
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0602995A3 (en) * | 1992-12-17 | 1995-09-20 | Shinetsu Handotai Kk | Arrangement and method for the production of MOS devices. |
| JPH1185251A (ja) * | 1997-09-03 | 1999-03-30 | Toshiba Corp | デジタル制御装置およびそのデジタル用入出力基板試験装置 |
| JP2002350510A (ja) * | 2001-05-30 | 2002-12-04 | Advantest Corp | 半導体試験装置 |
| JP2009211682A (ja) * | 2008-02-07 | 2009-09-17 | Yokogawa Electric Corp | データ転送装置及び半導体試験装置 |
-
1992
- 1992-10-13 JP JP04274380A patent/JP3087928B2/ja not_active Expired - Fee Related
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0602995A3 (en) * | 1992-12-17 | 1995-09-20 | Shinetsu Handotai Kk | Arrangement and method for the production of MOS devices. |
| JPH1185251A (ja) * | 1997-09-03 | 1999-03-30 | Toshiba Corp | デジタル制御装置およびそのデジタル用入出力基板試験装置 |
| JP2002350510A (ja) * | 2001-05-30 | 2002-12-04 | Advantest Corp | 半導体試験装置 |
| JP2009211682A (ja) * | 2008-02-07 | 2009-09-17 | Yokogawa Electric Corp | データ転送装置及び半導体試験装置 |
Also Published As
| Publication number | Publication date |
|---|---|
| JP3087928B2 (ja) | 2000-09-18 |
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