JPH07199980A - デジタル信号処理回路 - Google Patents
デジタル信号処理回路Info
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- JPH07199980A JPH07199980A JP5352248A JP35224893A JPH07199980A JP H07199980 A JPH07199980 A JP H07199980A JP 5352248 A JP5352248 A JP 5352248A JP 35224893 A JP35224893 A JP 35224893A JP H07199980 A JPH07199980 A JP H07199980A
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- address
- dsp
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- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F17/00—Digital computing or data processing equipment or methods, specially adapted for specific functions
- G06F17/10—Complex mathematical operations
- G06F17/15—Correlation function computation including computation of convolution operations
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F17/00—Digital computing or data processing equipment or methods, specially adapted for specific functions
- G06F17/10—Complex mathematical operations
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- Physics & Mathematics (AREA)
- General Physics & Mathematics (AREA)
- Mathematical Physics (AREA)
- Theoretical Computer Science (AREA)
- Data Mining & Analysis (AREA)
- Computational Mathematics (AREA)
- Mathematical Analysis (AREA)
- Mathematical Optimization (AREA)
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- General Engineering & Computer Science (AREA)
- Computing Systems (AREA)
- Complex Calculations (AREA)
- Reverberation, Karaoke And Other Acoustics (AREA)
Abstract
(57)【要約】
【目的】 複雑な回路構成を採ることなく、畳み込み演
算用の係数を迅速に変更することができるＤＳＰを提供
する。 【構成】 アドレスカウンタ３１２は、外部からカウン
ト値の初期値の書込みが行われる。以後、アドレスカウ
ンタ３１２は、所定のタイミング信号ｔｉｍ１をカウン
トする。このカウント値に基づいて係数ＲＡＭ３１１の
書込みアドレスが決定され、外部から係数入力コントロ
ール信号が入力されることにより、外部からの係数が係
数ＲＡＭ３１１における書込みアドレスに書込まれる。
算用の係数を迅速に変更することができるＤＳＰを提供
する。 【構成】 アドレスカウンタ３１２は、外部からカウン
ト値の初期値の書込みが行われる。以後、アドレスカウ
ンタ３１２は、所定のタイミング信号ｔｉｍ１をカウン
トする。このカウント値に基づいて係数ＲＡＭ３１１の
書込みアドレスが決定され、外部から係数入力コントロ
ール信号が入力されることにより、外部からの係数が係
数ＲＡＭ３１１における書込みアドレスに書込まれる。
Description
【０００１】
【産業上の利用分野】この発明は、残響付与等、各種の
音響的効果をオーディオ信号に付与するデジタル信号処
理回路に関する。
音響的効果をオーディオ信号に付与するデジタル信号処
理回路に関する。
【０００２】
【従来の技術】順次入力されて蓄積されるオーディオ信
号のサンプルデータ列に対し所定の係数列を畳み込む機
能を備えたＤＳＰ（デジタル信号処理回路）が知られて
いる。この種のＤＳＰによれば、残響効果等、多様な音
響的効果をオーディオ信号に付与することができる。
号のサンプルデータ列に対し所定の係数列を畳み込む機
能を備えたＤＳＰ（デジタル信号処理回路）が知られて
いる。この種のＤＳＰによれば、残響効果等、多様な音
響的効果をオーディオ信号に付与することができる。
【０００３】さて、オーディオ信号に対して畳み込む係
数列を自由に変更することができれば、１個のＤＳＰに
より多様な音響的効果をオーディオ信号に付与すること
が可能となる。また、目的とする音響的効果により、い
わゆるタップ数の長い畳み込み演算が必要となる場合が
ある。このような趣旨から、複数個使用することにより
タップ数の長い畳み込み演算器を構成することができ、
しかも畳み込み演算用の係数列を外部から書き換え得る
ようにしたＤＳＰが現れた。
数列を自由に変更することができれば、１個のＤＳＰに
より多様な音響的効果をオーディオ信号に付与すること
が可能となる。また、目的とする音響的効果により、い
わゆるタップ数の長い畳み込み演算が必要となる場合が
ある。このような趣旨から、複数個使用することにより
タップ数の長い畳み込み演算器を構成することができ、
しかも畳み込み演算用の係数列を外部から書き換え得る
ようにしたＤＳＰが現れた。
【０００４】図５にこの種のＤＳＰを複数を用いて構成
されたタップ数の長い畳み込み演算器の構成を例示す
る。同図において、Ａ1〜Ａnは畳み込み演算機能を有す
るＤＳＰである。これらのＤＳＰ Ａ1〜Ａnは、各々、
入力インタフェースＤＩから所定のサンプリング周期毎
にオーディオ信号のサンプルデータを取り込む。ここ
で、各ＤＳＰ Ａkに対しサンプルデータは１ビットずつ
シリアルに入力されるものであり、各ＤＳＰ Ａkにはサ
ンプルデータの各ビットに同期したビットクロックＢＣ
ＬＫが入力される。また、各ＤＳＰ Ａkにはサンプリン
グ周期の切り換わりを表わすサンプリング周波数同期信
号ＳＹＮＣが入力される。各ＤＳＰ Ａkでは、ビットク
ロックＢＣＬＫに同期してサンプルデータの各ビットが
取り込まれ、サンプリング周波数同期信号ＳＹＮＣが与
えられることにより、その時点までに取り込まれた各ビ
ットからなる１ワード分のサンプルデータが組み立てら
れる。そして、各ＤＳＰでは、各サンプリング周期毎
に、このようにした入力された過去一定個数のサンプル
データ列に対し係数列が畳み込まれ、その結果が出力さ
れる。ここで、畳み込み演算に使用されたサンプルデー
タのうち最も古いサンプルデータは各ＤＳＰ Ａkの出力
インタフェースＤＯから１ビットずつシリアルに出力さ
れ、次段のＤＳＰ Ａk+1の入力インタフェースＤＩへ入
力される。そして、各ＤＳＰ Ａ1〜Ａnの畳み込み演算
結果は図示しない加算器により加算される。このように
して、各ＤＳＰのタップ数のｎ倍のタップ数の畳み込み
演算が行われ、加算器からその結果が出力される。
されたタップ数の長い畳み込み演算器の構成を例示す
る。同図において、Ａ1〜Ａnは畳み込み演算機能を有す
るＤＳＰである。これらのＤＳＰ Ａ1〜Ａnは、各々、
入力インタフェースＤＩから所定のサンプリング周期毎
にオーディオ信号のサンプルデータを取り込む。ここ
で、各ＤＳＰ Ａkに対しサンプルデータは１ビットずつ
シリアルに入力されるものであり、各ＤＳＰ Ａkにはサ
ンプルデータの各ビットに同期したビットクロックＢＣ
ＬＫが入力される。また、各ＤＳＰ Ａkにはサンプリン
グ周期の切り換わりを表わすサンプリング周波数同期信
号ＳＹＮＣが入力される。各ＤＳＰ Ａkでは、ビットク
ロックＢＣＬＫに同期してサンプルデータの各ビットが
取り込まれ、サンプリング周波数同期信号ＳＹＮＣが与
えられることにより、その時点までに取り込まれた各ビ
ットからなる１ワード分のサンプルデータが組み立てら
れる。そして、各ＤＳＰでは、各サンプリング周期毎
に、このようにした入力された過去一定個数のサンプル
データ列に対し係数列が畳み込まれ、その結果が出力さ
れる。ここで、畳み込み演算に使用されたサンプルデー
タのうち最も古いサンプルデータは各ＤＳＰ Ａkの出力
インタフェースＤＯから１ビットずつシリアルに出力さ
れ、次段のＤＳＰ Ａk+1の入力インタフェースＤＩへ入
力される。そして、各ＤＳＰ Ａ1〜Ａnの畳み込み演算
結果は図示しない加算器により加算される。このように
して、各ＤＳＰのタップ数のｎ倍のタップ数の畳み込み
演算が行われ、加算器からその結果が出力される。
【０００５】アドレスデコーダＤＥＣは、各ＤＳＰ Ａ1
〜Ａnのうち係数の書込みを行うべきＤＳＰを指定する
アドレス情報を図示しないＣＰＵからバスを介して受け
取り、このアドレス情報をデコードする。そして、各々
ＤＳＰ Ａ1〜Ａnのうち該アドレス情報に対応したＤＳ
Ｐに回路選択信号ＣＳを送る。書込むべき係数は図示し
ないＣＰＵからバスを介して各ＤＳＰ Ａ1〜Ａnの係数
入力インタフェースＣＩに与えられる。また、各ＤＳＰ
Ａ1〜Ａnには係数書込み用のクロックが与えられる。
そして、これらのＤＳＰ Ａ1〜Ａnのうち回路選択信号
ＣＳの与えられた１個のＤＳＰに対し係数が入力され
る。
〜Ａnのうち係数の書込みを行うべきＤＳＰを指定する
アドレス情報を図示しないＣＰＵからバスを介して受け
取り、このアドレス情報をデコードする。そして、各々
ＤＳＰ Ａ1〜Ａnのうち該アドレス情報に対応したＤＳ
Ｐに回路選択信号ＣＳを送る。書込むべき係数は図示し
ないＣＰＵからバスを介して各ＤＳＰ Ａ1〜Ａnの係数
入力インタフェースＣＩに与えられる。また、各ＤＳＰ
Ａ1〜Ａnには係数書込み用のクロックが与えられる。
そして、これらのＤＳＰ Ａ1〜Ａnのうち回路選択信号
ＣＳの与えられた１個のＤＳＰに対し係数が入力され
る。
【０００６】このように図５に示す構成によれば、任意
のＤＳＰに対し畳み込み演算のための係数を書込むこと
ができる。しかしながら、この構成は、以下の欠点を有
していた。 ＣＰＵのバスを介して係数、アドレス情報等を受け取
り、その処理を行うので、これらの情報を受け取るため
の多くの信号線が必要となる。 各ＤＳＰ Ａ1〜Ａnの中から係数書込みを行うＤＳＰ
を選択する回路が必要となる。
のＤＳＰに対し畳み込み演算のための係数を書込むこと
ができる。しかしながら、この構成は、以下の欠点を有
していた。 ＣＰＵのバスを介して係数、アドレス情報等を受け取
り、その処理を行うので、これらの情報を受け取るため
の多くの信号線が必要となる。 各ＤＳＰ Ａ1〜Ａnの中から係数書込みを行うＤＳＰ
を選択する回路が必要となる。
【０００７】このような問題を解決するため、外部から
係数を順次取り込みこれらの係数を内部でシフトさせる
ことができるＤＳＰが提案した。図６にかかるＤＳＰを
複数用いて構成されたタップ数の長い畳み込み演算器を
例示する。図６において、Ｂ1〜Ｂnは係数入力および係
数のシフトが可能なＤＳＰである。各ＤＳＰ Ｂkは、サ
ンプルデータを受け取るデータ入力インタフェースＤ
Ｉ、サンプルデータを出力するデータ出力インタフェー
ス、サンプリング周波数同期信号ＳＹＮＣおよびビット
クロックＢＣＬＫを受け取る端子の他、係数入力インタ
フェースＣＩ、係数出力インタフェースＣＯ、係数入力
コントロール信号のための入力インタフェースＳＣＩお
よび出力インタフェースＳＣＯを有している。
係数を順次取り込みこれらの係数を内部でシフトさせる
ことができるＤＳＰが提案した。図６にかかるＤＳＰを
複数用いて構成されたタップ数の長い畳み込み演算器を
例示する。図６において、Ｂ1〜Ｂnは係数入力および係
数のシフトが可能なＤＳＰである。各ＤＳＰ Ｂkは、サ
ンプルデータを受け取るデータ入力インタフェースＤ
Ｉ、サンプルデータを出力するデータ出力インタフェー
ス、サンプリング周波数同期信号ＳＹＮＣおよびビット
クロックＢＣＬＫを受け取る端子の他、係数入力インタ
フェースＣＩ、係数出力インタフェースＣＯ、係数入力
コントロール信号のための入力インタフェースＳＣＩお
よび出力インタフェースＳＣＯを有している。
【０００８】係数書込みを行う場合、初段のＤＳＰ Ｂ1
の係数入力インタフェースに対し、書込むべき係数が順
次入力され、この係数入力が行われる期間、係数入力コ
ントロール信号が入力インタフェースＳＣＩに与えられ
る。このようにして入力された係数は、ＤＳＰ Ｂ1内の
シフトレジスタに書込まれ、既にシフトレジスタ内に書
込まれた係数列は順次シフトされる。このシフトレジス
タ内の係数列はＤＳＰＢ1において畳み込み演算用の係
数列として使用される。そして、シフトレジスタ最後段
から出力される係数が係数出力インタフェースＣＯを介
し出力され、次段のＤＳＰ Ｂ2の係数入力インタフェー
スＣＩへ入力される。これと同時にＤＳＰ Ｂ1の出力イ
ンタフェースＳＣＯから係数入力コントロール信号が出
力され、次段のＤＳＰ Ｂ2の入力インタフェースＳＣＩ
へ入力される。このような動作が、各ＤＳＰ Ｂ1〜Ｂn
について行われることにより、各ＤＳＰ Ｂ1〜Ｂnの畳
み込み演算用の係数列が書き換えられる。なお、上記Ｄ
ＳＰ Ｂ1〜Ｂnに相当するものは、本出願人によって出
願された特願平２−１３３８７号（特開平３−２１７１
１２号公報）に開示されている。
の係数入力インタフェースに対し、書込むべき係数が順
次入力され、この係数入力が行われる期間、係数入力コ
ントロール信号が入力インタフェースＳＣＩに与えられ
る。このようにして入力された係数は、ＤＳＰ Ｂ1内の
シフトレジスタに書込まれ、既にシフトレジスタ内に書
込まれた係数列は順次シフトされる。このシフトレジス
タ内の係数列はＤＳＰＢ1において畳み込み演算用の係
数列として使用される。そして、シフトレジスタ最後段
から出力される係数が係数出力インタフェースＣＯを介
し出力され、次段のＤＳＰ Ｂ2の係数入力インタフェー
スＣＩへ入力される。これと同時にＤＳＰ Ｂ1の出力イ
ンタフェースＳＣＯから係数入力コントロール信号が出
力され、次段のＤＳＰ Ｂ2の入力インタフェースＳＣＩ
へ入力される。このような動作が、各ＤＳＰ Ｂ1〜Ｂn
について行われることにより、各ＤＳＰ Ｂ1〜Ｂnの畳
み込み演算用の係数列が書き換えられる。なお、上記Ｄ
ＳＰ Ｂ1〜Ｂnに相当するものは、本出願人によって出
願された特願平２−１３３８７号（特開平３−２１７１
１２号公報）に開示されている。
【０００９】
【発明が解決しようとする課題】上記図６に示すＤＳＰ
によれば、少ない信号線により各ＤＳＰの係数書き換え
のための回路を構成することができ、各ＤＳＰを選択す
る回路も不要である。しかしながら、上記図６に示すＤ
ＳＰは以下の欠点を有していた。 図６のように構成した場合、畳み込み演算用の係数列
を所望の状態にするためには全ＤＳＰの全ての係数列を
書き換える必要があり、そのための制御が複雑なものと
なる。 各ＤＳＰのシフトレジスタ内の係数列をシフトさせる
ことにより畳み込み演算用の係数列を変更する方式であ
るので、係数列の変更が終るまでの長期間、全く意図し
ない畳み込み演算が行われてしまう。
によれば、少ない信号線により各ＤＳＰの係数書き換え
のための回路を構成することができ、各ＤＳＰを選択す
る回路も不要である。しかしながら、上記図６に示すＤ
ＳＰは以下の欠点を有していた。 図６のように構成した場合、畳み込み演算用の係数列
を所望の状態にするためには全ＤＳＰの全ての係数列を
書き換える必要があり、そのための制御が複雑なものと
なる。 各ＤＳＰのシフトレジスタ内の係数列をシフトさせる
ことにより畳み込み演算用の係数列を変更する方式であ
るので、係数列の変更が終るまでの長期間、全く意図し
ない畳み込み演算が行われてしまう。
【００１０】この発明は上述した事情に鑑みてなされた
もので、複雑な回路構成を採ることなく、畳み込み演算
用の係数を迅速に変更することができるＤＳＰを提供す
ることを目的としている。
もので、複雑な回路構成を採ることなく、畳み込み演算
用の係数を迅速に変更することができるＤＳＰを提供す
ることを目的としている。
【００１１】
【課題を解決するための手段】この発明は、サンプリン
グ周期毎にサンプルデータを取り込み、過去取り込んだ
一定個数のサンプルデータに対し所定の係数列を畳み込
むデジタル信号処理回路において、外部からの係数を取
り込む係数入力手段と、外部からカウント値の初期値の
書込みがなされ、所定のクロックをカウントし、そのカ
ウント値を書込みアドレスとして出力するアドレスカウ
ント手段と、前記係数列を記憶する係数記憶手段と、外
部から係数入力指示が入力されることにより、前記外部
からの係数を前記係数記憶手段における前記書込みアド
レスに対応した記憶領域に書込む書込み手段とを具備す
ることを特徴とするデジタル信号処理回路を要旨とす
る。
グ周期毎にサンプルデータを取り込み、過去取り込んだ
一定個数のサンプルデータに対し所定の係数列を畳み込
むデジタル信号処理回路において、外部からの係数を取
り込む係数入力手段と、外部からカウント値の初期値の
書込みがなされ、所定のクロックをカウントし、そのカ
ウント値を書込みアドレスとして出力するアドレスカウ
ント手段と、前記係数列を記憶する係数記憶手段と、外
部から係数入力指示が入力されることにより、前記外部
からの係数を前記係数記憶手段における前記書込みアド
レスに対応した記憶領域に書込む書込み手段とを具備す
ることを特徴とするデジタル信号処理回路を要旨とす
る。
【００１２】
【作用】上記発明によれば、アドレスカウント手段に対
し、外部からカウント値の初期値の書込みがなされる。
そして、アドレスカウント手段により所定のクロックの
カウントがなされ、そのカウント値が書込みアドレスと
して出力される。外部から係数入力指示が入力されるこ
とにより、外部からの係数が係数記憶手段における書込
みアドレスに対応した記憶領域に書込まれる。
し、外部からカウント値の初期値の書込みがなされる。
そして、アドレスカウント手段により所定のクロックの
カウントがなされ、そのカウント値が書込みアドレスと
して出力される。外部から係数入力指示が入力されるこ
とにより、外部からの係数が係数記憶手段における書込
みアドレスに対応した記憶領域に書込まれる。
【００１３】
【実施例】以下、図面を参照してこの発明の実施例につ
いて説明する。図１はこの発明の一実施例によるＤＳＰ
の構成を示すブロック図である。まず、３１１は係数列
を記憶するための係数ＲＡＭである。この係数ＲＡＭ３
１１に記憶された係数列は、図示しない信号処理系によ
って読み出され、入力サンプルデータに対する畳み込み
演算に使用される。アドレスカウンタ３１２は、後述す
るタイミング信号ｔｉｍ１をカウントし、そのカウント
値を係数ＲＡＭ３１１の書き込みアドレスとして出力す
る。このアドレスカウンタ３１２はアップカウント／ダ
ウンカウントの切り換えおよびカウント値の初期設定が
可能な構成となっている。また、アドレスカウンタ３１
２は、カウントの結果、上限値（本実施例ではｎ）また
は下限値（本実施例では１）となった場合、キャリ信号
を出力する。コントロールレジスタ３１３は、アドレス
カウンタ３１２を制御するためのコントロール情報を記
憶するレジスタである。このコントロール情報は、アド
レスカウンタ３１１のカウント方向を指定するアップ／
ダウン情報、カウント値の初期設定値などからなるもの
であり、外部のＣＰＵによりコントロールレジスタ３１
３に書き込まれる。アドレスデコーダ３１４はアドレス
カウンタ３１２のカウント値をデコードし、カウント値
に対応した係数ＲＡＭ３１１のアドレスを選択する。こ
のようにして選択された係数ＲＡＭ３１１のアドレスに
ついてデータの書き込みが行われる。
いて説明する。図１はこの発明の一実施例によるＤＳＰ
の構成を示すブロック図である。まず、３１１は係数列
を記憶するための係数ＲＡＭである。この係数ＲＡＭ３
１１に記憶された係数列は、図示しない信号処理系によ
って読み出され、入力サンプルデータに対する畳み込み
演算に使用される。アドレスカウンタ３１２は、後述す
るタイミング信号ｔｉｍ１をカウントし、そのカウント
値を係数ＲＡＭ３１１の書き込みアドレスとして出力す
る。このアドレスカウンタ３１２はアップカウント／ダ
ウンカウントの切り換えおよびカウント値の初期設定が
可能な構成となっている。また、アドレスカウンタ３１
２は、カウントの結果、上限値（本実施例ではｎ）また
は下限値（本実施例では１）となった場合、キャリ信号
を出力する。コントロールレジスタ３１３は、アドレス
カウンタ３１２を制御するためのコントロール情報を記
憶するレジスタである。このコントロール情報は、アド
レスカウンタ３１１のカウント方向を指定するアップ／
ダウン情報、カウント値の初期設定値などからなるもの
であり、外部のＣＰＵによりコントロールレジスタ３１
３に書き込まれる。アドレスデコーダ３１４はアドレス
カウンタ３１２のカウント値をデコードし、カウント値
に対応した係数ＲＡＭ３１１のアドレスを選択する。こ
のようにして選択された係数ＲＡＭ３１１のアドレスに
ついてデータの書き込みが行われる。
【００１４】タイミング発生部３１５は、入力オーディ
オ信号のサンプルデータのサンプリング周期に同期した
サンプリング周波数同期信号ＳＹＮＣとサンプルデータ
を構成する各ビットに同期したビットクロックＢＣＬＫ
が入力され、これらの入力信号に基づいて係数変更のた
めのタイミング信号ｔｉｍ１およびｔｉｍ２を発生す
る。ラッチ３２１および３２２は、タイミング信号ｔｉ
ｍ１が入力されることにより、外部から入力される係数
入力コントロール信号を順次ラッチする。また、ラッチ
３２３および３２４は、タイミング信号ｔｉｍ１が入力
されることにより、外部から入力される係数を順次ラッ
チする。また、ラッチ３２２および３２４は前述のアド
レスカウンタ３１２からキャリ信号が出力されることに
より出力イネーブル状態とされる。
オ信号のサンプルデータのサンプリング周期に同期した
サンプリング周波数同期信号ＳＹＮＣとサンプルデータ
を構成する各ビットに同期したビットクロックＢＣＬＫ
が入力され、これらの入力信号に基づいて係数変更のた
めのタイミング信号ｔｉｍ１およびｔｉｍ２を発生す
る。ラッチ３２１および３２２は、タイミング信号ｔｉ
ｍ１が入力されることにより、外部から入力される係数
入力コントロール信号を順次ラッチする。また、ラッチ
３２３および３２４は、タイミング信号ｔｉｍ１が入力
されることにより、外部から入力される係数を順次ラッ
チする。また、ラッチ３２２および３２４は前述のアド
レスカウンタ３１２からキャリ信号が出力されることに
より出力イネーブル状態とされる。
【００１５】ＡＮＤゲート３２６は、ラッチ３２１の出
力信号とタイミング信号ｔｉｍ２との論理積を出力す
る。このＡＮＤゲート３２６の出力信号が“１”になる
ことにより上記アドレスデコーダ３１４が出力イネーブ
ル状態となり、上記アドレスの選択が行われる。また、
ＡＮＤゲート３２６の出力信号が“０”である場合は上
記アドレス線の選択は行われず、係数ＲＡＭ３１１のい
ずれのアドレスも書込みを行うことができない。ラッチ
３２５はＡＮＤゲート３２６の出力信号が“１”になる
ことによりラッチ３２３の出力データをラッチする。こ
のラッチ３２５の出力データが係数ＲＡＭ３１１の各ア
ドレスのうちアドレスデコーダ３１４により選択された
アドレスに書き込まれる。
力信号とタイミング信号ｔｉｍ２との論理積を出力す
る。このＡＮＤゲート３２６の出力信号が“１”になる
ことにより上記アドレスデコーダ３１４が出力イネーブ
ル状態となり、上記アドレスの選択が行われる。また、
ＡＮＤゲート３２６の出力信号が“０”である場合は上
記アドレス線の選択は行われず、係数ＲＡＭ３１１のい
ずれのアドレスも書込みを行うことができない。ラッチ
３２５はＡＮＤゲート３２６の出力信号が“１”になる
ことによりラッチ３２３の出力データをラッチする。こ
のラッチ３２５の出力データが係数ＲＡＭ３１１の各ア
ドレスのうちアドレスデコーダ３１４により選択された
アドレスに書き込まれる。
【００１６】次に本実施例の動作について説明する。図
２に示すように、サンプリング周波数同期信号ＳＹＮＣ
はサンプリング周期の切り換わり目において所定時間
“０”となる。また、ビットクロックＢＣＬＫは１サン
プリング周期の間に複数個入力される。タイミング信号
ｔｉｍ１は、ビットクロックＢＣＬＫの立ち上がりに同
期したタイミングで１サンプリング周期内に複数回出力
され、タイミング信号ｔｉｍ２は、タイミング信号ｔｉ
ｍ１よりもビットクロックＢＣＬＫの半周期相当遅れて
出力される。
２に示すように、サンプリング周波数同期信号ＳＹＮＣ
はサンプリング周期の切り換わり目において所定時間
“０”となる。また、ビットクロックＢＣＬＫは１サン
プリング周期の間に複数個入力される。タイミング信号
ｔｉｍ１は、ビットクロックＢＣＬＫの立ち上がりに同
期したタイミングで１サンプリング周期内に複数回出力
され、タイミング信号ｔｉｍ２は、タイミング信号ｔｉ
ｍ１よりもビットクロックＢＣＬＫの半周期相当遅れて
出力される。
【００１７】図３は本実施例において行われる係数ＲＡ
Ｍ３１１に対する書込み処理を説明する図である。以
下、この図３および図１を参照し、書込み処理について
説明する。係数列の書込みを行う場合、最初の係数の書
込み先アドレス（以下、スタートアドレスｍという）お
よびアドレスカウンタ３１２のカウント方向（アップカ
ウントかダウンカウントか）を示す情報からなるコント
ロール情報が、図示しないコントロールインタフェース
からのタイミング信号ｔｉｍ３に同期してコントロール
レジスタ３１３に書込まれる。ここで、コントロールイ
ンタフェースは外部のＣＰＵ（図示略）からの要請によ
り上記タイミング信号ｔｉｍ３の出力および上記コント
ロール情報の出力を行うものである。
Ｍ３１１に対する書込み処理を説明する図である。以
下、この図３および図１を参照し、書込み処理について
説明する。係数列の書込みを行う場合、最初の係数の書
込み先アドレス（以下、スタートアドレスｍという）お
よびアドレスカウンタ３１２のカウント方向（アップカ
ウントかダウンカウントか）を示す情報からなるコント
ロール情報が、図示しないコントロールインタフェース
からのタイミング信号ｔｉｍ３に同期してコントロール
レジスタ３１３に書込まれる。ここで、コントロールイ
ンタフェースは外部のＣＰＵ（図示略）からの要請によ
り上記タイミング信号ｔｉｍ３の出力および上記コント
ロール情報の出力を行うものである。
【００１８】次に係数コントロール入力信号および係数
ＲＡＭ３１１に書込むべき入力係数がラッチ３２１およ
び３２３に与えられる。その後、タイミング信号ｔｉｍ
１が出力されると、このタイミング信号ｔｉｍ１により
上記スタートアドレスが初期カウント値としてアドレス
カウンタ３１２に設定される。また、係数コントロール
入力信号および入力係数がタイミング信号ｔｉｍ１によ
りラッチ３２１および３２３に各々書込まれる。その
後、タイミング信号ｔｉｍ２が出力されると、このタイ
ミング信号ｔｉｍ２とラッチ３２１から出力される係数
入力コントロール信号がＡＮＤゲート３２６に入力され
ることによりＡＮＤゲート３２６の出力信号が“１”に
立ち上がる。この結果、アドレスデコータ３１４により
アドレスカウンタ３１２のカウント値（この場合、スタ
ートアドレスｍ）がデコードされ、係数ＲＡＭ３１１に
おけるこのカウント値に対応したアドレスが書込み先ア
ドレスとして選択される。また、ＡＮＤゲート３２６の
出力信号が“１”になることにより、その時点において
ラッチ３２３から出力されている係数がラッチ３２５に
書込まれ、さらに上記選択された書込み先アドレスｍに
書込まれる（図３における矢印１）。
ＲＡＭ３１１に書込むべき入力係数がラッチ３２１およ
び３２３に与えられる。その後、タイミング信号ｔｉｍ
１が出力されると、このタイミング信号ｔｉｍ１により
上記スタートアドレスが初期カウント値としてアドレス
カウンタ３１２に設定される。また、係数コントロール
入力信号および入力係数がタイミング信号ｔｉｍ１によ
りラッチ３２１および３２３に各々書込まれる。その
後、タイミング信号ｔｉｍ２が出力されると、このタイ
ミング信号ｔｉｍ２とラッチ３２１から出力される係数
入力コントロール信号がＡＮＤゲート３２６に入力され
ることによりＡＮＤゲート３２６の出力信号が“１”に
立ち上がる。この結果、アドレスデコータ３１４により
アドレスカウンタ３１２のカウント値（この場合、スタ
ートアドレスｍ）がデコードされ、係数ＲＡＭ３１１に
おけるこのカウント値に対応したアドレスが書込み先ア
ドレスとして選択される。また、ＡＮＤゲート３２６の
出力信号が“１”になることにより、その時点において
ラッチ３２３から出力されている係数がラッチ３２５に
書込まれ、さらに上記選択された書込み先アドレスｍに
書込まれる（図３における矢印１）。
【００１９】その後、さらに係数コントロール入力信号
および係数ＲＡＭ３１１に書込むべき入力係数がラッチ
３２１および３２３に与えられると、これらの入力情報
は以下のように取り扱われる。
および係数ＲＡＭ３１１に書込むべき入力係数がラッチ
３２１および３２３に与えられると、これらの入力情報
は以下のように取り扱われる。
【００２０】まず、コントロールレジスタ３１３内のコ
ントロール情報によりカウント方向としてアップカウン
トが指定されている場合、タイミング信号ｔｉｍ１が出
力されることによりアドレスカウンタ３１２のカウント
値が上記スタートアドレスから１だけインクリメントさ
れる。そして、上記と同様、係数コントロール入力信号
および入力係数がタイミング信号ｔｉｍ１によりラッチ
３２１および３２３に各々書込まれ、その後、タイミン
グ信号ｔｉｍ２が出力され、ＡＮＤゲート３２６の出力
信号が“１”に立ち上がことにより、アドレスカウンタ
３１２のカウント値（この場合、ｍ＋１）に対応した係
数ＲＡＭ３１１のアドレスに入力係数が書込まれる（図
３における矢印２）。
ントロール情報によりカウント方向としてアップカウン
トが指定されている場合、タイミング信号ｔｉｍ１が出
力されることによりアドレスカウンタ３１２のカウント
値が上記スタートアドレスから１だけインクリメントさ
れる。そして、上記と同様、係数コントロール入力信号
および入力係数がタイミング信号ｔｉｍ１によりラッチ
３２１および３２３に各々書込まれ、その後、タイミン
グ信号ｔｉｍ２が出力され、ＡＮＤゲート３２６の出力
信号が“１”に立ち上がことにより、アドレスカウンタ
３１２のカウント値（この場合、ｍ＋１）に対応した係
数ＲＡＭ３１１のアドレスに入力係数が書込まれる（図
３における矢印２）。
【００２１】その後、さらに係数コントロール入力信号
および入力係数が与えられた場合も同様であり、ｍ＋
２、ｍ＋３、…というように、係数ＲＡＭ３１１に順次
書込まれてゆく。そして、アドレスカウンタ３１２のカ
ウント値が上限値に達した場合、上記と同様、係数の書
込みが行われるが（図３における矢印ｉ）、この場合は
キャリ信号が出力されることによりラッチ３２２および
３２４が出力イネーブル状態とされる。そして、その
後、入力される係数入力コントロール信号および入力係
数はタイミング信号ｔｉｍ１に同期してラッチ３２２お
よび３２４から出力され、次段のＤＳＰ（図１に示すも
のと同じ構成のもの）のラッチ３２１および３２３へ入
力される。
および入力係数が与えられた場合も同様であり、ｍ＋
２、ｍ＋３、…というように、係数ＲＡＭ３１１に順次
書込まれてゆく。そして、アドレスカウンタ３１２のカ
ウント値が上限値に達した場合、上記と同様、係数の書
込みが行われるが（図３における矢印ｉ）、この場合は
キャリ信号が出力されることによりラッチ３２２および
３２４が出力イネーブル状態とされる。そして、その
後、入力される係数入力コントロール信号および入力係
数はタイミング信号ｔｉｍ１に同期してラッチ３２２お
よび３２４から出力され、次段のＤＳＰ（図１に示すも
のと同じ構成のもの）のラッチ３２１および３２３へ入
力される。
【００２２】コントロールレジスタ３１３内のコントロ
ール情報によってダウンカウントが指定されている場合
も上記と同様であり、順次入力される入力係数は、係数
ＲＡＭ３１１のアドレスｍ、ｍ−１、…、１に順次書込
まれ（図３における矢印２’〜ｊ’）、アドレス１に対
する書込みが行われた後は、キャリ信号が出力され、係
数入力コントロール信号および入力係数は次段のＤＳＰ
へ送られる。
ール情報によってダウンカウントが指定されている場合
も上記と同様であり、順次入力される入力係数は、係数
ＲＡＭ３１１のアドレスｍ、ｍ−１、…、１に順次書込
まれ（図３における矢印２’〜ｊ’）、アドレス１に対
する書込みが行われた後は、キャリ信号が出力され、係
数入力コントロール信号および入力係数は次段のＤＳＰ
へ送られる。
【００２３】このように本実施例に係るＤＳＰによれ
ば、ＤＳＰの処理対象たるサンプルデータと同様、サン
プリング周期に同期して係数を入力することができるの
で、係数入力のための周辺回路を簡単な構成にすること
ができる。また、１サンプリング周期内に複数回に亙っ
て発生されるタイミング信号ｔｉｍ１に同期し、複数の
係数を入力することができる。図４に１サンプリング周
期内に４個の係数を入力可能にした場合の係数入力例を
示す。本実施例の場合、１サンプリング周期内に入力さ
れる係数列は係数ＲＡＭ３１１内の連続したアドレスに
書込まれる。従って、多チャネルに対応した畳み込み演
算を行う必要がある場合は、アドレス４Ｌ（Ｌ＝０，
１，２，…）の係数は第０チャネル用、アドレス４Ｌ＋
１の係数は第１チャネル用、アドレス４Ｌ＋２の係数は
第２チャネル用、アドレス４Ｌ＋３の係数は第３チャネ
ル用という具合に、係数ＲＡＭ３１１内の係数を使用す
る信号処理系の方で各チャネルに対応したアドレスをア
クセスするようにする。また、本実施例に係るＤＳＰに
よれば、各ＤＳＰにおいて書込みきれない係数が生じた
場合、係数入力コントロール信号および書込みきれなか
った係数が自動的に後段のＤＳＰへと送られる。従っ
て、初段のＤＳＰに係数入力コントロール信号および入
力係数を与えるのみにより、各ＤＳＰの係数ＲＡＭ３１
１内の任意のアドレスに係数を書込むことができる。
ば、ＤＳＰの処理対象たるサンプルデータと同様、サン
プリング周期に同期して係数を入力することができるの
で、係数入力のための周辺回路を簡単な構成にすること
ができる。また、１サンプリング周期内に複数回に亙っ
て発生されるタイミング信号ｔｉｍ１に同期し、複数の
係数を入力することができる。図４に１サンプリング周
期内に４個の係数を入力可能にした場合の係数入力例を
示す。本実施例の場合、１サンプリング周期内に入力さ
れる係数列は係数ＲＡＭ３１１内の連続したアドレスに
書込まれる。従って、多チャネルに対応した畳み込み演
算を行う必要がある場合は、アドレス４Ｌ（Ｌ＝０，
１，２，…）の係数は第０チャネル用、アドレス４Ｌ＋
１の係数は第１チャネル用、アドレス４Ｌ＋２の係数は
第２チャネル用、アドレス４Ｌ＋３の係数は第３チャネ
ル用という具合に、係数ＲＡＭ３１１内の係数を使用す
る信号処理系の方で各チャネルに対応したアドレスをア
クセスするようにする。また、本実施例に係るＤＳＰに
よれば、各ＤＳＰにおいて書込みきれない係数が生じた
場合、係数入力コントロール信号および書込みきれなか
った係数が自動的に後段のＤＳＰへと送られる。従っ
て、初段のＤＳＰに係数入力コントロール信号および入
力係数を与えるのみにより、各ＤＳＰの係数ＲＡＭ３１
１内の任意のアドレスに係数を書込むことができる。
【００２４】
【発明の効果】以上説明したように、本発明に係るＤＳ
Ｐによれば、係数書込みのための複雑な回路構成を必要
とせず、ＤＳＰ内の係数記憶手段の所望のアドレスに対
し迅速に係数を書込むことができるという効果が得られ
る。
Ｐによれば、係数書込みのための複雑な回路構成を必要
とせず、ＤＳＰ内の係数記憶手段の所望のアドレスに対
し迅速に係数を書込むことができるという効果が得られ
る。
【図１】 この発明の一実施例によるＤＳＰの構成を示
すブロック図である。
すブロック図である。
【図２】 同実施例の動作を示すタイムチャートであ
る。
る。
【図３】 同実施例の動作を説明する図である。
【図４】 同実施例の動作を示すタイムチャートであ
る。
る。
【図５】 従来のＤＳＰの使用例を説明するブロック図
である。
である。
【図６】 従来のＤＳＰの使用例を説明するブロック図
である。
である。
１０……データ入力制御部、２０……畳み込み演算部、
３０……係数処理部、４０……係数変更制御部。
３０……係数処理部、４０……係数変更制御部。
─────────────────────────────────────────────────────
【手続補正書】
【提出日】平成６年３月３０日
【手続補正１】
【補正対象書類名】明細書
【補正対象項目名】特許請求の範囲
【補正方法】変更
【補正内容】
【特許請求の範囲】
【手続補正２】
【補正対象書類名】明細書
【補正対象項目名】０００７
【補正方法】変更
【補正内容】
【０００７】このような問題を解決するため、外部から
係数を順次取り込みこれらの係数を内部でシフトさせる
ことができるＤＳＰを提案した。図６にかかるＤＳＰを
複数用いて構成されたタップ数の長い畳み込み演算器を
例示する。図６において、Ｂｌ〜Ｂｎは係数入力および
係数のシフトが可能なＤＳＰである。各ＤＳＰ Ｂｋ
は、サンプルデータを受け取るデータ入力インタフェー
スＤＩ、サンプルデータを出力するデータ出力インタフ
ェース、サンプリング周波数同期信号ＳＹＮＣおよびヒ
ットクロックＢＣＬＫを受け取る端子の他、係数入力イ
ンタフェースＣＩ、係数出力インタフェースＣＯ、係数
入力コントロール信号のための入力インタフェースＳＣ
Ｉおよび出力インタフェースＳＣＯを有している。
係数を順次取り込みこれらの係数を内部でシフトさせる
ことができるＤＳＰを提案した。図６にかかるＤＳＰを
複数用いて構成されたタップ数の長い畳み込み演算器を
例示する。図６において、Ｂｌ〜Ｂｎは係数入力および
係数のシフトが可能なＤＳＰである。各ＤＳＰ Ｂｋ
は、サンプルデータを受け取るデータ入力インタフェー
スＤＩ、サンプルデータを出力するデータ出力インタフ
ェース、サンプリング周波数同期信号ＳＹＮＣおよびヒ
ットクロックＢＣＬＫを受け取る端子の他、係数入力イ
ンタフェースＣＩ、係数出力インタフェースＣＯ、係数
入力コントロール信号のための入力インタフェースＳＣ
Ｉおよび出力インタフェースＳＣＯを有している。
【手続補正３】
【補正対象書類名】明細書
【補正対象項目名】００１１
【補正方法】変更
【補正内容】
【００１１】
【課題を解決するための手段】この発明は、サンプリン
グ周期毎にサンプルデータを取り込み、過去取り込んだ
一定個数のサンプルデータに対し所定の係数列を畳み込
むデジタル信号処理回路において、外部からのサンプル
データと同様な形式で係数を取り込む係数入力手段と、
外部からカウント値の初期値の書き込みが可能で、所定
のクロックをカウントし、そのカウント値を書き込みア
ドレスとして出力するアドレスカウント手段と、 前記
係数列を記憶する係数記憶手段と、外部から係数入力指
示が入力されることにより、前記外部からの係数を前記
係数記憶手段における前記書き込みアドレスに対応した
記憶領域に書き込む書込手段とを備えたことを特徴とす
るデジタル信号処理回路を要旨とする。
グ周期毎にサンプルデータを取り込み、過去取り込んだ
一定個数のサンプルデータに対し所定の係数列を畳み込
むデジタル信号処理回路において、外部からのサンプル
データと同様な形式で係数を取り込む係数入力手段と、
外部からカウント値の初期値の書き込みが可能で、所定
のクロックをカウントし、そのカウント値を書き込みア
ドレスとして出力するアドレスカウント手段と、 前記
係数列を記憶する係数記憶手段と、外部から係数入力指
示が入力されることにより、前記外部からの係数を前記
係数記憶手段における前記書き込みアドレスに対応した
記憶領域に書き込む書込手段とを備えたことを特徴とす
るデジタル信号処理回路を要旨とする。
【手続補正４】
【補正対象書類名】明細書
【補正対象項目名】００１２
【補正方法】変更
【補正内容】
【００１２】
【作用】上記発明によれば、アドレスカウント手段に対
し、外部からカウント値の初期値の書き込みが可能であ
る。そして、アドレスカウント手段により所定のクロッ
クのカウントがなされ、そのカウント値が書き込みアド
レスとして出力される。外部から係数入力指示が入力さ
れることにより、外部からの係数が係数記憶手段におけ
る書き込みアドレスに対応した記憶領域に書き込まれ
る。
し、外部からカウント値の初期値の書き込みが可能であ
る。そして、アドレスカウント手段により所定のクロッ
クのカウントがなされ、そのカウント値が書き込みアド
レスとして出力される。外部から係数入力指示が入力さ
れることにより、外部からの係数が係数記憶手段におけ
る書き込みアドレスに対応した記憶領域に書き込まれ
る。
Claims (1)
- 【請求項１】 サンプリング周期毎にサンプルデータを
取り込み、過去取り込んだ一定個数のサンプルデータに
対し所定の係数列を畳み込むデジタル信号処理回路にお
いて、 外部からの係数を取り込む係数入力手段と、 外部からカウント値の初期値の書込みがなされ、所定の
クロックをカウントし、そのカウント値を書込みアドレ
スとして出力するアドレスカウント手段と、 前記係数列を記憶する係数記憶手段と、 外部から係数入力指示が入力されることにより、前記外
部からの係数を前記係数記憶手段における前記書込みア
ドレスに対応した記憶領域に書込む書込み手段とを具備
することを特徴とするデジタル信号処理回路。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5352248A JP2845115B2 (ja) | 1993-12-29 | 1993-12-29 | デジタル信号処理回路 |
| EP94120867A EP0661648B1 (en) | 1993-12-29 | 1994-12-28 | Digital signal processing circuit |
| DE69425126T DE69425126T2 (de) | 1993-12-29 | 1994-12-28 | Digitale Signalverarbeitungsschaltung |
| US08/822,770 US5708842A (en) | 1993-12-29 | 1997-03-21 | Apparatus for changing coefficients utilized to perform a convolution operation having address generator which uses initial count number and up/down count inputs received from external |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5352248A JP2845115B2 (ja) | 1993-12-29 | 1993-12-29 | デジタル信号処理回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH07199980A true JPH07199980A (ja) | 1995-08-04 |
| JP2845115B2 JP2845115B2 (ja) | 1999-01-13 |
Family
ID=18422773
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5352248A Expired - Fee Related JP2845115B2 (ja) | 1993-12-29 | 1993-12-29 | デジタル信号処理回路 |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US5708842A (ja) |
| EP (1) | EP0661648B1 (ja) |
| JP (1) | JP2845115B2 (ja) |
| DE (1) | DE69425126T2 (ja) |
Families Citing this family (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP3451576B2 (ja) | 1996-09-20 | 2003-09-29 | 株式会社日立製作所 | 情報処理システム |
| DE19704044A1 (de) * | 1997-02-04 | 1998-08-13 | Pact Inf Tech Gmbh | Verfahren zur automatischen Adressgenerierung von Bausteinen innerhalb Clustern aus einer Vielzahl dieser Bausteine |
| KR100237745B1 (ko) * | 1997-05-23 | 2000-01-15 | 김영환 | 회전형 인터리버/디인터리버의 메모리 주소 발생장치 및 그 방법 |
| US7096081B2 (en) * | 2002-03-01 | 2006-08-22 | Visteon Global Technologies, Inc. | Method of implementing a variable number of filter sections for digital signal processing |
| JP4426344B2 (ja) * | 2004-03-09 | 2010-03-03 | Ｏｋｉセミコンダクタ株式会社 | メモリデバイス制御方法および装置 |
Family Cites Families (11)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US3969703A (en) * | 1973-10-19 | 1976-07-13 | Ball Corporation | Programmable automatic controller |
| US4099230A (en) * | 1975-08-04 | 1978-07-04 | California Institute Of Technology | High level control processor |
| SE408985B (sv) * | 1977-12-27 | 1979-07-16 | Philips Svenska Ab | Pulsgenerator |
| JPS5835627A (ja) * | 1981-08-26 | 1983-03-02 | Toshiba Corp | メモリデ−タ先取り制御方式 |
| US4604695A (en) * | 1983-09-30 | 1986-08-05 | Honeywell Information Systems Inc. | Nibble and word addressable memory arrangement |
| JPH01105611A (ja) * | 1987-10-19 | 1989-04-24 | Hitachi Shonan Denshi Co Ltd | ディジタル・フィルタ |
| JPH0770961B2 (ja) * | 1988-08-12 | 1995-07-31 | 日本電気株式会社 | マイクロコンピュータ |
| JPH03217122A (ja) * | 1990-01-23 | 1991-09-24 | Matsushita Electric Ind Co Ltd | 位相同期信号発生装置 |
| JPH0767063B2 (ja) * | 1990-01-23 | 1995-07-19 | ヤマハ株式会社 | デジタル信号処理回路 |
| FR2664114A1 (fr) * | 1990-07-02 | 1992-01-03 | Alcatel Radiotelephone | Module interface de transfert de donnees. |
| EP0474246A2 (en) * | 1990-09-06 | 1992-03-11 | Matsushita Electric Industrial Co., Ltd. | Image signal processor |
-
1993
- 1993-12-29 JP JP5352248A patent/JP2845115B2/ja not_active Expired - Fee Related
-
1994
- 1994-12-28 EP EP94120867A patent/EP0661648B1/en not_active Expired - Lifetime
- 1994-12-28 DE DE69425126T patent/DE69425126T2/de not_active Expired - Fee Related
-
1997
- 1997-03-21 US US08/822,770 patent/US5708842A/en not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| EP0661648B1 (en) | 2000-07-05 |
| EP0661648A2 (en) | 1995-07-05 |
| DE69425126T2 (de) | 2001-03-22 |
| US5708842A (en) | 1998-01-13 |
| EP0661648A3 (en) | 1997-06-04 |
| DE69425126D1 (de) | 2000-08-10 |
| JP2845115B2 (ja) | 1999-01-13 |
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Legal Events
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|---|---|---|---|
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
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