JPH06236680A - シリアルアドレス入力用メモリ装置及びシリアルアドレス発生装置 - Google Patents
シリアルアドレス入力用メモリ装置及びシリアルアドレス発生装置Info
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- JPH06236680A JPH06236680A JP5276315A JP27631593A JPH06236680A JP H06236680 A JPH06236680 A JP H06236680A JP 5276315 A JP5276315 A JP 5276315A JP 27631593 A JP27631593 A JP 27631593A JP H06236680 A JPH06236680 A JP H06236680A
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- shift register
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Abstract
(57)【要約】
【目的】 アドレスをシリアルに入力するメモリ装置に
おいて、メモリセルをアクセスする際の時間を短縮す
る。 【構成】 メモリ１ｃをアクセスする際に、アドレスラ
ッチ部１ａ（シフトレジスタ手段）に記憶されているア
ドレス（ＡN-1,ＡN-2,…, Ａ0 ）の最下位ビット（Ａ0
）からＸビット（Ｎ≧Ｘ＞０）の有効ビット列（ＡN-
1,ＡN-2,…, Ａ0 ）と、シリアルアドレス入力手段１ｅ
より入力される（Ｎ−Ｘ）ビットのアドレス（ＡN-X-1,
…, Ａ0 ）とを併せてメモリのアドレス（ＡN-1,ＡN-2,
…, Ａ0,ＡN-X-1,…, Ａ0 ）とする。 【効果】 メモリセルの高速アクセスが可能となり、使
用されるシステムでのデータ処理速度の高速化を実現で
きる。
おいて、メモリセルをアクセスする際の時間を短縮す
る。 【構成】 メモリ１ｃをアクセスする際に、アドレスラ
ッチ部１ａ（シフトレジスタ手段）に記憶されているア
ドレス（ＡN-1,ＡN-2,…, Ａ0 ）の最下位ビット（Ａ0
）からＸビット（Ｎ≧Ｘ＞０）の有効ビット列（ＡN-
1,ＡN-2,…, Ａ0 ）と、シリアルアドレス入力手段１ｅ
より入力される（Ｎ−Ｘ）ビットのアドレス（ＡN-X-1,
…, Ａ0 ）とを併せてメモリのアドレス（ＡN-1,ＡN-2,
…, Ａ0,ＡN-X-1,…, Ａ0 ）とする。 【効果】 メモリセルの高速アクセスが可能となり、使
用されるシステムでのデータ処理速度の高速化を実現で
きる。
Description
【０００１】
【産業上の利用分野】この発明は内部アドレスをシリア
ルに入力するメモリ装置に関し、特に、そのアドレスラ
ッチ部の構成、及び外部アドレスから上記アドレスを発
生するためのアドレス発生部の構成に関するものであ
る。
ルに入力するメモリ装置に関し、特に、そのアドレスラ
ッチ部の構成、及び外部アドレスから上記アドレスを発
生するためのアドレス発生部の構成に関するものであ
る。
【０００２】
【従来の技術】従来、アドレスをシリアルに入力するメ
モリ装置においては、データの読み出し及び書き込みを
実行する場合、データの読み出し及び書き込みの１回の
動作を実行する毎に所定のビット数（固定長）の内部ア
ドレス（ＡN-1,ＡN-2,…, Ａ0）を１ビットずつ入力
し、メモリ装置内のアドレスラッチ回路でこれを記憶
し、メモリセルのアクセスを行っていた。
モリ装置においては、データの読み出し及び書き込みを
実行する場合、データの読み出し及び書き込みの１回の
動作を実行する毎に所定のビット数（固定長）の内部ア
ドレス（ＡN-1,ＡN-2,…, Ａ0）を１ビットずつ入力
し、メモリ装置内のアドレスラッチ回路でこれを記憶
し、メモリセルのアクセスを行っていた。
【０００３】図２２は内部アドレス信号をシリアルに入
力する従来のメモリ装置の一例の動作シーケンスを示す
タイムチャート図を示し、データの読み出しを実行する
場合を示している。以下、このメモリ装置でのメモリセ
ルのアクセス動作を図について説明する。図中の領域ａ
及び領域ｂはデータの読み出し動作を示している。本メ
モリ装置へのデータの読み出しを開始する場合、データ
入力端子（ＤＩ）から所定のビット数（固定長）のステ
ータス情報を入力し、本メモリ装置の動作モードを設定
する（図中）。
力する従来のメモリ装置の一例の動作シーケンスを示す
タイムチャート図を示し、データの読み出しを実行する
場合を示している。以下、このメモリ装置でのメモリセ
ルのアクセス動作を図について説明する。図中の領域ａ
及び領域ｂはデータの読み出し動作を示している。本メ
モリ装置へのデータの読み出しを開始する場合、データ
入力端子（ＤＩ）から所定のビット数（固定長）のステ
ータス情報を入力し、本メモリ装置の動作モードを設定
する（図中）。
【０００４】次に、本メモリ装置のデータ入力端子（Ｄ
Ｉ）より所定のビット数（固定長）レジスタ手段に記憶
されているアドレス（ＡN-1,ＡN-2,…, Ａ0 ）をクロッ
ク信号（ＣＬＫ）に同期させて入力し（図中）、デー
タの読み出しを実行する（図中）。再び、データの読
み出しを実行する場合、再度上記同様の所定のビット数
（固定長）のアドレスを入力し（図中）、データの読
み出しを実行する（図中）。従って、Ｎビットのアド
レスの場合、ａ回リード動作を実行すると、必然的にク
ロック信号（Ｎ×ａ）周期分の時間が消費される。
Ｉ）より所定のビット数（固定長）レジスタ手段に記憶
されているアドレス（ＡN-1,ＡN-2,…, Ａ0 ）をクロッ
ク信号（ＣＬＫ）に同期させて入力し（図中）、デー
タの読み出しを実行する（図中）。再び、データの読
み出しを実行する場合、再度上記同様の所定のビット数
（固定長）のアドレスを入力し（図中）、データの読
み出しを実行する（図中）。従って、Ｎビットのアド
レスの場合、ａ回リード動作を実行すると、必然的にク
ロック信号（Ｎ×ａ）周期分の時間が消費される。
【０００５】
【発明が解決しようとする課題】内部アドレス信号をシ
リアルに入力する従来のメモリ装置は以上のように構成
されているので、データの読み出し及び書き込み動作を
実行する毎に所定のビット数（固定長）のアドレスを１
ビットずつ入力し、本メモリ装置内のシフトレジスタ手
段にアドレスを記憶してメモリセルのアクセスを行う必
要があり、メモリセルのアドレス設定に時間がかかると
いう問題点があった。また、メモリ容量の増大に伴っ
て、アドレスのビット数が多くなるに従い、メモリセル
のアドレス設定を行うのにより多くの時間がかかるとい
う問題点があった。
リアルに入力する従来のメモリ装置は以上のように構成
されているので、データの読み出し及び書き込み動作を
実行する毎に所定のビット数（固定長）のアドレスを１
ビットずつ入力し、本メモリ装置内のシフトレジスタ手
段にアドレスを記憶してメモリセルのアクセスを行う必
要があり、メモリセルのアドレス設定に時間がかかると
いう問題点があった。また、メモリ容量の増大に伴っ
て、アドレスのビット数が多くなるに従い、メモリセル
のアドレス設定を行うのにより多くの時間がかかるとい
う問題点があった。
【０００６】この発明は上記のような問題点を解消する
ためになされたもので、メモリセルのアクセスをする際
にアドレス設定時間を短縮することができ、プログラム
の実行及び処理データの読み出し／書き込みの高速化を
実現できるメモリ装置を提供することを目的とする。ま
たさらには、メモリ装置の小型化を図ることを目的とす
る。さらには、上記アドレスをアクセスするための内部
アドレスを高速に発生させることができるアドレス発生
部を備えたメモリ装置を提供することを目的とする。
ためになされたもので、メモリセルのアクセスをする際
にアドレス設定時間を短縮することができ、プログラム
の実行及び処理データの読み出し／書き込みの高速化を
実現できるメモリ装置を提供することを目的とする。ま
たさらには、メモリ装置の小型化を図ることを目的とす
る。さらには、上記アドレスをアクセスするための内部
アドレスを高速に発生させることができるアドレス発生
部を備えたメモリ装置を提供することを目的とする。
【０００７】
【課題を解決するための手段】この発明に係るメモリ装
置は、入力された内部アドレスを記憶するための第１の
シフトレジスタと、上記シフトレジスタに記憶されてい
るアドレスの最下位ビットから所定ビットまでの有効ビ
ット列と、入力される次アドレスの最下位ビットから、
上記所定ビット列までのビット列を除く上位側ビット列
とを加算して上記第１のシフトレジスタに記憶されてい
るアドレスを更新するカウンタ手段とを備えたものであ
る。
置は、入力された内部アドレスを記憶するための第１の
シフトレジスタと、上記シフトレジスタに記憶されてい
るアドレスの最下位ビットから所定ビットまでの有効ビ
ット列と、入力される次アドレスの最下位ビットから、
上記所定ビット列までのビット列を除く上位側ビット列
とを加算して上記第１のシフトレジスタに記憶されてい
るアドレスを更新するカウンタ手段とを備えたものであ
る。
【０００８】また、上記メモリ装置の全メモリ領域をい
くつかに分割したものとし、かつ上記第１のシフトレジ
スタとは異なる内部アドレスを記憶する第２のシフトレ
ジスタと、上記アドレス信号の上記両レジスタへの入力
を切り換えるセレクト手段とを備え、メモリセルのアク
セスをする場合、上記セレクト手段により上記両シフト
レジスタのうちの一方を選択し、該選択されたシフトレ
ジスタに記憶されているアドレスによって所定のメモリ
領域を指定するとともに、他方のシフトレジスタに記憶
されたアドレスによって上記選択されたメモリ領域のメ
モリセルをシリアルにアクセスするようにしたものであ
る。
くつかに分割したものとし、かつ上記第１のシフトレジ
スタとは異なる内部アドレスを記憶する第２のシフトレ
ジスタと、上記アドレス信号の上記両レジスタへの入力
を切り換えるセレクト手段とを備え、メモリセルのアク
セスをする場合、上記セレクト手段により上記両シフト
レジスタのうちの一方を選択し、該選択されたシフトレ
ジスタに記憶されているアドレスによって所定のメモリ
領域を指定するとともに、他方のシフトレジスタに記憶
されたアドレスによって上記選択されたメモリ領域のメ
モリセルをシリアルにアクセスするようにしたものであ
る。
【０００９】また、上記メモリセルをシリアルにアクセ
スするためのシフトレジスタのアドレスが一巡したこと
を検知し、上記メモリ領域を選択するシフトレジスタの
アドレスを進めるインクリメント手段を備えたものであ
る。
スするためのシフトレジスタのアドレスが一巡したこと
を検知し、上記メモリ領域を選択するシフトレジスタの
アドレスを進めるインクリメント手段を備えたものであ
る。
【００１０】また、この発明に係るメモリ装置は、アド
レス発生部に、所定ビット長の外部アドレスを１ビット
ずつ出力する第１のシフトレジスタと、上記所定ビット
長のアドレスを記憶するとともに、該アドレスに第１の
最下位ビットデータを加算して次アドレスを生成し、か
つ前記第１の最下位ビットデータを出力する第１のカウ
ンタとを備えたものである。
レス発生部に、所定ビット長の外部アドレスを１ビット
ずつ出力する第１のシフトレジスタと、上記所定ビット
長のアドレスを記憶するとともに、該アドレスに第１の
最下位ビットデータを加算して次アドレスを生成し、か
つ前記第１の最下位ビットデータを出力する第１のカウ
ンタとを備えたものである。
【００１１】また、上記アドレス発生部に、上記外部ア
ドレスのうちの上位アドレスを入力とする第２のシフト
レジスタと、上記外部アドレスの上位アドレスを記憶す
るとともに、該アドレスに第２の最下位ビットデータを
出力する第２のカウンタとを設け、上記第１のシフトレ
ジスタ及び第１のカウンタに上記アドレスのうちの下位
アドレスデータを入力する構成とし、上記第２のシフト
レジスタから出力される上位アドレスデータと、上記第
１のシフトレジスタから出力される下位アドレスデータ
とを加算して初期アドレスを設定するようにしたもので
ある。
ドレスのうちの上位アドレスを入力とする第２のシフト
レジスタと、上記外部アドレスの上位アドレスを記憶す
るとともに、該アドレスに第２の最下位ビットデータを
出力する第２のカウンタとを設け、上記第１のシフトレ
ジスタ及び第１のカウンタに上記アドレスのうちの下位
アドレスデータを入力する構成とし、上記第２のシフト
レジスタから出力される上位アドレスデータと、上記第
１のシフトレジスタから出力される下位アドレスデータ
とを加算して初期アドレスを設定するようにしたもので
ある。
【００１２】また、上記第１のカウンタの生成する下位
アドレスが一巡したことを検知して、上記第２のカウン
タに記憶された上位アドレスをインクリメントさせるた
めのトリガ信号を発生するインクリメント手段を備えた
ものである。
アドレスが一巡したことを検知して、上記第２のカウン
タに記憶された上位アドレスをインクリメントさせるた
めのトリガ信号を発生するインクリメント手段を備えた
ものである。
【００１３】
【作用】この発明によれば、メモリをアクセスする場
合、第１のシフトレジスタ手段に記憶されているアドレ
スの最下位ビットから所定ビットまでの有効ビット列
と、入力される次アドレスの、最下位ビットから上記所
定ビット列までの所定ビット列を除く上位側ビット列と
を加算してメモリセルの指定を行うため、アドレスの最
下位ビットを１ビット入力するだけで次のメモリセルを
アクセスするためのアドレスの設定ができる。
合、第１のシフトレジスタ手段に記憶されているアドレ
スの最下位ビットから所定ビットまでの有効ビット列
と、入力される次アドレスの、最下位ビットから上記所
定ビット列までの所定ビット列を除く上位側ビット列と
を加算してメモリセルの指定を行うため、アドレスの最
下位ビットを１ビット入力するだけで次のメモリセルを
アクセスするためのアドレスの設定ができる。
【００１４】また、全メモリ領域をいくつかに分割し、
異なるアドレスを記憶する２つのシフトレジスタの一方
によって上記分割されたメモリ領域の中から所定のもの
を選択し、他方のシフトレジスタによって前記選択され
たメモリ領域のメモリセルをシリアルにアクセスするこ
とにより、同一メモリ領域内のデータをアクセスする際
に、当該メモリ領域選択のための設定を再度行う必要が
なくなる。
異なるアドレスを記憶する２つのシフトレジスタの一方
によって上記分割されたメモリ領域の中から所定のもの
を選択し、他方のシフトレジスタによって前記選択され
たメモリ領域のメモリセルをシリアルにアクセスするこ
とにより、同一メモリ領域内のデータをアクセスする際
に、当該メモリ領域選択のための設定を再度行う必要が
なくなる。
【００１５】また、上記メモリセルを選択するのに用い
られるシフトレジスタのアドレスが一巡したことを検知
して、当該メモリ領域を選択するのに用いたシフトレジ
スタのアドレスをインクリメントさせることにより、連
続して異なるメモリ領域のメモリセルをアクセスするこ
とができる。
られるシフトレジスタのアドレスが一巡したことを検知
して、当該メモリ領域を選択するのに用いたシフトレジ
スタのアドレスをインクリメントさせることにより、連
続して異なるメモリ領域のメモリセルをアクセスするこ
とができる。
【００１６】また、この発明によれば、アドレス発生部
を構成する第１のシフトレジスタによって初期アドレス
を設定した後、第１のカウンタに第１の最下位ビットを
入力してそのアドレスをインクリメントするとともに、
該インクリメント動作毎に異なる最下位ビットデータを
出力して内部アドレスを発生することで、次アドレスを
高速に生成することができる。
を構成する第１のシフトレジスタによって初期アドレス
を設定した後、第１のカウンタに第１の最下位ビットを
入力してそのアドレスをインクリメントするとともに、
該インクリメント動作毎に異なる最下位ビットデータを
出力して内部アドレスを発生することで、次アドレスを
高速に生成することができる。
【００１７】また、上記アドレス発生部のシフトレジス
タ及びカウンタを２系統設け、これらに上位アドレスと
下位アドレスとを分けて入力し、一方のカウンタから出
力される上位アドレスデータと他方のカウンタから出力
される下位アドレスデータとを加算して初期アドレスを
設定することにより、下位ビットの変化が主に行われる
ような場合におけるアドレス設定を高速に行うことがで
きる。
タ及びカウンタを２系統設け、これらに上位アドレスと
下位アドレスとを分けて入力し、一方のカウンタから出
力される上位アドレスデータと他方のカウンタから出力
される下位アドレスデータとを加算して初期アドレスを
設定することにより、下位ビットの変化が主に行われる
ような場合におけるアドレス設定を高速に行うことがで
きる。
【００１８】また、上記下位ビットの変化が一巡したこ
とを検知して自動的に上記上位ビットが記憶されている
カウンタのアドレスをインクリメントすることにより、
異なるメモリ領域のメモリセルを連続的にアクセスでき
るようにアドレス設定を行うことができる。
とを検知して自動的に上記上位ビットが記憶されている
カウンタのアドレスをインクリメントすることにより、
異なるメモリ領域のメモリセルを連続的にアクセスでき
るようにアドレス設定を行うことができる。
【００１９】
実施例１．図１は本発明の実施例１によるメモリ装置の
構成を示している。図において、１ａはシリアルアドレ
ス入力手段１ｅより入力された内部アドレスを記憶する
Ｎビットのシフトレジスタ手段であるアドレスラッチ
部、１ｂはデータ信号入／出力部、１ｃはメモリセル、
１ｄは上記シリアルアドレス入力手段１ｅより入力され
るアドレス、及びデータの書き込み／読み出し時に、デ
ータ信号入／出力部１ｂより入力／出力されるデータを
構成する複数ビット列をシリアルに１ビットずつシフト
動作により入力／出力するためのクロック信号入力手
段、１ｆはメモリ装置へのデータの書き込み／読み出し
動作を制御するためのリード／ライト信号入力手段、１
ｇはデータ信号入／出力手段である。
構成を示している。図において、１ａはシリアルアドレ
ス入力手段１ｅより入力された内部アドレスを記憶する
Ｎビットのシフトレジスタ手段であるアドレスラッチ
部、１ｂはデータ信号入／出力部、１ｃはメモリセル、
１ｄは上記シリアルアドレス入力手段１ｅより入力され
るアドレス、及びデータの書き込み／読み出し時に、デ
ータ信号入／出力部１ｂより入力／出力されるデータを
構成する複数ビット列をシリアルに１ビットずつシフト
動作により入力／出力するためのクロック信号入力手
段、１ｆはメモリ装置へのデータの書き込み／読み出し
動作を制御するためのリード／ライト信号入力手段、１
ｇはデータ信号入／出力手段である。
【００２０】図２は上記メモリ装置のアドレスラッチ部
１ａの構成を示し、図において、２ａは上記シリアルア
ドレス入力手段１ｅからの内部アドレスを上記クロック
信号入力手段１ｄからのクロック信号に基づいて取り込
むシフトレジスタであり、該シフトレジスタ１ｂに記憶
されているアドレス（ＡN-1,ＡN-2,…，Ａ0 ）の最下位
（ＬＳＢ）ビット（Ａ0 ）からＸビット（Ｎ≧Ｘ＞０）
の有効ビット列（ＡX-1,…, Ａ0 ）と、上記シリアルア
ドレス入力手段１ｅより入力された（Ｎ−Ｘ）ビットの
値（ＡN-X-1,Ａ0 ）とをあわせて、メモリセル１ｃのア
ドレス（ＡX-1,AX-2,…, Ａ0,ＡN-X-1,…, Ａ0 ）とし
て記憶し、シフトレジスタ２ａを構成する各々の記憶素
子の出力によりメモリセルのアクセスを行う構成となっ
ている。
１ａの構成を示し、図において、２ａは上記シリアルア
ドレス入力手段１ｅからの内部アドレスを上記クロック
信号入力手段１ｄからのクロック信号に基づいて取り込
むシフトレジスタであり、該シフトレジスタ１ｂに記憶
されているアドレス（ＡN-1,ＡN-2,…，Ａ0 ）の最下位
（ＬＳＢ）ビット（Ａ0 ）からＸビット（Ｎ≧Ｘ＞０）
の有効ビット列（ＡX-1,…, Ａ0 ）と、上記シリアルア
ドレス入力手段１ｅより入力された（Ｎ−Ｘ）ビットの
値（ＡN-X-1,Ａ0 ）とをあわせて、メモリセル１ｃのア
ドレス（ＡX-1,AX-2,…, Ａ0,ＡN-X-1,…, Ａ0 ）とし
て記憶し、シフトレジスタ２ａを構成する各々の記憶素
子の出力によりメモリセルのアクセスを行う構成となっ
ている。
【００２１】以下、本実施例のメモリ装置の動作説明と
して、ＣＰＵがポリノミヤルアドレスを出力する場合に
ついて説明する。まず、ポリノミヤルアドレスについて
説明する。図７に３ビットポリノミヤルカウンタを示
し、表１に該カウンタの各端子における信号状態を示
す。
して、ＣＰＵがポリノミヤルアドレスを出力する場合に
ついて説明する。まず、ポリノミヤルアドレスについて
説明する。図７に３ビットポリノミヤルカウンタを示
し、表１に該カウンタの各端子における信号状態を示
す。
【００２２】
【表１】
【００２３】ポリノミヤルカウンタは上位２ビットの信
号の、例えばイクスクルーシブＮＯＲの出力を最下位ビ
ットへ入力することによりカウンタ機能を示す（表１参
照）。従って、このようにして得られた内部アドレスに
よりメモリセルのアクセスを行うことが可能となる。
号の、例えばイクスクルーシブＮＯＲの出力を最下位ビ
ットへ入力することによりカウンタ機能を示す（表１参
照）。従って、このようにして得られた内部アドレスに
よりメモリセルのアクセスを行うことが可能となる。
【００２４】次に、ポリノミヤルアドレスによるアクセ
スでメモリ装置からデータの読み出し、及び書き込みを
実行する場合の動作について説明する。図８はこのメモ
リ装置からのデータの読み出し動作のタイムチャートで
ある。まず、データの読み出しを開始する場合、初期ア
ドレスの設定を行う（図中）。次のアドレスをアクセ
スする場合には、次のアドレスの最下位ビットをシリア
ルアドレス入力手段１ｅより入力し、シフトレジスタ２
ａに記憶されているアクセス番地を進める（図中，
）。例えば、莫大なデータ処理（処理データの読み出
し及び書き込み）を実行する場合、上述のように、アド
レスの最下位ビットを１ビット入力しさえすればメモリ
セルのアクセスが可能となるので、メモリセルのアクセ
スに必要な時間はクロック信号１周期分で済む。
スでメモリ装置からデータの読み出し、及び書き込みを
実行する場合の動作について説明する。図８はこのメモ
リ装置からのデータの読み出し動作のタイムチャートで
ある。まず、データの読み出しを開始する場合、初期ア
ドレスの設定を行う（図中）。次のアドレスをアクセ
スする場合には、次のアドレスの最下位ビットをシリア
ルアドレス入力手段１ｅより入力し、シフトレジスタ２
ａに記憶されているアクセス番地を進める（図中，
）。例えば、莫大なデータ処理（処理データの読み出
し及び書き込み）を実行する場合、上述のように、アド
レスの最下位ビットを１ビット入力しさえすればメモリ
セルのアクセスが可能となるので、メモリセルのアクセ
スに必要な時間はクロック信号１周期分で済む。
【００２５】以上のように、本実施例によれば、シフト
レジスタ２ａに記憶されている内部アドレス（ＡN-1,Ａ
N-2,…, Ａ1,Ａ0 ）の最下位ビット（Ａ0 ）からＸビッ
ト（Ｎ≧Ｘ＞０）の有効ビット列（ＡX-1,ＡX-2,…Ａ0
）と、シリアルアドレス入力手段１ｅより入力される
（Ｎ−Ｘ）ビットのアドレス（ＡN-X-1,…, Ａ0 ）とを
合わせて、メモリセル１ｃのアドレス（ＡX-1,ＡX-2,
…, Ａ0,ＡN-X-1,…, Ａ0）となるように構成したの
で、アドレスの設定時間を短縮することが可能となると
ともに、プログラムの実行及びデータ処理時間を短縮す
ることが可能となる。
レジスタ２ａに記憶されている内部アドレス（ＡN-1,Ａ
N-2,…, Ａ1,Ａ0 ）の最下位ビット（Ａ0 ）からＸビッ
ト（Ｎ≧Ｘ＞０）の有効ビット列（ＡX-1,ＡX-2,…Ａ0
）と、シリアルアドレス入力手段１ｅより入力される
（Ｎ−Ｘ）ビットのアドレス（ＡN-X-1,…, Ａ0 ）とを
合わせて、メモリセル１ｃのアドレス（ＡX-1,ＡX-2,
…, Ａ0,ＡN-X-1,…, Ａ0）となるように構成したの
で、アドレスの設定時間を短縮することが可能となると
ともに、プログラムの実行及びデータ処理時間を短縮す
ることが可能となる。
【００２６】なお、上記実施例ではシリアルアドレス入
力手段１ｅ及びデータ入／出力手段１ｇを別々に設けた
例について示したが、これらを１つにまとめ、アドレス
／データ入出力手段として１つ備え、時分割でアドレス
入力と、データ入／出力とを行うように構成してもよ
い。
力手段１ｅ及びデータ入／出力手段１ｇを別々に設けた
例について示したが、これらを１つにまとめ、アドレス
／データ入出力手段として１つ備え、時分割でアドレス
入力と、データ入／出力とを行うように構成してもよ
い。
【００２７】実施例２．図３はこの発明の実施例２によ
るメモリ装置を示し、特にそのアドレスラッチ部の構成
を示す。図に示すように本実施例のメモリ装置は、メモ
リセル１ｃの全メモリ領域を複数のメモリ領域（メモリ
セルの集合領域）に分割し、かつその複数のメモリ領域
の中の１つのメモリ領域を指定する第１のシフトレジス
タ３ａと、この第１のシフトレジスタ３ａによって指定
されたメモリ領域内のメモリセルを指定する第２のシフ
トレジスタ３ｂと、該両シフトレジスタ３ａ，３ｂのい
ずれか一方を選択して、シリアルアドレス入力手段１ｅ
より入力される内部アドレス信号を前記選択されたシフ
トレジスタへ入力するためのセレクト手段３ｃとを備え
ている。
るメモリ装置を示し、特にそのアドレスラッチ部の構成
を示す。図に示すように本実施例のメモリ装置は、メモ
リセル１ｃの全メモリ領域を複数のメモリ領域（メモリ
セルの集合領域）に分割し、かつその複数のメモリ領域
の中の１つのメモリ領域を指定する第１のシフトレジス
タ３ａと、この第１のシフトレジスタ３ａによって指定
されたメモリ領域内のメモリセルを指定する第２のシフ
トレジスタ３ｂと、該両シフトレジスタ３ａ，３ｂのい
ずれか一方を選択して、シリアルアドレス入力手段１ｅ
より入力される内部アドレス信号を前記選択されたシフ
トレジスタへ入力するためのセレクト手段３ｃとを備え
ている。
【００２８】そして両シフトレジスタ３ａ，３ｂを構成
する各々の記憶素子の出力により、上記分割した複数の
メモリ領域から任意のメモリ領域を選択し、そのメモリ
領域内のメモリセルのアクセスが行なわれる。つまり、
メモリセルをアクセスする場合、まずセレクト手段３ｃ
によってシフトレジスタ３ａ，３ｂのうちのいずれか一
方を選択し、選択されたシフトレジスタに記憶されてい
るアドレス（ＡN-1,ＡN-2,…, Ａ0 、或いはＢN-1,ＢN-
2,…, Ｂ0 ）のＬＳＢビット（Ａ0 、あるいはＢ0 ）か
らＸビット（Ｎ≧Ｘ＞０）の有効ビット列（ＡX-1,…,
Ａ0 、或いはＢX-1,…, Ｂ0 ）と、シリアルアドレス入
力手段１ｅより入力される（Ｎ−Ｘ）ビットのアドレス
（ＡN-X-1,…, Ａ0 、或いはＢN-X-1,…, Ｂ0 ）とを合
わせて、次のメモリセルのアドレス（ＡX-1,…, Ａ0,Ａ
N-X-1,…, Ａ0 、或いはＢX-1,…, Ｂ0,ＢN-X-1,…, Ｂ
0 ）とし、前記両シフトレジスタのアドレスによりメモ
リセルのアクセスを行う。
する各々の記憶素子の出力により、上記分割した複数の
メモリ領域から任意のメモリ領域を選択し、そのメモリ
領域内のメモリセルのアクセスが行なわれる。つまり、
メモリセルをアクセスする場合、まずセレクト手段３ｃ
によってシフトレジスタ３ａ，３ｂのうちのいずれか一
方を選択し、選択されたシフトレジスタに記憶されてい
るアドレス（ＡN-1,ＡN-2,…, Ａ0 、或いはＢN-1,ＢN-
2,…, Ｂ0 ）のＬＳＢビット（Ａ0 、あるいはＢ0 ）か
らＸビット（Ｎ≧Ｘ＞０）の有効ビット列（ＡX-1,…,
Ａ0 、或いはＢX-1,…, Ｂ0 ）と、シリアルアドレス入
力手段１ｅより入力される（Ｎ−Ｘ）ビットのアドレス
（ＡN-X-1,…, Ａ0 、或いはＢN-X-1,…, Ｂ0 ）とを合
わせて、次のメモリセルのアドレス（ＡX-1,…, Ａ0,Ａ
N-X-1,…, Ａ0 、或いはＢX-1,…, Ｂ0,ＢN-X-1,…, Ｂ
0 ）とし、前記両シフトレジスタのアドレスによりメモ
リセルのアクセスを行う。
【００２９】図９はこのメモリ装置のデータの読み出し
動作を行う場合の動作タイムチャート図を示す。まず、
データの読み出しを開始する場合、全メモリ領域を構成
する複数のメモリ領域の中から１つのメモリ領域を指定
する第１のシフトレジスタ３ａ及び選択されたメモリ領
域内のメモリセルを指定する第２のシフトレジスタ３ｂ
に初期アドレスを設定し（図中，）、データの読み
出しを行う（図中）。
動作を行う場合の動作タイムチャート図を示す。まず、
データの読み出しを開始する場合、全メモリ領域を構成
する複数のメモリ領域の中から１つのメモリ領域を指定
する第１のシフトレジスタ３ａ及び選択されたメモリ領
域内のメモリセルを指定する第２のシフトレジスタ３ｂ
に初期アドレスを設定し（図中，）、データの読み
出しを行う（図中）。
【００３０】上記両シフトレジスタ３ａ，３ｂの選択は
ＳＥＬ信号のレベルによって行う。次のアドレスのメモ
リセルをアクセスする場合には、前記第２のシフトレジ
スタ３ｂに記憶されているアドレス（ＡN-1,ＡN-2,…,
Ａ0 ）のＬＳＢから複数ビットの有効ビット列とシリア
ルアドレス入力手段１ｅより入力された複数ビットの値
（Ａ1'Ａ0', Ａ2"Ａ1"Ａ0"）（図中，）とを合わせ
てメモリセルのアドレス（ＡN-3 …Ａ0 Ａ1'Ａ0', ＡN-
4 …Ａ0 Ａ2"Ａ1"Ａ0"）とし、データの読み出しを行う
（図中，）。
ＳＥＬ信号のレベルによって行う。次のアドレスのメモ
リセルをアクセスする場合には、前記第２のシフトレジ
スタ３ｂに記憶されているアドレス（ＡN-1,ＡN-2,…,
Ａ0 ）のＬＳＢから複数ビットの有効ビット列とシリア
ルアドレス入力手段１ｅより入力された複数ビットの値
（Ａ1'Ａ0', Ａ2"Ａ1"Ａ0"）（図中，）とを合わせ
てメモリセルのアドレス（ＡN-3 …Ａ0 Ａ1'Ａ0', ＡN-
4 …Ａ0 Ａ2"Ａ1"Ａ0"）とし、データの読み出しを行う
（図中，）。
【００３１】以上のように本実施例によれば、メモリ装
置のアドレスラッチ部を複数のメモリ領域の中から１つ
のメモリ領域を指定する第１のシフトレジスタ３ａ及び
そのメモリ領域内のメモリセルのアドレスを指定する第
２のシフトレジスタ３ｂより構成したので、シリアルに
接続されたシフトレジスタ（前記シフトレジスタ３ａお
よび３ｂを単にシリアルに接続したシフトレジスタ）か
らアドレスラッチ部が構成されている場合と比較する
と、同じメモリ領域内のメモリセルを指定する場合、メ
モリ領域を指定する際に前記シフトレジスタ３ａのアド
レス（ＢN-1,ＢN-2,…, Ｂ0 ）を再度する必要がなく、
メモリセルのアドレス（ＡN-1,ＡN-2,…,Ａ0 ）をシリ
アルに１ビットずつ前記シフトレジスタ３ｂに設定しさ
えすればよいので、高速アクセスが可能となる。また、
上記両シフトレジスタ３ａ，３ｂへのアドレスの設定も
上記のように行えるので固定長アドレスの入力と比較す
るとさらに高速性が増すという効果がある。
置のアドレスラッチ部を複数のメモリ領域の中から１つ
のメモリ領域を指定する第１のシフトレジスタ３ａ及び
そのメモリ領域内のメモリセルのアドレスを指定する第
２のシフトレジスタ３ｂより構成したので、シリアルに
接続されたシフトレジスタ（前記シフトレジスタ３ａお
よび３ｂを単にシリアルに接続したシフトレジスタ）か
らアドレスラッチ部が構成されている場合と比較する
と、同じメモリ領域内のメモリセルを指定する場合、メ
モリ領域を指定する際に前記シフトレジスタ３ａのアド
レス（ＢN-1,ＢN-2,…, Ｂ0 ）を再度する必要がなく、
メモリセルのアドレス（ＡN-1,ＡN-2,…,Ａ0 ）をシリ
アルに１ビットずつ前記シフトレジスタ３ｂに設定しさ
えすればよいので、高速アクセスが可能となる。また、
上記両シフトレジスタ３ａ，３ｂへのアドレスの設定も
上記のように行えるので固定長アドレスの入力と比較す
るとさらに高速性が増すという効果がある。
【００３２】実施例３．また、図４は、この発明の実施
例３によるメモリ装置を示し、特にそのアドレスラッチ
部の構成を示す。本実施例のメモリ装置は、全メモリ領
域をいくつかに分割し、そのメモリ領域の１つを指定す
る、シフト機能を持つ第１のシフトレジスタ（カウン
タ）４ａと、前記第１のシフトレジスタ４ａによって指
定されたメモリ領域内のメモリセルを指定する第２のシ
フトレジスタ４ｂと、アドレス入力を切り換えるセレク
ト手段４ｃと、上記第２のシフトレジスタ４ｂのアドレ
スが一巡したら上記第１のシフトレジスタ４ａのアドレ
スを進めるインクリメント手段４ｄとを備えている。
例３によるメモリ装置を示し、特にそのアドレスラッチ
部の構成を示す。本実施例のメモリ装置は、全メモリ領
域をいくつかに分割し、そのメモリ領域の１つを指定す
る、シフト機能を持つ第１のシフトレジスタ（カウン
タ）４ａと、前記第１のシフトレジスタ４ａによって指
定されたメモリ領域内のメモリセルを指定する第２のシ
フトレジスタ４ｂと、アドレス入力を切り換えるセレク
ト手段４ｃと、上記第２のシフトレジスタ４ｂのアドレ
スが一巡したら上記第１のシフトレジスタ４ａのアドレ
スを進めるインクリメント手段４ｄとを備えている。
【００３３】本実施例によるメモリ装置において、メモ
リセルのアクセスをする場合、上記第２の実施例と同様
に、セレクト手段４ｃによりシフトレジスタ４ａ，４ｂ
のうちのいずれか一方を選択し、選択された手段に記憶
されているアドレス（ＡN-1,ＡN-2,…, Ａ0 、或いはＢ
N-1,ＢN-2,…, Ｂ0 ）のＬＳＢビット（Ａ0 、あるいは
Ｂ0 ）からＸビット（Ｎ≧Ｘ＞０）の有効ビット列（Ａ
X-1,…, Ａ0 、或いはＢX-1,…, Ｂ0 ）と、シリアルア
ドレス入力手段１ｅより入力される（Ｎ−Ｘ）ビットの
アドレス（ＡN-X-1,…, Ａ0 、或いはＢN-X-1,…, Ｂ0
）とを合わせて、次のメモリセルのアドレス（ＡX-1,
…, Ａ0,ＡN-X-1,…, Ａ0 或いはＢX-1,…, Ｂ0,ＢN-X-
1,…, Ｂ0 ）とし、両シフトレジスタのアドレスにより
メモリセルのアクセスを行う。そしてメモリセルの指定
を行うシフトレジスタ４ｂのアドレスが一巡し、初期ア
ドレスに戻るとインクリメント手段４ｄによりこれが検
知され、全メモリ領域を複数のメモリ領域へ分割してそ
のうちの１つのメモリ領域を指定する機能を有するシフ
トレジスタ４ａの値を進め、次のメモリ領域の初期アド
レスからデータの読み出しを開始する。
リセルのアクセスをする場合、上記第２の実施例と同様
に、セレクト手段４ｃによりシフトレジスタ４ａ，４ｂ
のうちのいずれか一方を選択し、選択された手段に記憶
されているアドレス（ＡN-1,ＡN-2,…, Ａ0 、或いはＢ
N-1,ＢN-2,…, Ｂ0 ）のＬＳＢビット（Ａ0 、あるいは
Ｂ0 ）からＸビット（Ｎ≧Ｘ＞０）の有効ビット列（Ａ
X-1,…, Ａ0 、或いはＢX-1,…, Ｂ0 ）と、シリアルア
ドレス入力手段１ｅより入力される（Ｎ−Ｘ）ビットの
アドレス（ＡN-X-1,…, Ａ0 、或いはＢN-X-1,…, Ｂ0
）とを合わせて、次のメモリセルのアドレス（ＡX-1,
…, Ａ0,ＡN-X-1,…, Ａ0 或いはＢX-1,…, Ｂ0,ＢN-X-
1,…, Ｂ0 ）とし、両シフトレジスタのアドレスにより
メモリセルのアクセスを行う。そしてメモリセルの指定
を行うシフトレジスタ４ｂのアドレスが一巡し、初期ア
ドレスに戻るとインクリメント手段４ｄによりこれが検
知され、全メモリ領域を複数のメモリ領域へ分割してそ
のうちの１つのメモリ領域を指定する機能を有するシフ
トレジスタ４ａの値を進め、次のメモリ領域の初期アド
レスからデータの読み出しを開始する。
【００３４】このように本実施例のメモリ装置は、全メ
モリ領域をいくつかに分割し、そのメモリ領域の１つを
指定するカウンタ機能を持つシフトレジスタ４ａと、シ
フトレジスタ４ａによって指定されたメモリ領域内のメ
モリセルを指定するシフトレジスタ４ｂと、シフトレジ
スタ４ｂのアドレスが一巡し、初期アドレスに戻ると、
これを検知し、シフトレジスタ４ａのアドレスを進める
インクリメント手段４ｄとを備えているので、メモリア
クセスの一番最初に、アクセス対象となるメモリ領域及
びメモリセルの指定を行えば、再度メモリ領域の設定を
行なうことなく１つのメモリ領域から次のメモリ領域へ
の連続したアクセス、つまり、分割されたメモリ領域間
を連続してアクセスすることが可能となり、メモリアク
セスの高速性が増すという効果がある。また、前記両シ
フトレジスタ４ａ，４ｂへのアドレスの設定は上記第２
の実施例と同様にして行えるので、固定長アドレスの入
力と比較するとさらに高速性が増すという効果をも合わ
せ持つ。
モリ領域をいくつかに分割し、そのメモリ領域の１つを
指定するカウンタ機能を持つシフトレジスタ４ａと、シ
フトレジスタ４ａによって指定されたメモリ領域内のメ
モリセルを指定するシフトレジスタ４ｂと、シフトレジ
スタ４ｂのアドレスが一巡し、初期アドレスに戻ると、
これを検知し、シフトレジスタ４ａのアドレスを進める
インクリメント手段４ｄとを備えているので、メモリア
クセスの一番最初に、アクセス対象となるメモリ領域及
びメモリセルの指定を行えば、再度メモリ領域の設定を
行なうことなく１つのメモリ領域から次のメモリ領域へ
の連続したアクセス、つまり、分割されたメモリ領域間
を連続してアクセスすることが可能となり、メモリアク
セスの高速性が増すという効果がある。また、前記両シ
フトレジスタ４ａ，４ｂへのアドレスの設定は上記第２
の実施例と同様にして行えるので、固定長アドレスの入
力と比較するとさらに高速性が増すという効果をも合わ
せ持つ。
【００３５】実施例４．また、図５はこの発明の実施例
４によるメモリ装置を示し、特にそのアドレスラッチ部
の構成を示している。本実施例のメモリ装置は、メモリ
セルのアドレスを指定するシフトレジスタ５ａと、シフ
トレジスタ５ａにポリノミヤルカウンタ機能を備えるた
めに、シフトレジスタ５ａの上位２ビットを入力信号と
し、その出力信号をシフトレジスタ５ａの最下位ビット
への入力信号とする論理ゲート５ｂと、シリアルアドレ
ス入力手段１ｅからの内部アドレス信号の入力と論理ゲ
ート５ｂの出力の一方を選択してシフトレジスタ５ａの
入力とするセレクト手段５ｃとを備えている。
４によるメモリ装置を示し、特にそのアドレスラッチ部
の構成を示している。本実施例のメモリ装置は、メモリ
セルのアドレスを指定するシフトレジスタ５ａと、シフ
トレジスタ５ａにポリノミヤルカウンタ機能を備えるた
めに、シフトレジスタ５ａの上位２ビットを入力信号と
し、その出力信号をシフトレジスタ５ａの最下位ビット
への入力信号とする論理ゲート５ｂと、シリアルアドレ
ス入力手段１ｅからの内部アドレス信号の入力と論理ゲ
ート５ｂの出力の一方を選択してシフトレジスタ５ａの
入力とするセレクト手段５ｃとを備えている。
【００３６】本実施例におけるメモリ装置においてメモ
リセルのアクセスを行う場合、セレクト手段５ｃにより
外部アドレス入力によるメモリセルのアドレスを設定す
る方法、またはポリノミヤルカウンタ機能によるアドレ
ス設定方法のうちのどちらか一方を選択することができ
る。セレクト手段５ｃにより外部アドレス入力を選択す
る場合は上述の第１の実施例の場合と同様にしてメモリ
セルの指定を行う。一方、セレクト手段５ｃによりポリ
ノミヤルカウンタ機能を選択した場合は、クロック信号
入力端子へパルス信号を入力してシフトレジスタ５ａの
アドレス値を進めることで、メモリセルのアクセスを行
う。また、ポリノミヤルカウンタ機能を選択することに
より、初期アドレス設定後、クロック入力手段へ１クロ
ックを入力するだけで順次アドレスを進めてデータの書
き込みあるいは読み出しを連続して実行することが可能
である。
リセルのアクセスを行う場合、セレクト手段５ｃにより
外部アドレス入力によるメモリセルのアドレスを設定す
る方法、またはポリノミヤルカウンタ機能によるアドレ
ス設定方法のうちのどちらか一方を選択することができ
る。セレクト手段５ｃにより外部アドレス入力を選択す
る場合は上述の第１の実施例の場合と同様にしてメモリ
セルの指定を行う。一方、セレクト手段５ｃによりポリ
ノミヤルカウンタ機能を選択した場合は、クロック信号
入力端子へパルス信号を入力してシフトレジスタ５ａの
アドレス値を進めることで、メモリセルのアクセスを行
う。また、ポリノミヤルカウンタ機能を選択することに
より、初期アドレス設定後、クロック入力手段へ１クロ
ックを入力するだけで順次アドレスを進めてデータの書
き込みあるいは読み出しを連続して実行することが可能
である。
【００３７】このように本実施例によるアドレスラッチ
部は、メモリのアドレスを指定するシフトレジスタ５ａ
と、シフトレジスタ５ａへポリノミヤルアドレスの機能
を備えるための論理ゲート５ｂと、該論理ゲート５ｂの
出力と外部入力のアドレス信号とからそのいずれか一方
を選択し、これをシフトレジスタ手段５ａへの入力とす
るセレクト手段５ｃとを備えたので、セレクト手段５ｃ
によりポリノミヤルカウンタ機能が選択された場合には
クロック信号入力端子ヘパルス信号を入力するだけでシ
フトレジスタ５ａのアドレスを進めることが可能とな
り、メモリセルのアクセスの高速性を増すことができ
る。また、セレクト手段５ｃによりシリアルアドレス入
力手段１ｅからのアドレス入力を選択すれば、シフトレ
ジスタ５ａへのアドレスの設定は上記第１の実施例と同
様にして行えるので、上記第１の実施例による効果をも
合わせ持つ。
部は、メモリのアドレスを指定するシフトレジスタ５ａ
と、シフトレジスタ５ａへポリノミヤルアドレスの機能
を備えるための論理ゲート５ｂと、該論理ゲート５ｂの
出力と外部入力のアドレス信号とからそのいずれか一方
を選択し、これをシフトレジスタ手段５ａへの入力とす
るセレクト手段５ｃとを備えたので、セレクト手段５ｃ
によりポリノミヤルカウンタ機能が選択された場合には
クロック信号入力端子ヘパルス信号を入力するだけでシ
フトレジスタ５ａのアドレスを進めることが可能とな
り、メモリセルのアクセスの高速性を増すことができ
る。また、セレクト手段５ｃによりシリアルアドレス入
力手段１ｅからのアドレス入力を選択すれば、シフトレ
ジスタ５ａへのアドレスの設定は上記第１の実施例と同
様にして行えるので、上記第１の実施例による効果をも
合わせ持つ。
【００３８】実施例５．また、図６は、この発明の実施
例５によるメモリ装置を示し、特にそのアドレスラッチ
部の構成を示す。本実施例のメモリ装置は、全メモリ領
域をいくつかに分割し、そのメモリ領域の１つを指定す
る第１のシフトレジスタ６ａと、この第１のシフトレジ
スタ６ａによって指定されたメモリ領域内のメモリセル
を指定する第２のシフトレジスタ６ｂと、アドレス信号
の入力を切り換えるセレクト手段６ｃと、前記シフトレ
ジスタ６ｂのアドレスを初期値に設定するセット信号入
力手段６ｄとを備えている。
例５によるメモリ装置を示し、特にそのアドレスラッチ
部の構成を示す。本実施例のメモリ装置は、全メモリ領
域をいくつかに分割し、そのメモリ領域の１つを指定す
る第１のシフトレジスタ６ａと、この第１のシフトレジ
スタ６ａによって指定されたメモリ領域内のメモリセル
を指定する第２のシフトレジスタ６ｂと、アドレス信号
の入力を切り換えるセレクト手段６ｃと、前記シフトレ
ジスタ６ｂのアドレスを初期値に設定するセット信号入
力手段６ｄとを備えている。
【００３９】本メモリ装置によりデータの読み出しを実
行する場合のメモリセルのアクセス及びデータの読み出
し動作は前記の第２の実施例の場合と同様であるのでそ
の説明は省略し、本実施例の特徴的な動作についてのみ
説明する。いま、あるメモリ領域内に書き込まれている
データの読み出しが終了し、別のメモリ領域の初期アド
レスからデータの読み出しを再実行する場合、第１のシ
フトレジスタ６ａのアドレスのみを設定し、メモリセル
を指定する第２のシフトレジスタ６ｂへはセット信号を
１パルス入力するだけで指定のメモリ領域の初期アドレ
スからのデータの読み出しが可能となる。
行する場合のメモリセルのアクセス及びデータの読み出
し動作は前記の第２の実施例の場合と同様であるのでそ
の説明は省略し、本実施例の特徴的な動作についてのみ
説明する。いま、あるメモリ領域内に書き込まれている
データの読み出しが終了し、別のメモリ領域の初期アド
レスからデータの読み出しを再実行する場合、第１のシ
フトレジスタ６ａのアドレスのみを設定し、メモリセル
を指定する第２のシフトレジスタ６ｂへはセット信号を
１パルス入力するだけで指定のメモリ領域の初期アドレ
スからのデータの読み出しが可能となる。
【００４０】このように本実施例によれば、メモリ装置
のアドレスラッチ部に、メモリ領域を指定する第１のシ
フトレジスタ６ａと、シフトレジスタ６ａにより指定さ
れたメモリ領域内のメモリセルの指定を行う第２のシフ
トレジスタ６ｂと、前記シフトレジスタ６ｂの値を初期
アドレスにセットする信号を入力するセット手段６ｄと
を構成要素として備えているので、１つのメモリ領域か
ら別のメモリ領域の初期アドレスへジャンプする場合、
第１のシフトレジスタ６ａのアドレスを設定し、セット
信号入力手段６ｄから第２のシフトレジスタ６ｂへセッ
ト信号を１パルス入力するだけで、あるメモリ領域の先
頭番地からのメモリセルのアクセスが可能となり、メモ
リアクセスの高速性を増すことができる。また、前記の
両シフトレジスタ６ａ，６ｂのアドレスの設定は前記第
２の実施例の場合と同様に行えるので、前記第２の実施
例による効果をも合わせ持つ。
のアドレスラッチ部に、メモリ領域を指定する第１のシ
フトレジスタ６ａと、シフトレジスタ６ａにより指定さ
れたメモリ領域内のメモリセルの指定を行う第２のシフ
トレジスタ６ｂと、前記シフトレジスタ６ｂの値を初期
アドレスにセットする信号を入力するセット手段６ｄと
を構成要素として備えているので、１つのメモリ領域か
ら別のメモリ領域の初期アドレスへジャンプする場合、
第１のシフトレジスタ６ａのアドレスを設定し、セット
信号入力手段６ｄから第２のシフトレジスタ６ｂへセッ
ト信号を１パルス入力するだけで、あるメモリ領域の先
頭番地からのメモリセルのアクセスが可能となり、メモ
リアクセスの高速性を増すことができる。また、前記の
両シフトレジスタ６ａ，６ｂのアドレスの設定は前記第
２の実施例の場合と同様に行えるので、前記第２の実施
例による効果をも合わせ持つ。
【００４１】実施例６．なお、以上の実施例ではメモリ
装置のシリアルアドレス入力手段とデータ信号入／出力
手段とを別々に備えたものについて示したが、本発明は
これに限定されるものではなく、以上の各実施例のメモ
リ装置のシリアルアドレス入力手段とデータ信号入／出
力手段とを一体化してアドレス／データ入力手段とし、
制御信号の入力によりアドレス信号とデータ信号とを時
分割して入／出力するようにしてもよい。
装置のシリアルアドレス入力手段とデータ信号入／出力
手段とを別々に備えたものについて示したが、本発明は
これに限定されるものではなく、以上の各実施例のメモ
リ装置のシリアルアドレス入力手段とデータ信号入／出
力手段とを一体化してアドレス／データ入力手段とし、
制御信号の入力によりアドレス信号とデータ信号とを時
分割して入／出力するようにしてもよい。
【００４２】本実施例６では以上のような構成とするこ
とにより、データの読み出しおよび書き込みを行う際
に、メモリ装置へ入力される制御信号の入力レベルによ
りアドレス入力期間及びデータ入／出力期間に分けて前
記アドレス／データ入出力手段を使用し、指定のアドレ
スのメモリセルからデータの読み出し及び書き込みを行
う。よって本実施例によれば、以上の各実施例の効果に
加え、アドレス入力手段とデータ信号入／出力手段とを
一体化した分さらにメモリ装置の小型化が実現できると
いう効果が得られる。
とにより、データの読み出しおよび書き込みを行う際
に、メモリ装置へ入力される制御信号の入力レベルによ
りアドレス入力期間及びデータ入／出力期間に分けて前
記アドレス／データ入出力手段を使用し、指定のアドレ
スのメモリセルからデータの読み出し及び書き込みを行
う。よって本実施例によれば、以上の各実施例の効果に
加え、アドレス入力手段とデータ信号入／出力手段とを
一体化した分さらにメモリ装置の小型化が実現できると
いう効果が得られる。
【００４３】実施例７．以下に、本発明の実施例７によ
るメモリ装置を図について説明する。図１０は本実施例
７によるメモリ装置に用いられるシリアルアドレス発生
部の構成を示すブロック図であり、図において、１１は
外部アドレスが入力されるアドレスバス（ＡN-1 〜Ａ0
）と接続されたシフトレジスタＡであり、メモリアク
セス時の内部アドレスを１ビットずつＱAN’として出力
する。１２はアドレスバス（ＡN-1〜Ａ0 ）と接続され
たCOUNTER Ａであり、アドレスバス（ＡN-1 〜Ａ0 ）に
よって送られてきたＮビットのデータを記憶する一方、
所定のタイミングにおいて、これに最下位ビットとして
Ａ0 ’を加えてアドレス（ＡN-2 ＡN-3 …Ａ0 Ａ0 ’）
を作成し、これを次アドレスとする。１３はクロック信
号（ＣＬＫ）を受け、これを上記シフトレジスタＡ（１
１）とCOUNTER Ａ（１２）のいずれかに供給するセレク
タＳＥＬ２、１４は上記シフトレジスタＡ（１１）とCO
UNTER Ａ（１２）の出力であるＱA0，ＱAN’のいずれか
一方を選択して出力するセレクタＳＥＬ１である。また
１６は上記シフトレジスタＡ１１とCOUNTER Ａ１２を初
期化するためのリセット信号ＲＳＴ、１７は上記COUNTE
R Ａ（１２）の出力データ（ＱAN-1〜ＱA0）をシフトレ
ジスタＡ（１１）に並列に出力するデータロード線であ
る。
るメモリ装置を図について説明する。図１０は本実施例
７によるメモリ装置に用いられるシリアルアドレス発生
部の構成を示すブロック図であり、図において、１１は
外部アドレスが入力されるアドレスバス（ＡN-1 〜Ａ0
）と接続されたシフトレジスタＡであり、メモリアク
セス時の内部アドレスを１ビットずつＱAN’として出力
する。１２はアドレスバス（ＡN-1〜Ａ0 ）と接続され
たCOUNTER Ａであり、アドレスバス（ＡN-1 〜Ａ0 ）に
よって送られてきたＮビットのデータを記憶する一方、
所定のタイミングにおいて、これに最下位ビットとして
Ａ0 ’を加えてアドレス（ＡN-2 ＡN-3 …Ａ0 Ａ0 ’）
を作成し、これを次アドレスとする。１３はクロック信
号（ＣＬＫ）を受け、これを上記シフトレジスタＡ（１
１）とCOUNTER Ａ（１２）のいずれかに供給するセレク
タＳＥＬ２、１４は上記シフトレジスタＡ（１１）とCO
UNTER Ａ（１２）の出力であるＱA0，ＱAN’のいずれか
一方を選択して出力するセレクタＳＥＬ１である。また
１６は上記シフトレジスタＡ１１とCOUNTER Ａ１２を初
期化するためのリセット信号ＲＳＴ、１７は上記COUNTE
R Ａ（１２）の出力データ（ＱAN-1〜ＱA0）をシフトレ
ジスタＡ（１１）に並列に出力するデータロード線であ
る。
【００４４】また、図１１は動作シーケンスを示し、図
１２は順次アクセス例を示す図、図１３は分岐命令の実
行例を示す図、さらに図１４はルーチンへの復帰例を示
す図である。
１２は順次アクセス例を示す図、図１３は分岐命令の実
行例を示す図、さらに図１４はルーチンへの復帰例を示
す図である。
【００４５】次に動作について説明する。まず初期リセ
ット解除後（ステップＳ１）、アドレスバス（ＡN-1 〜
Ａ0 ）を通して外部アドレスが入力され、シフトレジス
タＡ（１１）及びCOUNTER Ａ（１２）へ初期アドレスが
設定される（ステップＳ２）。その後、シフトレジスタ
Ａ（１１）の動作モードとなり、シフトレジスタＡ（１
１）から初期アドレス（ＡN-1 ＡN-2 …Ａ0 ）を１ビッ
トずつＱAN’としてシリアル出力する（ステップＳ
３）。このようにしてメモリ装置へのアクセス番地を設
定した後で、データを読み込む（図１２の）。
ット解除後（ステップＳ１）、アドレスバス（ＡN-1 〜
Ａ0 ）を通して外部アドレスが入力され、シフトレジス
タＡ（１１）及びCOUNTER Ａ（１２）へ初期アドレスが
設定される（ステップＳ２）。その後、シフトレジスタ
Ａ（１１）の動作モードとなり、シフトレジスタＡ（１
１）から初期アドレス（ＡN-1 ＡN-2 …Ａ0 ）を１ビッ
トずつＱAN’としてシリアル出力する（ステップＳ
３）。このようにしてメモリ装置へのアクセス番地を設
定した後で、データを読み込む（図１２の）。
【００４６】次にCOUNTER Ａ（１２）の動作モードとな
り、COUNTER Ａ（１２）の最下位ビットへＡ0 ’を入力
し、先に記憶されたＮビットのアドレス（ＡN-1 ＡN-2
…Ａ0 ）をアドレス（ＡN-2 ＡN-3 …Ａ0 Ａ0 ’）へと
更新する。またこのとき同時にＬＳＢであるアドレスＡ
0 ’出力信号ＱA0として出力し、メモリ装置のアドレス
番地も同様にして更新してデータを読み込む（図１２の
）（ステップＳ４）。シーケンシャルにデータの読み
込み（或いは書き込み）を実行する場合は上記の操作が
繰り返される（図１２の）。
り、COUNTER Ａ（１２）の最下位ビットへＡ0 ’を入力
し、先に記憶されたＮビットのアドレス（ＡN-1 ＡN-2
…Ａ0 ）をアドレス（ＡN-2 ＡN-3 …Ａ0 Ａ0 ’）へと
更新する。またこのとき同時にＬＳＢであるアドレスＡ
0 ’出力信号ＱA0として出力し、メモリ装置のアドレス
番地も同様にして更新してデータを読み込む（図１２の
）（ステップＳ４）。シーケンシャルにデータの読み
込み（或いは書き込み）を実行する場合は上記の操作が
繰り返される（図１２の）。
【００４７】ところで、図１１の条件IIで示されるよう
に、ＭＰＵが分岐命令を実行するような場合（ステップ
Ｓ５）は、アドレスバス（ＡN-1 〜Ａ0 ）を通して、シ
フトレジスタＡ（１１）及びCOUNTER Ａ（１２）へ分岐
先アドレス（ＣN-1 ＣN-2 …Ｃ0 ）が設定されることと
なる。そしてその後、シフトレジスタＡ（１１）の動作
モードとなり、上記分岐先アドレス（ＣN-1 ＣN-2 …Ｃ
0 ）を１ビットずつシリアル出力し、メモリ装置へ分岐
先アドレスを設定してデータを読み込む（図１３の
）。次にCOUNTER Ａ（１２）の動作モードとなり、順
次、COUNTER Ａ（１２）の最下位ビットへＣ0 ’，Ｃ0
”…が入力され、アドレスは（ＣN-1 ＣN-2…Ｃ0 ），
（ＣN-2 ＣN-3 …Ｃ0 Ｃ0 ’），及び（ＣN-3 ＣN-4 …
Ｃ0 ’Ｃ0 ”…）へと更新される。同時にアドレスＣ0
’，Ｃ0 ”…を出力し、メモリ装置のアドレス番地も
同様にして更新され、データを読み込む（図１３の
）。
に、ＭＰＵが分岐命令を実行するような場合（ステップ
Ｓ５）は、アドレスバス（ＡN-1 〜Ａ0 ）を通して、シ
フトレジスタＡ（１１）及びCOUNTER Ａ（１２）へ分岐
先アドレス（ＣN-1 ＣN-2 …Ｃ0 ）が設定されることと
なる。そしてその後、シフトレジスタＡ（１１）の動作
モードとなり、上記分岐先アドレス（ＣN-1 ＣN-2 …Ｃ
0 ）を１ビットずつシリアル出力し、メモリ装置へ分岐
先アドレスを設定してデータを読み込む（図１３の
）。次にCOUNTER Ａ（１２）の動作モードとなり、順
次、COUNTER Ａ（１２）の最下位ビットへＣ0 ’，Ｃ0
”…が入力され、アドレスは（ＣN-1 ＣN-2…Ｃ0 ），
（ＣN-2 ＣN-3 …Ｃ0 Ｃ0 ’），及び（ＣN-3 ＣN-4 …
Ｃ0 ’Ｃ0 ”…）へと更新される。同時にアドレスＣ0
’，Ｃ0 ”…を出力し、メモリ装置のアドレス番地も
同様にして更新され、データを読み込む（図１３の
）。
【００４８】また図１１の条件I で示されるように、Ｍ
ＰＵが命令を実行して、あるアドレシングモードで特定
番地をアクセスする場合（ステップＳ６）は、まず、Ｍ
ＰＵがアドレス計算を完了した後に、シフトレジスタＡ
（１１）へ特定番地が設定される（ステップＳ６１）。
その後、シフトレジスタＡ（１１）の動作モードとな
り、特定番地（ＤN-1 ＤN-2 …Ｄ0 ）を１ビットずつシ
リアル出力し、メモリ装置へ特定番地を設定して、デー
タを読み込む（図１４の）（ステップＳ６２）。そし
て再びＭＰＵが命令を実行して、特定番地をアクセスす
る場合は上記の動作が繰り返される。
ＰＵが命令を実行して、あるアドレシングモードで特定
番地をアクセスする場合（ステップＳ６）は、まず、Ｍ
ＰＵがアドレス計算を完了した後に、シフトレジスタＡ
（１１）へ特定番地が設定される（ステップＳ６１）。
その後、シフトレジスタＡ（１１）の動作モードとな
り、特定番地（ＤN-1 ＤN-2 …Ｄ0 ）を１ビットずつシ
リアル出力し、メモリ装置へ特定番地を設定して、デー
タを読み込む（図１４の）（ステップＳ６２）。そし
て再びＭＰＵが命令を実行して、特定番地をアクセスす
る場合は上記の動作が繰り返される。
【００４９】また、特定番地をアクセスした後、再び命
令をメモリ装置より読み込む場合には、最下位ビットへ
アドレスＡ0 ”を入力し、COUNTER Ａ（１２）をアドレ
ス（ＡN-3 ＡN-4 …Ａ0 ’Ａ0 ”）へ設定する。その
後、データロード線１７を介してCOUNTER Ａ（１２）か
らシフトレジスタＡ（１１）へ並列にデータロードす
る。そしてロードしたデータをシフトレジスタＡ（１
１）より１ビットずつシリアル出力し、メモリ装置へア
ドレス（ＡN-3 ＡN-4 …Ａ0 ’Ａ0 ”）を設定して、デ
ータを読み込む（ステップＳ６３）（図１４の）。
令をメモリ装置より読み込む場合には、最下位ビットへ
アドレスＡ0 ”を入力し、COUNTER Ａ（１２）をアドレ
ス（ＡN-3 ＡN-4 …Ａ0 ’Ａ0 ”）へ設定する。その
後、データロード線１７を介してCOUNTER Ａ（１２）か
らシフトレジスタＡ（１１）へ並列にデータロードす
る。そしてロードしたデータをシフトレジスタＡ（１
１）より１ビットずつシリアル出力し、メモリ装置へア
ドレス（ＡN-3 ＡN-4 …Ａ0 ’Ａ0 ”）を設定して、デ
ータを読み込む（ステップＳ６３）（図１４の）。
【００５０】このように本実施例７によれば、アドレス
バス（ＡN-1 〜Ａ0 ）のデータを１ビットずつシフトレ
ジスタＡによって出力してメモリ装置へのアクセス番地
を設定した後、COUNTER Ａ（１２）の最下位ビットへＡ
0 ’を入力してアドレスをインクリメントすることによ
って次アドレスを生成してシーケンシャルにデータの読
み書きを行うようにしたから、アクセス番地の設定を１
ビットデータを入力するだけで更新することができ、高
速アクセスを達成することができる。
バス（ＡN-1 〜Ａ0 ）のデータを１ビットずつシフトレ
ジスタＡによって出力してメモリ装置へのアクセス番地
を設定した後、COUNTER Ａ（１２）の最下位ビットへＡ
0 ’を入力してアドレスをインクリメントすることによ
って次アドレスを生成してシーケンシャルにデータの読
み書きを行うようにしたから、アクセス番地の設定を１
ビットデータを入力するだけで更新することができ、高
速アクセスを達成することができる。
【００５１】実施例８．次に本発明の実施例８によるメ
モリ装置を図について説明する。図１５は本実施例８に
よるメモリ装置に用いられるシリアルアドレス発生部の
構成を示すブロック図であり、図において、２１は上位
アドレスバス（ＢN-1 〜Ｂ0 ）２３に接続されたシフト
レジスタＢ、２２はアドレスバス（ＢN-1 〜Ｂ0 ）２３
に接続されたCOUNTER Ｂであり、実施例７の構成にCOUN
TER 及びシフトレジスタを１系統追加した構成となって
おり、さらにセレクタＳＥＬ１（１４），セレクタＳＥ
Ｌ２（１３）はそれぞれ２系統のシフトレジスタ及びCO
UNTER へのクロックＣＬＫの供給を制御するように構成
されている。また、図１６はその動作シーケンスを示す
図、図１７は順次アクセス例を示す図、図１８は分岐命
令の実行例を示す図、図１１はルーチンへの復帰例を示
す図である。
モリ装置を図について説明する。図１５は本実施例８に
よるメモリ装置に用いられるシリアルアドレス発生部の
構成を示すブロック図であり、図において、２１は上位
アドレスバス（ＢN-1 〜Ｂ0 ）２３に接続されたシフト
レジスタＢ、２２はアドレスバス（ＢN-1 〜Ｂ0 ）２３
に接続されたCOUNTER Ｂであり、実施例７の構成にCOUN
TER 及びシフトレジスタを１系統追加した構成となって
おり、さらにセレクタＳＥＬ１（１４），セレクタＳＥ
Ｌ２（１３）はそれぞれ２系統のシフトレジスタ及びCO
UNTER へのクロックＣＬＫの供給を制御するように構成
されている。また、図１６はその動作シーケンスを示す
図、図１７は順次アクセス例を示す図、図１８は分岐命
令の実行例を示す図、図１１はルーチンへの復帰例を示
す図である。
【００５２】次に動作について説明する。リセット解除
後、まず、下位アドレスバス（ＡN-1 〜Ａ0 ）１５及び
上位アドレスバス（ＢN-1 〜Ｂ0 ）２３を通してシフト
レジスタＡ（１１），シフトレジスタＢ（２１），COUN
TER Ａ（１２）及びCOUNTERＢ（２２）へ初期アドレス
が設定される（ステップＳ７）。その後、シフトレジス
タＢ（２１）の動作モードとなり上位アドレス（ＢN-1
ＢN-2 …Ｂ0 ）を１ビットずつシリアル出力する（ステ
ップＳ８）（図１７の）。
後、まず、下位アドレスバス（ＡN-1 〜Ａ0 ）１５及び
上位アドレスバス（ＢN-1 〜Ｂ0 ）２３を通してシフト
レジスタＡ（１１），シフトレジスタＢ（２１），COUN
TER Ａ（１２）及びCOUNTERＢ（２２）へ初期アドレス
が設定される（ステップＳ７）。その後、シフトレジス
タＢ（２１）の動作モードとなり上位アドレス（ＢN-1
ＢN-2 …Ｂ0 ）を１ビットずつシリアル出力する（ステ
ップＳ８）（図１７の）。
【００５３】次にシフトレジスタＡ（１１）の動作モー
ドとなり、下位アドレス（ＡN-1 ＡN-2 …Ａ0 ）を１ビ
ットずつシリアル出力する。このようにしてメモリ装置
へアクセス番地を設定した後でデータを読み込む（図１
７の）。次にCOUNTER Ａ（１２）の動作モードとな
り、COUNTER Ａ（１２）の最下位ビットへＡ0 ’を入力
し、下位アドレス（ＡN-1 ＡN-2 …Ａ0 ）から下位アド
レス（ＡN-2 ＡN-3 …Ａ0 Ａ0 ' ）へと更新する。同時
にアドレスＡ0 ' を出力し、メモリ装置のアドレス番地
も同様にして更新してデータを読み込む（図１７の）
（ステップＳ９）。
ドとなり、下位アドレス（ＡN-1 ＡN-2 …Ａ0 ）を１ビ
ットずつシリアル出力する。このようにしてメモリ装置
へアクセス番地を設定した後でデータを読み込む（図１
７の）。次にCOUNTER Ａ（１２）の動作モードとな
り、COUNTER Ａ（１２）の最下位ビットへＡ0 ’を入力
し、下位アドレス（ＡN-1 ＡN-2 …Ａ0 ）から下位アド
レス（ＡN-2 ＡN-3 …Ａ0 Ａ0 ' ）へと更新する。同時
にアドレスＡ0 ' を出力し、メモリ装置のアドレス番地
も同様にして更新してデータを読み込む（図１７の）
（ステップＳ９）。
【００５４】次にステップＳ１０にて上記の操作によっ
てCOUNTER Ａ（１２）のアドレスが一巡したと判定され
ると、COUNTER Ｂ（２１）の動作モードとなり、COUNTE
R Ｂ（２１）の最下位ビットへＢ0 ' を入力して上位ア
ドレス（ＢN-1 ＢN-2 …Ｂ0）から上位アドレス（ＢN-2
ＢN-3 …Ｂ0 Ｂ0 ' ）へと更新する（ステップＳ１
１）。アドレスＢ0 ' を出力して、メモリ装置のアドレ
ス番地も同様にして更新した後、ステップＳ９に戻って
再びCOUNTER Ａ（１２）の動作モードとして、上記と同
様にしてアドレスを進めてメモリ装置を順次アクセスす
る。
てCOUNTER Ａ（１２）のアドレスが一巡したと判定され
ると、COUNTER Ｂ（２１）の動作モードとなり、COUNTE
R Ｂ（２１）の最下位ビットへＢ0 ' を入力して上位ア
ドレス（ＢN-1 ＢN-2 …Ｂ0）から上位アドレス（ＢN-2
ＢN-3 …Ｂ0 Ｂ0 ' ）へと更新する（ステップＳ１
１）。アドレスＢ0 ' を出力して、メモリ装置のアドレ
ス番地も同様にして更新した後、ステップＳ９に戻って
再びCOUNTER Ａ（１２）の動作モードとして、上記と同
様にしてアドレスを進めてメモリ装置を順次アクセスす
る。
【００５５】ところで図１６の条件IIで示されるよう
に、ＭＰＵが分岐命令を実行するような場合（ステップ
Ｓ１２）は、下位アドレスバス（ＡN-1 〜Ａ0 ）１５，
上位アドレスバス（ＢN-1 〜Ｂ0 ）２３を通してステッ
プＳ７にてシフトレジスタＡ（１１），シフトレジスタ
Ｂ（２１），COUNTER Ａ（１２）及びCOUNTER Ｂ（２
２）へ分岐先アドレスの上位アドレス（ＤN-1 ＤN-2 …
Ｄ0 ），及び下位アドレス（ＣN-1 ＣN-2 …Ｃ0 ）を設
定する。その後、シフトレジスタＢ（２１）の動作モー
ドとなり、上位アドレス（ＢN-2 ＢN-3 …Ｂ0 ）に代え
て上位アドレス（ＤN-1 ＤN-2 …Ｄ0 ）を１ビットずつ
シリアル出力する（図１８の）。次にシフトレジスタ
Ａ（１１）の動作モードとなり、下位アドレス（ＡN-1
ＡN-2 …Ａ0 ）に代えて下位アドレス（ＣN-1 ＣN-2 …
Ｃ0 ）を１ビットずつシリアル出力する。このようにし
てメモリ装置へアクセス番地を設定した後で、データを
読み込む（図１８の）。
に、ＭＰＵが分岐命令を実行するような場合（ステップ
Ｓ１２）は、下位アドレスバス（ＡN-1 〜Ａ0 ）１５，
上位アドレスバス（ＢN-1 〜Ｂ0 ）２３を通してステッ
プＳ７にてシフトレジスタＡ（１１），シフトレジスタ
Ｂ（２１），COUNTER Ａ（１２）及びCOUNTER Ｂ（２
２）へ分岐先アドレスの上位アドレス（ＤN-1 ＤN-2 …
Ｄ0 ），及び下位アドレス（ＣN-1 ＣN-2 …Ｃ0 ）を設
定する。その後、シフトレジスタＢ（２１）の動作モー
ドとなり、上位アドレス（ＢN-2 ＢN-3 …Ｂ0 ）に代え
て上位アドレス（ＤN-1 ＤN-2 …Ｄ0 ）を１ビットずつ
シリアル出力する（図１８の）。次にシフトレジスタ
Ａ（１１）の動作モードとなり、下位アドレス（ＡN-1
ＡN-2 …Ａ0 ）に代えて下位アドレス（ＣN-1 ＣN-2 …
Ｃ0 ）を１ビットずつシリアル出力する。このようにし
てメモリ装置へアクセス番地を設定した後で、データを
読み込む（図１８の）。
【００５６】次に、ステップＳ９に進んでCOUNTER Ａ
（１２）の動作モードとなり、上記実施例１と同様にし
てCOUNTER Ａ（１２）のアドレスを進めていき、分岐先
アドレスから順次アクセスし、データを読み込む（図１
８の）。
（１２）の動作モードとなり、上記実施例１と同様にし
てCOUNTER Ａ（１２）のアドレスを進めていき、分岐先
アドレスから順次アクセスし、データを読み込む（図１
８の）。
【００５７】また図１６の条件I に示すように、ＭＰＵ
があるアドレシングモードで特定番地をアクセスする場
合（ステップＳ１３）は、まず、ＭＰＵがアドレス計算
を完了した後、シフトレジスタＡ（１１）及びシフトレ
ジスタＢ（２１）へ特定番地を設定する（ステップＳ１
３１）。その後、シフトレジスタＢ（２１）の動作モー
ドとなり上位アドレス（ＦN-1 ＦN-2 …Ｆ0 ）を１ビッ
トずつシリアル出力して、メモリ装置へ上位アドレスを
設定する（図１９の）。次に、シフトレジスタＡ（１
１）の動作モードとなり下位アドレス（ＥN-1 ＥN-2 …
Ｅ0 ）を１ビットずつシリアル出力してメモリ装置へ下
位アドレスを設定しデータを読み込む（ステップＳ１３
２）（図１９の）。再び命令を実行して、特定番地を
アクセスする場合は上記の動作が繰り返される。
があるアドレシングモードで特定番地をアクセスする場
合（ステップＳ１３）は、まず、ＭＰＵがアドレス計算
を完了した後、シフトレジスタＡ（１１）及びシフトレ
ジスタＢ（２１）へ特定番地を設定する（ステップＳ１
３１）。その後、シフトレジスタＢ（２１）の動作モー
ドとなり上位アドレス（ＦN-1 ＦN-2 …Ｆ0 ）を１ビッ
トずつシリアル出力して、メモリ装置へ上位アドレスを
設定する（図１９の）。次に、シフトレジスタＡ（１
１）の動作モードとなり下位アドレス（ＥN-1 ＥN-2 …
Ｅ0 ）を１ビットずつシリアル出力してメモリ装置へ下
位アドレスを設定しデータを読み込む（ステップＳ１３
２）（図１９の）。再び命令を実行して、特定番地を
アクセスする場合は上記の動作が繰り返される。
【００５８】一方、特定番地をアクセスした後、再びメ
モリ装置より命令を読み込む場合は上述したようにCOUN
TER Ａ（１２）の最下位ビットへアドレスＡ0 ”を入力
し次アドレス（ＡN-3 ＡN-4 …Ａ0 ”）へ設定して（な
お、ここでメモリバンクを進める場合は、COUNTER Ｂの
アドレスも進める）（ステップＳ１３３）、ステップＳ
７に戻ってCOUNTER Ａ（１２）からシフトレジスタＡ
（１１）へ，及びCOUNTER Ｂ（２２）からシフトレジス
タＢ（２１）へそれぞれデータロード線１７，２４を経
由して並列にデータロードする。そしてステップＳ８に
てロードしたデータはシフトレジスタＢ（２１），シフ
トレジスタＡ（１１）より１ビットずつシリアル出力
し、メモリ装置へアドレスを設定してデータを読み込む
（図１９の，）。以後、ステップＳ９にてCOUNTER
Ａ（１２）の動作モードとなり、メモリ装置を順次アク
セスしてデータを読み込む（図１９の）。
モリ装置より命令を読み込む場合は上述したようにCOUN
TER Ａ（１２）の最下位ビットへアドレスＡ0 ”を入力
し次アドレス（ＡN-3 ＡN-4 …Ａ0 ”）へ設定して（な
お、ここでメモリバンクを進める場合は、COUNTER Ｂの
アドレスも進める）（ステップＳ１３３）、ステップＳ
７に戻ってCOUNTER Ａ（１２）からシフトレジスタＡ
（１１）へ，及びCOUNTER Ｂ（２２）からシフトレジス
タＢ（２１）へそれぞれデータロード線１７，２４を経
由して並列にデータロードする。そしてステップＳ８に
てロードしたデータはシフトレジスタＢ（２１），シフ
トレジスタＡ（１１）より１ビットずつシリアル出力
し、メモリ装置へアドレスを設定してデータを読み込む
（図１９の，）。以後、ステップＳ９にてCOUNTER
Ａ（１２）の動作モードとなり、メモリ装置を順次アク
セスしてデータを読み込む（図１９の）。
【００５９】このように本実施例によれば、実施例７の
構成にCOUNTER とシフトレジスタとを１系統追加し、そ
れぞれに接続されたアドレスバス１５，２３から下位ア
ドレス，上位アドレスを供給するようにしたから、例え
ば１６ビットの初期アドレスを設定する場合に、上位ア
ドレスの変化はなく、下位アドレスのみが変化するよう
な場合において、アドレスの設定を高速に行うことがで
き、メモリアクセスの高速化を図ることができる。
構成にCOUNTER とシフトレジスタとを１系統追加し、そ
れぞれに接続されたアドレスバス１５，２３から下位ア
ドレス，上位アドレスを供給するようにしたから、例え
ば１６ビットの初期アドレスを設定する場合に、上位ア
ドレスの変化はなく、下位アドレスのみが変化するよう
な場合において、アドレスの設定を高速に行うことがで
き、メモリアクセスの高速化を図ることができる。
【００６０】実施例９．以下、本発明の実施例９による
メモリ装置を図について説明する。図２０は本実施例９
によるメモリ装置に用いられるシリアルアドレス発生部
の構成を示すブロック図であり、図において、３１はそ
の一端がデータロード線１７に接続され、COUNTER Ａ
（１２）が生成するアドレスが一巡したことを検知して
COUNTER Ｂ（２２）のアドレスをインクリメントするた
めのトリガ信号をその他端から発生するインクリメント
手段であり、また、セレクタ１（１４），セレクタ２
（１３）はそれぞれCOUNTER Ｂ（２２）とは接続されて
いない。他の構成は実施例８と同様である。また、図２
１はその動作シーケンスを示す図であり、順次アクセス
例，分岐命令の実行例，ルーチンへの復帰例を示す図は
それぞれ上記実施例２と同じであり、これら図１７，図
１８，図１９を参照して説明する。
メモリ装置を図について説明する。図２０は本実施例９
によるメモリ装置に用いられるシリアルアドレス発生部
の構成を示すブロック図であり、図において、３１はそ
の一端がデータロード線１７に接続され、COUNTER Ａ
（１２）が生成するアドレスが一巡したことを検知して
COUNTER Ｂ（２２）のアドレスをインクリメントするた
めのトリガ信号をその他端から発生するインクリメント
手段であり、また、セレクタ１（１４），セレクタ２
（１３）はそれぞれCOUNTER Ｂ（２２）とは接続されて
いない。他の構成は実施例８と同様である。また、図２
１はその動作シーケンスを示す図であり、順次アクセス
例，分岐命令の実行例，ルーチンへの復帰例を示す図は
それぞれ上記実施例２と同じであり、これら図１７，図
１８，図１９を参照して説明する。
【００６１】リセット解除後、まずアドレスバスＡN-1
〜Ａ0 （１５）及びアドレスバスＢN-1 〜Ｂ0 （２３）
を通して、シフトレジスタＡ（１１）及びシフトレジス
タＢ（２１），COUNTER Ａ（１２）及びCOUNTER Ｂ（２
２）へ初期アドレスが設定される（ステップＳ１４）。
その後、シフトレジスタＢ（２１）の動作モードとな
り、上位アドレス（ＢN-1 ＢN-2 …Ｂ0 ）を１ビットず
つシリアル出力する（図１７の）。
〜Ａ0 （１５）及びアドレスバスＢN-1 〜Ｂ0 （２３）
を通して、シフトレジスタＡ（１１）及びシフトレジス
タＢ（２１），COUNTER Ａ（１２）及びCOUNTER Ｂ（２
２）へ初期アドレスが設定される（ステップＳ１４）。
その後、シフトレジスタＢ（２１）の動作モードとな
り、上位アドレス（ＢN-1 ＢN-2 …Ｂ0 ）を１ビットず
つシリアル出力する（図１７の）。
【００６２】次にシフトレジスタＡ（１１）の動作モー
ドとなり、下位アドレス（ＡN-1 ＡN-2 …Ａ0 ）を１ビ
ットずつシリアル出力する（ステップＳ１５）。メモリ
装置へアクセス番地を設定した後で、データを読み込む
（図１７の）。次にCOUNTER Ａ（１２）の動作モード
となり、COUNTER Ａ（１２）の最下位ビットへＡ0 ’を
入力し、下位アドレス（ＡN-1 ＡN-2 …Ａ0 ）から下位
アドレス（ＡN-2 ＡN-3 …Ａ0 Ａ0 ’）へと更新する。
同時にアドレスＡ0 ’を出力し、メモリ装置のアドレス
番地も同様にして更新してデータを読み込む（図１７の
）。上記の操作によって、順次アクセスし、COUNTER
Ａ（１２）のアドレスが一巡したことがインクリメント
手段（３１）によって検出されたら、該インクリメント
手段（３１）はトリガ信号を出力しCOUNTER Ｂ（２２）
のアドレスを（ＢN-1 ＢN-2 …Ｂ0 ）から（ＢN-2 ＢN-
3 …Ｂ0 Ｂ0 ’）へと更新して、次のメモリバンクへ進
める（ステップＳ１６）。
ドとなり、下位アドレス（ＡN-1 ＡN-2 …Ａ0 ）を１ビ
ットずつシリアル出力する（ステップＳ１５）。メモリ
装置へアクセス番地を設定した後で、データを読み込む
（図１７の）。次にCOUNTER Ａ（１２）の動作モード
となり、COUNTER Ａ（１２）の最下位ビットへＡ0 ’を
入力し、下位アドレス（ＡN-1 ＡN-2 …Ａ0 ）から下位
アドレス（ＡN-2 ＡN-3 …Ａ0 Ａ0 ’）へと更新する。
同時にアドレスＡ0 ’を出力し、メモリ装置のアドレス
番地も同様にして更新してデータを読み込む（図１７の
）。上記の操作によって、順次アクセスし、COUNTER
Ａ（１２）のアドレスが一巡したことがインクリメント
手段（３１）によって検出されたら、該インクリメント
手段（３１）はトリガ信号を出力しCOUNTER Ｂ（２２）
のアドレスを（ＢN-1 ＢN-2 …Ｂ0 ）から（ＢN-2 ＢN-
3 …Ｂ0 Ｂ0 ’）へと更新して、次のメモリバンクへ進
める（ステップＳ１６）。
【００６３】本シリアルアドレス発生装置は、COUNTER
Ａ（１２），COUNTER Ｂ（２２）及びインクリメント手
段（３１）を内蔵したメモリ装置に対して利用するの
で、COUNTER Ａ（１２）のアドレスが一巡すれば、メモ
リ装置内のアドレスは次のメモリバンクをアクセスする
ようになる。以後、上記の動作を繰り返す。
Ａ（１２），COUNTER Ｂ（２２）及びインクリメント手
段（３１）を内蔵したメモリ装置に対して利用するの
で、COUNTER Ａ（１２）のアドレスが一巡すれば、メモ
リ装置内のアドレスは次のメモリバンクをアクセスする
ようになる。以後、上記の動作を繰り返す。
【００６４】そして、ＭＰＵが分岐命令を実行するよう
な場合（ステップＳ１７）は、ステップＳ１４にてアド
レスバスＡN-1 〜Ａ0 （１５），ＢN-1 〜Ｂ0 （２３）
を通してシフトレジスタＡ（１１），シフトレジスタＢ
（２１），カウンタＡ（１２）及びCOUNTER Ｂ（２２）
へ、初期アドレスに代えて分岐先アドレスの上位アドレ
ス（ＤN-1 ＤN-2 …Ｄ0 ）及び下位アドレス（ＣN-1 Ｃ
N-2 …Ｃ0 ）を設定する。その後、ステップＳ１５にて
シフトレジスタＢ（２１）の動作モードとなり上位アド
レス（ＤN-1 ＤN-2 …Ｄ0 ）を１ビットずつシリアル出
力する（図１８の）。次にシフトレジスタＡ（１１）
の動作モードとなり下位アドレス（ＣN-1 ＣN-2 …Ｃ0
）を１ビットずつシリアル出力する。メモリ装置へア
クセス番地を設定した後、データを読み込む（図１８の
）。
な場合（ステップＳ１７）は、ステップＳ１４にてアド
レスバスＡN-1 〜Ａ0 （１５），ＢN-1 〜Ｂ0 （２３）
を通してシフトレジスタＡ（１１），シフトレジスタＢ
（２１），カウンタＡ（１２）及びCOUNTER Ｂ（２２）
へ、初期アドレスに代えて分岐先アドレスの上位アドレ
ス（ＤN-1 ＤN-2 …Ｄ0 ）及び下位アドレス（ＣN-1 Ｃ
N-2 …Ｃ0 ）を設定する。その後、ステップＳ１５にて
シフトレジスタＢ（２１）の動作モードとなり上位アド
レス（ＤN-1 ＤN-2 …Ｄ0 ）を１ビットずつシリアル出
力する（図１８の）。次にシフトレジスタＡ（１１）
の動作モードとなり下位アドレス（ＣN-1 ＣN-2 …Ｃ0
）を１ビットずつシリアル出力する。メモリ装置へア
クセス番地を設定した後、データを読み込む（図１８の
）。
【００６５】そして、ステップＳ１６に移って次にCOUN
TER Ａ（１２）の動作モードとなり、COUNTER Ａ（１
２）のアドレスを進めていき、分岐先アドレスから順次
データを読み込む（図１８の）。
TER Ａ（１２）の動作モードとなり、COUNTER Ａ（１
２）のアドレスを進めていき、分岐先アドレスから順次
データを読み込む（図１８の）。
【００６６】一方、ＭＰＵがあるアドレシングモードで
特定番地をアクセスする場合は、まずＭＰＵがアドレス
計算をした後、ステップＳ１８１にてシフトレジスタＡ
（１１）及びシフトレジスタＢ（２１）へ特定番地を設
定する。その後、シフトレジスタＢ（２１），シフトレ
ジスタＡ（１１）の順番に、特定番地をシリアル出力
し、メモリ装置へ上位アドレス（ＦN-1 ＦN-2 …Ｆ0 ）
及び下位アドレス（ＥN-1 ＥN-2 …Ｅ0 ）を設定しデー
タを読み込む（ステップＳ１８２）（図１９，）。
特定番地をアクセスする場合は、まずＭＰＵがアドレス
計算をした後、ステップＳ１８１にてシフトレジスタＡ
（１１）及びシフトレジスタＢ（２１）へ特定番地を設
定する。その後、シフトレジスタＢ（２１），シフトレ
ジスタＡ（１１）の順番に、特定番地をシリアル出力
し、メモリ装置へ上位アドレス（ＦN-1 ＦN-2 …Ｆ0 ）
及び下位アドレス（ＥN-1 ＥN-2 …Ｅ0 ）を設定しデー
タを読み込む（ステップＳ１８２）（図１９，）。
【００６７】一方、特定番地をアクセスした後で、再び
命令を読み込む場合はCOUNTER Ａ（１２）のアドレスを
次アドレスＡN-3 ＡN-4 …Ａ0 ”へ進めた（ステップＳ
１８３）後で、ステップＳ１５１に移ってCOUNTER Ａ
（１２）及びCOUNTER Ｂ（２２）のアドレスをシフトレ
ジスタＡ（１１）及びシフトレジスタＢ（２１）へ並列
にデータロードする。次にステップＳ１６に移ってロー
ドしたデータはシフトレジスタＡ（１１），シフトレジ
スタＢ（２１）よりシリアル出力しメモリ装置へ連続し
て異なるアドレスを設定してデータを読み込む（図１９
の，）。以後、ステップＳ１６にてCOUNTER Ａ（１
２）の動作モードとなり、メモリ装置を順次アクセスす
る（図１９の）。
命令を読み込む場合はCOUNTER Ａ（１２）のアドレスを
次アドレスＡN-3 ＡN-4 …Ａ0 ”へ進めた（ステップＳ
１８３）後で、ステップＳ１５１に移ってCOUNTER Ａ
（１２）及びCOUNTER Ｂ（２２）のアドレスをシフトレ
ジスタＡ（１１）及びシフトレジスタＢ（２１）へ並列
にデータロードする。次にステップＳ１６に移ってロー
ドしたデータはシフトレジスタＡ（１１），シフトレジ
スタＢ（２１）よりシリアル出力しメモリ装置へ連続し
て異なるアドレスを設定してデータを読み込む（図１９
の，）。以後、ステップＳ１６にてCOUNTER Ａ（１
２）の動作モードとなり、メモリ装置を順次アクセスす
る（図１９の）。
【００６８】このように本実施例によれば、実施例８と
同様にシフトレジスタ，COUNTER を２系統設けるととも
に、COUNTER Ａ（１２）のアドレスが一巡したことを検
出してCOUNTER Ｂ（２２）のアドレスをインクリメント
するインクリメント信号３１を設けたから、アドレス設
定時に上位アドレスが変化するような場合においても、
高速にこれを行うことができる。
同様にシフトレジスタ，COUNTER を２系統設けるととも
に、COUNTER Ａ（１２）のアドレスが一巡したことを検
出してCOUNTER Ｂ（２２）のアドレスをインクリメント
するインクリメント信号３１を設けたから、アドレス設
定時に上位アドレスが変化するような場合においても、
高速にこれを行うことができる。
【００６９】
【発明の効果】以上のように、この発明に係るメモリ装
置によれば、メモリをアクセスする場合、第１のシフト
レジスタ手段に記憶されているアドレスの最下位ビット
から所定ビットまでの有効ビット列と、次アドレスの、
最下位ビットから上記所定ビットまでの所定のビット列
を除く上位側ビット列とを加算して次にアクセスされる
メモリセルの指定を行うようにしたため、アドレスの最
下位ビットを１ビット入力するだけで次のメモリセルを
アクセスするための内部アドレスの設定を行うことがで
き、アドレスの設定時間を短縮することが可能となると
ともに、プログラムの実行，及びデータ処理時間を短縮
することが可能となる効果がある。
置によれば、メモリをアクセスする場合、第１のシフト
レジスタ手段に記憶されているアドレスの最下位ビット
から所定ビットまでの有効ビット列と、次アドレスの、
最下位ビットから上記所定ビットまでの所定のビット列
を除く上位側ビット列とを加算して次にアクセスされる
メモリセルの指定を行うようにしたため、アドレスの最
下位ビットを１ビット入力するだけで次のメモリセルを
アクセスするための内部アドレスの設定を行うことがで
き、アドレスの設定時間を短縮することが可能となると
ともに、プログラムの実行，及びデータ処理時間を短縮
することが可能となる効果がある。
【００７０】また、全メモリ領域をいくつかに分割し、
異なるアドレスを記憶する２つのシフトレジスタの一方
によって上記分割されたメモリ領域の中から所定のもの
を選択し、他方のシフトレジスタによって前記選択され
たメモリ領域のメモリセルをシリアルにアクセスするこ
とにより、シリアルに接続されたシフトレジスタからア
ドレスラッチ部が構成されている場合と比較すると、同
一メモリ領域内のデータをアクセスする際に、当該メモ
リ領域選択のための設定を再度行う必要がなく、メモリ
セルのアドレスをシリアルに１ビットずつシフトレジス
タに設定しさえすればよいので、高速アクセスが可能と
なるという効果がある。
異なるアドレスを記憶する２つのシフトレジスタの一方
によって上記分割されたメモリ領域の中から所定のもの
を選択し、他方のシフトレジスタによって前記選択され
たメモリ領域のメモリセルをシリアルにアクセスするこ
とにより、シリアルに接続されたシフトレジスタからア
ドレスラッチ部が構成されている場合と比較すると、同
一メモリ領域内のデータをアクセスする際に、当該メモ
リ領域選択のための設定を再度行う必要がなく、メモリ
セルのアドレスをシリアルに１ビットずつシフトレジス
タに設定しさえすればよいので、高速アクセスが可能と
なるという効果がある。
【００７１】また、上記メモリセルを選択するのに用い
られるシフトレジスタのアドレスが一巡したことを検知
して、当該メモリ領域を選択するのに用いたシフトレジ
スタのアドレスをインクリメントさせるようにすること
により、メモリアクセスの一番最初にメモリ領域及びメ
モリセルの指定を行うことによって、再びメモリ領域の
設定を行うことなく分割された異なるメモリ領域間を連
続してアクセスすることが可能となり、メモリアクセス
の高速性を増すことができるという効果がある。
られるシフトレジスタのアドレスが一巡したことを検知
して、当該メモリ領域を選択するのに用いたシフトレジ
スタのアドレスをインクリメントさせるようにすること
により、メモリアクセスの一番最初にメモリ領域及びメ
モリセルの指定を行うことによって、再びメモリ領域の
設定を行うことなく分割された異なるメモリ領域間を連
続してアクセスすることが可能となり、メモリアクセス
の高速性を増すことができるという効果がある。
【００７２】また、この発明に係るメモリ装置によれ
ば、アドレス発生部を構成する第１のシトレジスタによ
って初期アドレスを設定した後、第１のカウンタに第１
の最下位ビットを入力してそのアドレスをインクリメン
トするとともに、該インクリメント動作毎に異なる最下
位ビットデータを出力して内部アドレスを発生すること
により、次アドレスを高速に生成することができるとい
う効果がある。
ば、アドレス発生部を構成する第１のシトレジスタによ
って初期アドレスを設定した後、第１のカウンタに第１
の最下位ビットを入力してそのアドレスをインクリメン
トするとともに、該インクリメント動作毎に異なる最下
位ビットデータを出力して内部アドレスを発生すること
により、次アドレスを高速に生成することができるとい
う効果がある。
【００７３】また、上記アドレス発生部のシフトレジス
タ及びカウンタを２系統設け、これらに上位アドレスと
下位アドレスとを分けて入力し、一方のカウンタから出
力される上位アドレスデータと他方のカウンタから出力
される下位アドレスデータとを加算して初期アドレスを
設定することにより、下位ビットの変化が主に行われる
ような場合におけるアドレスの設定を高速に行うことが
できる効果がある。
タ及びカウンタを２系統設け、これらに上位アドレスと
下位アドレスとを分けて入力し、一方のカウンタから出
力される上位アドレスデータと他方のカウンタから出力
される下位アドレスデータとを加算して初期アドレスを
設定することにより、下位ビットの変化が主に行われる
ような場合におけるアドレスの設定を高速に行うことが
できる効果がある。
【００７４】また、上記下位ビットの変化が一巡したこ
とを検知して自動的に上記上位ビットが記憶されている
カウンタのアドレスをインクリメントするようにするこ
とにより、異なるメモリ領域のメモリセルを連続的にア
クセスできるようにアドレス設定を行うことができる効
果がある。
とを検知して自動的に上記上位ビットが記憶されている
カウンタのアドレスをインクリメントするようにするこ
とにより、異なるメモリ領域のメモリセルを連続的にア
クセスできるようにアドレス設定を行うことができる効
果がある。
【図１】この発明の第１の実施例によるメモリ装置のア
ドレスラッチ部周辺の構成を示すブロック図である。
ドレスラッチ部周辺の構成を示すブロック図である。
【図２】上記メモリ装置におけるアドレスラッチ部を示
す図である。
す図である。
【図３】この発明の第２の実施例によるメモリ装置にお
けるアドレスラッチ部を示す図である。
けるアドレスラッチ部を示す図である。
【図４】この発明の第３の実施例によるメモリ装置にお
けるアドレスラッチ部を示す図である。
けるアドレスラッチ部を示す図である。
【図５】この発明の第４の実施例によるメモリ装置にお
けるアドレスラッチ部を示す図である。
けるアドレスラッチ部を示す図である。
【図６】この発明の第５の実施例によるメモリ装置にお
けるアドレスラッチ部を示す図である。
けるアドレスラッチ部を示す図である。
【図７】３ビットポリノミヤルカウンタを示す図であ
る。
る。
【図８】ＣＰＵがポリノミヤルアドレスを出力している
時の本発明におけるメモリ装置の動作タイムチャート図
である。
時の本発明におけるメモリ装置の動作タイムチャート図
である。
【図９】この発明の第２の実施例によるメモリ装置のタ
イムチャート図である。
イムチャート図である。
【図１０】この発明の第６の実施例によるメモリ装置に
おけるアドレス発生部を示す図である。
おけるアドレス発生部を示す図である。
【図１１】上記アドレス発生部の動作シーケンスを示す
図である。
図である。
【図１２】上記アドレス発生部の順次アクセス例を示す
図である。
図である。
【図１３】上記アドレス発生部の分岐命令の実行例を示
す図である。
す図である。
【図１４】上記アドレス発生部のルーチンへの復帰例を
示す図である。
示す図である。
【図１５】この発明の第７の実施例によるメモリ装置に
おけるアドレス発生部を示す図である。
おけるアドレス発生部を示す図である。
【図１６】上記アドレス発生部の動作シーケンスを示す
図である。
図である。
【図１７】上記アドレス発生部の順次アクセス例を示す
図である。
図である。
【図１８】上記アドレス発生部の分岐命令の実行例を示
す図である。
す図である。
【図１９】上記アドレス発生部のルーチンへの復帰例を
示す図である。
示す図である。
【図２０】この発明の第８の実施例によるメモリ装置に
おけるアドレス発生部を示す図である。
おけるアドレス発生部を示す図である。
【図２１】上記アドレス発生部の動作シーケンスを示す
図である。
図である。
【図２２】従来のシリアルアドレス入力のメモリ装置の
動作タイムチャート図である。
動作タイムチャート図である。
１ａ アドレスラッチ部 １ｂ データ信号入／出力手段 １ｃ メモリセル １ｄ クロック信号入力手段 １ｅ シリアルアドレス入力手段 １ｆ リード／ライト信号入力手段 １ｇ データ信号入／出力手段 ２ａ シフトレジスタ ３ａ 第１のシフトレジスタ ３ｂ 第２のシフトレジスタ ３ｃ セレクト手段 ４ａ シフト機能を持つシフトレジスタ手段 ４ｂ 第２のシフトレジスタ ４ｃ セレクト手段 ４ｄ インクリメント手段 ５ａ シフトレジスタ手段 ５ｂ 論理ゲート ５ｃ セレクト手段 ６ａ 第１のシフトレジスタ ６ｂ 第２のシフトレジスタ ６ｃ セレクト手段 ６ｄ セット信号入力手段 １１ シフトレジスタＡ １２ カウンタＡ １３ ＳＥＬ２ １４ ＳＥＬ１ １６ ＲＳＴ １７ データロード線 ２１ シフトレジスタ ２２ カウンタＢ ２３ アドレスバス ３１ インクリメント手段
─────────────────────────────────────────────────────
【手続補正書】
【提出日】平成６年２月１０日
【手続補正１】
【補正対象書類名】明細書
【補正対象項目名】全文
【補正方法】変更
【補正内容】
【書類名】 明細書
【発明の名称】 シリアルアドレス入力用メモリ装置及
びシリアルアドレス発生装置
びシリアルアドレス発生装置
【特許請求の範囲】
【発明の詳細な説明】
【０００１】
【産業上の利用分野】この発明は、アドレスをシリアル
に入力するメモリ装置と当該メモリ装置をアクセスする
ために、ＣＰＵ／ＭＣＵ等が有するシリアルアドレス発
生装置及びそのアクセス方式に関するものである。
に入力するメモリ装置と当該メモリ装置をアクセスする
ために、ＣＰＵ／ＭＣＵ等が有するシリアルアドレス発
生装置及びそのアクセス方式に関するものである。
【０００２】
【従来の技術】従来、アドレスをシリアルに入力するメ
モリ装置においては、データの読み出し及び書き込みを
実行する場合、データの読み出し及び書き込みの１回の
動作を実行する毎に所定のビット数（固定長）のアドレ
ス（ＡN-1,ＡN-2,…, Ａ0 ）を１ビットずつ入力し、メ
モリ装置内のアドレスラッチ回路でこれを記憶し、メモ
リセルのアクセスを行っていた。
モリ装置においては、データの読み出し及び書き込みを
実行する場合、データの読み出し及び書き込みの１回の
動作を実行する毎に所定のビット数（固定長）のアドレ
ス（ＡN-1,ＡN-2,…, Ａ0 ）を１ビットずつ入力し、メ
モリ装置内のアドレスラッチ回路でこれを記憶し、メモ
リセルのアクセスを行っていた。
【０００３】図２３はアドレス信号をシリアルに入力す
る従来のメモリ装置の一例の動作シーケンスを示すタイ
ムチャート図を示し、データの読み出しを実行する場合
を示している。以下、このメモリ装置でのメモリセルの
アクセス動作を図について説明する。図中の領域ａ及び
領域ｂはデータの読み出し動作を示している。本メモリ
装置へのデータの読み出しを開始する場合、データ入力
端子（ＤＩ）から所定のビット数（固定長）のステータ
ス情報を入力し、本メモリ装置の動作モードを設定する
（図中）。
る従来のメモリ装置の一例の動作シーケンスを示すタイ
ムチャート図を示し、データの読み出しを実行する場合
を示している。以下、このメモリ装置でのメモリセルの
アクセス動作を図について説明する。図中の領域ａ及び
領域ｂはデータの読み出し動作を示している。本メモリ
装置へのデータの読み出しを開始する場合、データ入力
端子（ＤＩ）から所定のビット数（固定長）のステータ
ス情報を入力し、本メモリ装置の動作モードを設定する
（図中）。
【０００４】次に、本メモリ装置のデータ入力端子（Ｄ
Ｉ）より所定のビット数（固定長）のアドレス（ＡN-1,
ＡN-2,…, Ａ0 ）をクロック信号（ＣＬＫ）に同期させ
て入力し（図中）、データの読み出しを実行する（図
中）。再び、データの読み出しを実行する場合、再度
上記同様の所定のビット数（固定長）のアドレスを入力
し（図中）、データの読み出しを実行する（図中
）。従って、Ｎビットのアドレスの場合、ａ回リード
動作を実行すると、必然的にクロック信号（Ｎ×ａ）周
期分の時間が消費される。
Ｉ）より所定のビット数（固定長）のアドレス（ＡN-1,
ＡN-2,…, Ａ0 ）をクロック信号（ＣＬＫ）に同期させ
て入力し（図中）、データの読み出しを実行する（図
中）。再び、データの読み出しを実行する場合、再度
上記同様の所定のビット数（固定長）のアドレスを入力
し（図中）、データの読み出しを実行する（図中
）。従って、Ｎビットのアドレスの場合、ａ回リード
動作を実行すると、必然的にクロック信号（Ｎ×ａ）周
期分の時間が消費される。
【０００５】
【発明が解決しようとする課題】アドレス信号をシリア
ルに入力する従来のメモリ装置は以上のように構成され
ているので、データの読み出し及び書き込み動作を実行
する毎に所定のビット数（固定長）のアドレスを１ビッ
トずつ入力し、本メモリ装置内のシフトレジスタ手段に
アドレスを記憶してメモリセルのアクセスを行う必要が
あり、メモリセルのアドレス設定に時間がかかるという
問題点があった。また、メモリ容量の増大に伴って、ア
ドレスのビット数が多くなるに従い、メモリセルのアド
レス設定を行うのにより多くの時間がかかるという問題
点があった。
ルに入力する従来のメモリ装置は以上のように構成され
ているので、データの読み出し及び書き込み動作を実行
する毎に所定のビット数（固定長）のアドレスを１ビッ
トずつ入力し、本メモリ装置内のシフトレジスタ手段に
アドレスを記憶してメモリセルのアクセスを行う必要が
あり、メモリセルのアドレス設定に時間がかかるという
問題点があった。また、メモリ容量の増大に伴って、ア
ドレスのビット数が多くなるに従い、メモリセルのアド
レス設定を行うのにより多くの時間がかかるという問題
点があった。
【０００６】この発明は上記のような問題点を解消する
ためになされたもので、メモリセルのアクセスをする際
にアドレス設定時間を短縮することができ、プログラム
の実行及び処理データの読み出し／書き込みの高速化を
実現できるメモリ装置及びシリアルアドレス発生装置を
提供することを目的とする。またさらには、メモリ装置
の小型化を図ることを目的とする。
ためになされたもので、メモリセルのアクセスをする際
にアドレス設定時間を短縮することができ、プログラム
の実行及び処理データの読み出し／書き込みの高速化を
実現できるメモリ装置及びシリアルアドレス発生装置を
提供することを目的とする。またさらには、メモリ装置
の小型化を図ることを目的とする。
【０００７】
【課題を解決するための手段】この発明に係るメモリ装
置は、上記ラッチ部に、駆動クロックに同期してシリア
ルに入力されたアドレスを記憶する第１のシフトレジス
タを備え、初期アドレス，分岐先アドレス，或は復帰ア
ドレス等を駆動クロックに同期してシリアルに入力して
設定した後で、上記第１のシフトレジスタに記憶されて
いるアドレスの最下位ビット（Ｘ＝０）から任意ビット
Ｘ（Ｎ−１＞Ｘ＞０、Ｘ；変数）までの有効ビット列
と、上記第１のシフトレジスタに入力された（Ｎ−Ｘ）
ビットのアドレスを、各々を上位側アドレス，下位側ア
ドレスとして次アドレスを生成しアクセスを行うように
したものである。
置は、上記ラッチ部に、駆動クロックに同期してシリア
ルに入力されたアドレスを記憶する第１のシフトレジス
タを備え、初期アドレス，分岐先アドレス，或は復帰ア
ドレス等を駆動クロックに同期してシリアルに入力して
設定した後で、上記第１のシフトレジスタに記憶されて
いるアドレスの最下位ビット（Ｘ＝０）から任意ビット
Ｘ（Ｎ−１＞Ｘ＞０、Ｘ；変数）までの有効ビット列
と、上記第１のシフトレジスタに入力された（Ｎ−Ｘ）
ビットのアドレスを、各々を上位側アドレス，下位側ア
ドレスとして次アドレスを生成しアクセスを行うように
したものである。
【０００８】また、上記メモリ装置の全メモリ領域をい
くつかに分割したものとし、かつ上記第１のシフトレジ
スタとは異なるアドレスを記憶する第２のシフトレジス
タと、上記アドレス信号の上記両レジスタへの入力を切
り換えるセレクト手段とを備え、メモリセルのアクセス
をする場合、一方のシフトレジスタに記憶されているア
ドレスによって所定のメモリ領域を指定するとともに、
他方のシフトレジスタに記憶されたアドレスによって上
記選択されたメモリ領域のメモリセルをアクセスするよ
うにしたものである。
くつかに分割したものとし、かつ上記第１のシフトレジ
スタとは異なるアドレスを記憶する第２のシフトレジス
タと、上記アドレス信号の上記両レジスタへの入力を切
り換えるセレクト手段とを備え、メモリセルのアクセス
をする場合、一方のシフトレジスタに記憶されているア
ドレスによって所定のメモリ領域を指定するとともに、
他方のシフトレジスタに記憶されたアドレスによって上
記選択されたメモリ領域のメモリセルをアクセスするよ
うにしたものである。
【０００９】また、上記メモリセルをアクセスするため
のシフトレジスタのアドレスが一巡したことを検知し、
上記メモリ領域を選択するシフトレジスタのアドレスを
進めるインクリメント手段を備えたものである。
のシフトレジスタのアドレスが一巡したことを検知し、
上記メモリ領域を選択するシフトレジスタのアドレスを
進めるインクリメント手段を備えたものである。
【００１０】また、この発明に係るシリアルアドレス発
生装置は、シリアルアドレス発生部に、上記メモリ装置
をアクセスする際に初期アドレス，分岐先アドレス，或
は分岐先からの復帰アドレス等を上記メモリ装置へ設定
するために、アドレスを１ビットずつシリアル出力する
第１のシフトレジスタと、上記アドレスを記憶するとと
もに、該アドレスに最下位ビットデータを入力して次ア
ドレスを生成し、かつ上記の最下位ビットデータを出力
信号とする第１のカウンタと、上記第１のシフトレジス
タと上記第１のカウンタへのクロック信号の入力を制御
するセレクタと、上記第１のシフトレジスタと上記第１
のカウンタのどちらか一方を選択して出力信号の出力を
可能とするセレクタと、上記第１のカウンタより上記第
１のシフトレジスタへ並列にデータロードするための手
段と、上記第１のシフトレジスタと上記第１のカウンタ
へ上記アドレスを設定するためのアドレスバスとを備え
たものである。
生装置は、シリアルアドレス発生部に、上記メモリ装置
をアクセスする際に初期アドレス，分岐先アドレス，或
は分岐先からの復帰アドレス等を上記メモリ装置へ設定
するために、アドレスを１ビットずつシリアル出力する
第１のシフトレジスタと、上記アドレスを記憶するとと
もに、該アドレスに最下位ビットデータを入力して次ア
ドレスを生成し、かつ上記の最下位ビットデータを出力
信号とする第１のカウンタと、上記第１のシフトレジス
タと上記第１のカウンタへのクロック信号の入力を制御
するセレクタと、上記第１のシフトレジスタと上記第１
のカウンタのどちらか一方を選択して出力信号の出力を
可能とするセレクタと、上記第１のカウンタより上記第
１のシフトレジスタへ並列にデータロードするための手
段と、上記第１のシフトレジスタと上記第１のカウンタ
へ上記アドレスを設定するためのアドレスバスとを備え
たものである。
【００１１】また、上記シリアルアドレス発生部を、上
記メモリ装置をアクセスする際にアドレス設定を上位ア
ドレスと下位アドレスに分割して行う構成とし、初期ア
ドレス，分岐先アドレス，或は分岐先からの復帰アドレ
ス等を設定するために、上位アドレスを１ビットずつシ
リアル出力する第２のシフトレジスタと、上位アドレス
を記憶するとともに、該アドレスに最下位ビットデータ
を入力して次アドレスを生成し、かつ上記の最下位ビッ
トデータを出力信号とする第２のカウンタと、上記第２
のカウンタより上記第２のシフトレジスタへ並列にデー
タロードするための手段と、上記第２のシフトレジスタ
と上記第２のカウンタへ上位アドレスを設定するための
アドレスバスとを併せ持ち、セレクタ２は上記第１のシ
フトレジスタ，上記第２のシフトレジスタ，上記第１の
カウンタ及び上記第２のカウンタへのクロック信号の入
力を制御可能とし、セレクタ１は上記第１のシフトレジ
スタ，上記第２のシフトレジスタ，上記第１のカウンタ
及び上記第２のカウンタのいずれかを選択して出力信号
の出力を制御可能となるように構成し、上記第１のシフ
トレジスタと上記第１のカウンタにより下位アドレスを
出力し、上記第２のシフトレジスタと上記第２のカウン
タにより上記アドレスを出力するように構成したもので
ある。
記メモリ装置をアクセスする際にアドレス設定を上位ア
ドレスと下位アドレスに分割して行う構成とし、初期ア
ドレス，分岐先アドレス，或は分岐先からの復帰アドレ
ス等を設定するために、上位アドレスを１ビットずつシ
リアル出力する第２のシフトレジスタと、上位アドレス
を記憶するとともに、該アドレスに最下位ビットデータ
を入力して次アドレスを生成し、かつ上記の最下位ビッ
トデータを出力信号とする第２のカウンタと、上記第２
のカウンタより上記第２のシフトレジスタへ並列にデー
タロードするための手段と、上記第２のシフトレジスタ
と上記第２のカウンタへ上位アドレスを設定するための
アドレスバスとを併せ持ち、セレクタ２は上記第１のシ
フトレジスタ，上記第２のシフトレジスタ，上記第１の
カウンタ及び上記第２のカウンタへのクロック信号の入
力を制御可能とし、セレクタ１は上記第１のシフトレジ
スタ，上記第２のシフトレジスタ，上記第１のカウンタ
及び上記第２のカウンタのいずれかを選択して出力信号
の出力を制御可能となるように構成し、上記第１のシフ
トレジスタと上記第１のカウンタにより下位アドレスを
出力し、上記第２のシフトレジスタと上記第２のカウン
タにより上記アドレスを出力するように構成したもので
ある。
【００１２】また、上記シリアルアドレス発生部に、上
記第１のカウンタの生成する下位アドレスが一巡したこ
とを検知し、上記第２のカウンタに記憶されている上位
アドレスをインクリメントさせるためのトリガ信号を発
生するインクリメント手段を併せ持ち、セレクタ２は上
記第１のシフトレジスタ，上記第２のシフトレジスタ及
び上記第１のカウンタへのクロック信号の入力を制御可
能とし、セレクタ１は上記第１のシフトレジスタ，上記
第２のシフトレジスタ及び上記第１のカウンタのいずれ
かを選択して出力信号を制御可能となるように構成した
ものである。
記第１のカウンタの生成する下位アドレスが一巡したこ
とを検知し、上記第２のカウンタに記憶されている上位
アドレスをインクリメントさせるためのトリガ信号を発
生するインクリメント手段を併せ持ち、セレクタ２は上
記第１のシフトレジスタ，上記第２のシフトレジスタ及
び上記第１のカウンタへのクロック信号の入力を制御可
能とし、セレクタ１は上記第１のシフトレジスタ，上記
第２のシフトレジスタ及び上記第１のカウンタのいずれ
かを選択して出力信号を制御可能となるように構成した
ものである。
【００１３】
【作用】この発明によれば、メモリをアクセスする場
合、所定ビット長Ｎの初期アドレス、分岐先アドレス或
は復帰アドレス等を駆動クロックに同期してシリアルに
入力して設定した後で、上記第１のシフトレジスタに記
憶されているアドレスの最下位ビット（Ｘ＝０）から任
意ビットＸ（Ｎ−１＞Ｘ＞０、Ｘ；変数）までの有効ビ
ット列と、上記第１のシフトレジスタに入力された（Ｎ
−Ｘ）ビットのアドレスを、各々を上位側アドレス，下
位側アドレスとして次アドレスを生成しアクセスをす
る。
合、所定ビット長Ｎの初期アドレス、分岐先アドレス或
は復帰アドレス等を駆動クロックに同期してシリアルに
入力して設定した後で、上記第１のシフトレジスタに記
憶されているアドレスの最下位ビット（Ｘ＝０）から任
意ビットＸ（Ｎ−１＞Ｘ＞０、Ｘ；変数）までの有効ビ
ット列と、上記第１のシフトレジスタに入力された（Ｎ
−Ｘ）ビットのアドレスを、各々を上位側アドレス，下
位側アドレスとして次アドレスを生成しアクセスをす
る。
【００１４】また、全メモリ領域をいくつかに分割し、
異なるアドレスを記憶する２つのシフトレジスタの一方
によって上記分割されたメモリ領域の中から所定のもの
を選択し、他方のシフトレジスタによって前記選択され
たメモリ領域のメモリセルをシリアルにアクセスするこ
とにより、同一メモリ領域内のデータをアクセスする際
に、当該メモリ領域選択のための設定を再度行う必要が
なくなる。
異なるアドレスを記憶する２つのシフトレジスタの一方
によって上記分割されたメモリ領域の中から所定のもの
を選択し、他方のシフトレジスタによって前記選択され
たメモリ領域のメモリセルをシリアルにアクセスするこ
とにより、同一メモリ領域内のデータをアクセスする際
に、当該メモリ領域選択のための設定を再度行う必要が
なくなる。
【００１５】また、上記メモリセルを選択するのに用い
られるシフトレジスタのアドレスが一巡したことを検知
して、当該メモリ領域を選択するのに用いたシフトレジ
スタのアドレスをインクリメントさせることにより、連
続して異なるメモリ領域のメモリセルをアクセスするこ
とができる。
られるシフトレジスタのアドレスが一巡したことを検知
して、当該メモリ領域を選択するのに用いたシフトレジ
スタのアドレスをインクリメントさせることにより、連
続して異なるメモリ領域のメモリセルをアクセスするこ
とができる。
【００１６】この発明によれば、シリアルアドレス発生
部を構成する第１のシフトレジスタによって、初期アド
レス，分岐先アドレス，或は分岐先からの復帰アドレス
等を１ビットずつシリアル出力により上記メモリ装置へ
設定した後、第１のカウンタより生成される次アドレス
の最下位ビットのみを出力して上記メモリ装置のアドレ
スを更新することが可能である。
部を構成する第１のシフトレジスタによって、初期アド
レス，分岐先アドレス，或は分岐先からの復帰アドレス
等を１ビットずつシリアル出力により上記メモリ装置へ
設定した後、第１のカウンタより生成される次アドレス
の最下位ビットのみを出力して上記メモリ装置のアドレ
スを更新することが可能である。
【００１７】また、この発明によれば、シリアルアドレ
ス発生部を構成するシフトレジスタ及びカウンタを上位
アドレス用と下位アドレス用の２系統設けたので、上記
メモリ装置をアクセスする場合、上記第１のシフトレジ
スタと上記第２のシフトレジスタにより初期アドレス、
分岐先アドレス或は分岐先からの復帰アドレス等を１ビ
ットずつシリアル出力し、上記メモリ装置へ上位アドレ
スと下位アドレスとに分けて設定し、下位アドレスを順
次更新する場合は、上記第１のカウンタより生成される
次アドレスの最下位ビットのみを出力して上記メモリ装
置の下位アドレスを更新することが可能である。また上
位アドレスを順次更新する場合も、同様にして上記メモ
リ装置の上位アドレスを更新することが可能である。
ス発生部を構成するシフトレジスタ及びカウンタを上位
アドレス用と下位アドレス用の２系統設けたので、上記
メモリ装置をアクセスする場合、上記第１のシフトレジ
スタと上記第２のシフトレジスタにより初期アドレス、
分岐先アドレス或は分岐先からの復帰アドレス等を１ビ
ットずつシリアル出力し、上記メモリ装置へ上位アドレ
スと下位アドレスとに分けて設定し、下位アドレスを順
次更新する場合は、上記第１のカウンタより生成される
次アドレスの最下位ビットのみを出力して上記メモリ装
置の下位アドレスを更新することが可能である。また上
位アドレスを順次更新する場合も、同様にして上記メモ
リ装置の上位アドレスを更新することが可能である。
【００１８】また、この発明によるシリアルアドレス発
生部をもつシリアルアドレス発生装置は下位アドレスが
一巡したら上位アドレスをインクリメントする機能を持
たせたので、上記メモリ装置をアクセスする場合、上記
第１のシフトレジスタと上記第２のシフトレジスタによ
り初期アドレス、分岐先アドレス，或は分岐先からの復
帰アドレス等を１ビットずつシリアル出力し、上記メモ
リ装置へ上位アドレスと下位アドレスとに分けて設定す
る。下位アドレスを順次更新する場合は、上記第１のカ
ウンタより生成される次アドレスの最下位ビットのみを
出力して上記メモリ装置の下位アドレスを更新すること
が可能である。上位アドレスは、下位アドレスが一巡し
たら上位アドレスを順次更新するインクリメント手段に
よって更新することが可能である。
生部をもつシリアルアドレス発生装置は下位アドレスが
一巡したら上位アドレスをインクリメントする機能を持
たせたので、上記メモリ装置をアクセスする場合、上記
第１のシフトレジスタと上記第２のシフトレジスタによ
り初期アドレス、分岐先アドレス，或は分岐先からの復
帰アドレス等を１ビットずつシリアル出力し、上記メモ
リ装置へ上位アドレスと下位アドレスとに分けて設定す
る。下位アドレスを順次更新する場合は、上記第１のカ
ウンタより生成される次アドレスの最下位ビットのみを
出力して上記メモリ装置の下位アドレスを更新すること
が可能である。上位アドレスは、下位アドレスが一巡し
たら上位アドレスを順次更新するインクリメント手段に
よって更新することが可能である。
【００１９】
【実施例】 実施例１．図１は本発明のメモリ装置のアドレスラッチ
部の周辺の構成を示している。図において、１ａはシリ
アルアドレス入力手段１ｅより入力されたアドレスを記
憶するＮビットのシフトレジスタ手段であるアドレスラ
ッチ部、１ｂはデータ信号入／出力部、１ｃはメモリセ
ル、１ｄは上記シリアルアドレス入力手段１ｅより入力
されるアドレス、及びデータの書き込み／読み出し時
に、データ信号入／出力部１ｂより入力／出力されるデ
ータを構成する複数ビット列をシリアルに１ビットずつ
シフト動作により入力／出力するためのクロック信号入
力手段、１ｆはメモリ装置へのデータの書き込み／読み
出し動作を制御するためのリード／ライト信号入力手
段、１ｇはデータ信号入／出力手段である。
部の周辺の構成を示している。図において、１ａはシリ
アルアドレス入力手段１ｅより入力されたアドレスを記
憶するＮビットのシフトレジスタ手段であるアドレスラ
ッチ部、１ｂはデータ信号入／出力部、１ｃはメモリセ
ル、１ｄは上記シリアルアドレス入力手段１ｅより入力
されるアドレス、及びデータの書き込み／読み出し時
に、データ信号入／出力部１ｂより入力／出力されるデ
ータを構成する複数ビット列をシリアルに１ビットずつ
シフト動作により入力／出力するためのクロック信号入
力手段、１ｆはメモリ装置へのデータの書き込み／読み
出し動作を制御するためのリード／ライト信号入力手
段、１ｇはデータ信号入／出力手段である。
【００２０】図２は上記メモリ装置のアドレスラッチ部
１ａの構成を示し、図において、２ａは上記シリアルア
ドレス入力手段１ｅからのアドレスを上記クロック信号
入力手段１ｄからのクロック信号に基づいて取り込むシ
フトレジスタであり、該シフトレジスタ２ａに記憶され
ているアドレス（ＡN-1,ＡN-2,…，Ａ0 ）の最下位（Ｌ
ＳＢ）ビット（Ａ0 ）からＸビット（Ｎ≧Ｘ＞０）の有
効ビット列（ＡX-1,…, Ａ0 ）と、上記シリアルアドレ
ス入力手段１ｅより入力された（Ｎ−Ｘ）ビットの値
（ＡN-X-1,…，Ａ0 ）とをあわせて、メモリセル１ｃの
アドレス（ＡX-1,ＡX-2,…, Ａ0,ＡN-X-1,…, Ａ0 ）と
して記憶し、シフトレジスタ２ａを構成する各々の記憶
素子の出力によりメモリセルのアクセスを行う構成とな
っている。
１ａの構成を示し、図において、２ａは上記シリアルア
ドレス入力手段１ｅからのアドレスを上記クロック信号
入力手段１ｄからのクロック信号に基づいて取り込むシ
フトレジスタであり、該シフトレジスタ２ａに記憶され
ているアドレス（ＡN-1,ＡN-2,…，Ａ0 ）の最下位（Ｌ
ＳＢ）ビット（Ａ0 ）からＸビット（Ｎ≧Ｘ＞０）の有
効ビット列（ＡX-1,…, Ａ0 ）と、上記シリアルアドレ
ス入力手段１ｅより入力された（Ｎ−Ｘ）ビットの値
（ＡN-X-1,…，Ａ0 ）とをあわせて、メモリセル１ｃの
アドレス（ＡX-1,ＡX-2,…, Ａ0,ＡN-X-1,…, Ａ0 ）と
して記憶し、シフトレジスタ２ａを構成する各々の記憶
素子の出力によりメモリセルのアクセスを行う構成とな
っている。
【００２１】以下、本実施例のメモリ装置の動作説明と
して、ＣＰＵがポリノミヤルアドレスを出力する場合に
ついて説明する。まず、ポリノミヤルアドレスについて
説明する。図７に３ビットポリノミヤルカウンタを示
し、表１に該カウンタの各端子における信号状態を示
す。
して、ＣＰＵがポリノミヤルアドレスを出力する場合に
ついて説明する。まず、ポリノミヤルアドレスについて
説明する。図７に３ビットポリノミヤルカウンタを示
し、表１に該カウンタの各端子における信号状態を示
す。
【００２２】
【表１】
【００２３】ポリノミヤルカウンタは上位２ビットの信
号の、例えばイクスクルーシブＮＯＲの出力を最下位ビ
ットへ入力することによりカウンタ機能を示す（表１参
照）。従って、このようにして得られたアドレスにより
メモリセルのアクセスを行うことが可能となる。
号の、例えばイクスクルーシブＮＯＲの出力を最下位ビ
ットへ入力することによりカウンタ機能を示す（表１参
照）。従って、このようにして得られたアドレスにより
メモリセルのアクセスを行うことが可能となる。
【００２４】次に、ポリノミヤルアドレスによるアクセ
スでメモリ装置からデータの読み出し、及び書き込みを
実行する場合の動作について説明する。図８はこのメモ
リ装置からのデータの読み出し動作のタイムチャートで
ある。まず、データの読み出しを開始する場合、初期ア
ドレスの設定を行う（図中）。次のアドレスをアクセ
スする場合には、次のアドレスの最下位ビットをシリア
ルアドレス入力手段１ｅより入力し、シフトレジスタ２
ａに記憶されているアクセス番地を進める（図中，
）。例えば、莫大なデータ処理（処理データの読み出
し及び書き込み）を実行する場合、上述のように、アド
レスの最下位ビットを１ビット入力しさえすればメモリ
セルのアクセスが可能となるので、メモリセルのアクセ
スに必要な時間はクロック信号１周期分で済む。
スでメモリ装置からデータの読み出し、及び書き込みを
実行する場合の動作について説明する。図８はこのメモ
リ装置からのデータの読み出し動作のタイムチャートで
ある。まず、データの読み出しを開始する場合、初期ア
ドレスの設定を行う（図中）。次のアドレスをアクセ
スする場合には、次のアドレスの最下位ビットをシリア
ルアドレス入力手段１ｅより入力し、シフトレジスタ２
ａに記憶されているアクセス番地を進める（図中，
）。例えば、莫大なデータ処理（処理データの読み出
し及び書き込み）を実行する場合、上述のように、アド
レスの最下位ビットを１ビット入力しさえすればメモリ
セルのアクセスが可能となるので、メモリセルのアクセ
スに必要な時間はクロック信号１周期分で済む。
【００２５】以上のように、本実施例によれば、シフト
レジスタ２ａに記憶されているアドレス（ＡN-1,ＡN-2,
…, Ａ1,Ａ0 ）の最下位ビット（Ａ0 ）からＸビット
（Ｎ≧Ｘ＞０）の有効ビット列（ＡX-1,ＡX-2,…Ａ0 ）
と、シリアルアドレス入力手段１ｅより入力される（Ｎ
−Ｘ）ビットのアドレス（ＡN-X-1,…, Ａ0 ）とを合わ
せて、メモリセル１ｃのアドレス（ＡX-1,ＡX-2,…, Ａ
0,ＡN-X-1,…, Ａ0 ）となるように構成したので、アド
レスの設定時間を短縮することが可能となるとともに、
プログラムの実行及びデータ処理時間を短縮することが
可能となる。
レジスタ２ａに記憶されているアドレス（ＡN-1,ＡN-2,
…, Ａ1,Ａ0 ）の最下位ビット（Ａ0 ）からＸビット
（Ｎ≧Ｘ＞０）の有効ビット列（ＡX-1,ＡX-2,…Ａ0 ）
と、シリアルアドレス入力手段１ｅより入力される（Ｎ
−Ｘ）ビットのアドレス（ＡN-X-1,…, Ａ0 ）とを合わ
せて、メモリセル１ｃのアドレス（ＡX-1,ＡX-2,…, Ａ
0,ＡN-X-1,…, Ａ0 ）となるように構成したので、アド
レスの設定時間を短縮することが可能となるとともに、
プログラムの実行及びデータ処理時間を短縮することが
可能となる。
【００２６】なお、上記実施例ではシリアルアドレス入
力手段１ｅ及びデータ入／出力手段１ｇを別々に設けた
例について示したが、これらを１つにまとめ、アドレス
／データ入出力手段として１つ備え、時分割でアドレス
入力と、データ入／出力とを行うように構成してもよ
い。また更に、データ入／出力手段をパラレル構造とし
てもよい。
力手段１ｅ及びデータ入／出力手段１ｇを別々に設けた
例について示したが、これらを１つにまとめ、アドレス
／データ入出力手段として１つ備え、時分割でアドレス
入力と、データ入／出力とを行うように構成してもよ
い。また更に、データ入／出力手段をパラレル構造とし
てもよい。
【００２７】実施例２．図３はこの発明の実施例２によ
るメモリ装置を示し、特にそのアドレスラッチ部の構成
を示す。図に示すように本実施例のメモリ装置は、メモ
リセル１ｃの全メモリ領域を複数のメモリ領域（メモリ
セルの集合領域）に分割し、かつその複数のメモリ領域
の中の１つのメモリ領域を指定する第１のシフトレジス
タ３ａと、この第１のシフトレジスタ３ａによって指定
されたメモリ領域内のメモリセルを指定する第２のシフ
トレジスタ３ｂと、該両シフトレジスタ３ａ，３ｂのい
ずれか一方を選択して、シリアルアドレス入力手段１ｅ
より入力されるアドレス信号を前記選択されたシフトレ
ジスタへ入力するためのセレクト手段３ｃとを備えてい
る。
るメモリ装置を示し、特にそのアドレスラッチ部の構成
を示す。図に示すように本実施例のメモリ装置は、メモ
リセル１ｃの全メモリ領域を複数のメモリ領域（メモリ
セルの集合領域）に分割し、かつその複数のメモリ領域
の中の１つのメモリ領域を指定する第１のシフトレジス
タ３ａと、この第１のシフトレジスタ３ａによって指定
されたメモリ領域内のメモリセルを指定する第２のシフ
トレジスタ３ｂと、該両シフトレジスタ３ａ，３ｂのい
ずれか一方を選択して、シリアルアドレス入力手段１ｅ
より入力されるアドレス信号を前記選択されたシフトレ
ジスタへ入力するためのセレクト手段３ｃとを備えてい
る。
【００２８】そして両シフトレジスタ３ａ，３ｂを構成
する各々の記憶素子の出力により、上記分割した複数の
メモリ領域から任意のメモリ領域を選択し、そのメモリ
領域内のメモリセルのアクセスが行なわれる。つまり、
メモリセルをアクセスする場合、まずセレクト手段３ｃ
によってシフトレジスタ３ａ，３ｂのうちのいずれか一
方を選択し、選択されたシフトレジスタに記憶されてい
るアドレス（ＡN-1,ＡN-2,…, Ａ0 、或いはＢN-1,ＢN-
2,…, Ｂ0 ）のＬＳＢビット（Ａ0 、あるいはＢ0 ）か
らＸビット（Ｎ≧Ｘ＞０）の有効ビット列（ＡX-1,…,
Ａ0 、或いはＢX-1,…, Ｂ0 ）と、シリアルアドレス入
力手段１ｅより入力される（Ｎ−Ｘ）ビットのアドレス
（ＡN-X-1,…, Ａ0 、或いはＢN-X-1,…, Ｂ0 ）とを合
わせて、次のメモリセルのアドレス（ＡX-1,…, Ａ0,Ａ
N-X-1,…, Ａ0 、或いはＢX-1,…, Ｂ0,ＢN-X-1,…, Ｂ
0 ）とし、前記両シフトレジスタのアドレスによりメモ
リセルのアクセスを行う。
する各々の記憶素子の出力により、上記分割した複数の
メモリ領域から任意のメモリ領域を選択し、そのメモリ
領域内のメモリセルのアクセスが行なわれる。つまり、
メモリセルをアクセスする場合、まずセレクト手段３ｃ
によってシフトレジスタ３ａ，３ｂのうちのいずれか一
方を選択し、選択されたシフトレジスタに記憶されてい
るアドレス（ＡN-1,ＡN-2,…, Ａ0 、或いはＢN-1,ＢN-
2,…, Ｂ0 ）のＬＳＢビット（Ａ0 、あるいはＢ0 ）か
らＸビット（Ｎ≧Ｘ＞０）の有効ビット列（ＡX-1,…,
Ａ0 、或いはＢX-1,…, Ｂ0 ）と、シリアルアドレス入
力手段１ｅより入力される（Ｎ−Ｘ）ビットのアドレス
（ＡN-X-1,…, Ａ0 、或いはＢN-X-1,…, Ｂ0 ）とを合
わせて、次のメモリセルのアドレス（ＡX-1,…, Ａ0,Ａ
N-X-1,…, Ａ0 、或いはＢX-1,…, Ｂ0,ＢN-X-1,…, Ｂ
0 ）とし、前記両シフトレジスタのアドレスによりメモ
リセルのアクセスを行う。
【００２９】図９はこのメモリ装置のデータの読み出し
動作を行う場合の動作タイムチャート図を示す。まず、
データの読み出しを開始する場合、全メモリ領域を構成
する複数のメモリ領域の中から１つのメモリ領域を指定
する第１のシフトレジスタ３ａ及び選択されたメモリ領
域内のメモリセルを指定する第２のシフトレジスタ３ｂ
に初期アドレスを設定し（図中，）、データの読み
出しを行う（図中）。
動作を行う場合の動作タイムチャート図を示す。まず、
データの読み出しを開始する場合、全メモリ領域を構成
する複数のメモリ領域の中から１つのメモリ領域を指定
する第１のシフトレジスタ３ａ及び選択されたメモリ領
域内のメモリセルを指定する第２のシフトレジスタ３ｂ
に初期アドレスを設定し（図中，）、データの読み
出しを行う（図中）。
【００３０】上記両シフトレジスタ３ａ，３ｂの選択は
ＳＥＬ信号のレベルによって行う。次のアドレスのメモ
リセルをアクセスする場合には、前記第２のシフトレジ
スタ３ｂに記憶されているアドレス（ＡN-1,ＡN-2,…,
Ａ0 ）のＬＳＢから複数ビットの有効ビット列とシリア
ルアドレス入力手段１ｅより入力された複数ビットの値
（Ａ1'Ａ0', Ａ2"Ａ1"Ａ0"）（図中，）とを合わせ
てメモリセルのアドレス（ＡN-3 …Ａ0 Ａ1'Ａ0', ＡN-
4 …Ａ0 Ａ2"Ａ1"Ａ0"）とし、データの読み出しを行う
（図中，）。
ＳＥＬ信号のレベルによって行う。次のアドレスのメモ
リセルをアクセスする場合には、前記第２のシフトレジ
スタ３ｂに記憶されているアドレス（ＡN-1,ＡN-2,…,
Ａ0 ）のＬＳＢから複数ビットの有効ビット列とシリア
ルアドレス入力手段１ｅより入力された複数ビットの値
（Ａ1'Ａ0', Ａ2"Ａ1"Ａ0"）（図中，）とを合わせ
てメモリセルのアドレス（ＡN-3 …Ａ0 Ａ1'Ａ0', ＡN-
4 …Ａ0 Ａ2"Ａ1"Ａ0"）とし、データの読み出しを行う
（図中，）。
【００３１】以上のように本実施例によれば、メモリ装
置のアドレスラッチ部を複数のメモリ領域の中から１つ
のメモリ領域を指定する第１のシフトレジスタ３ａ及び
そのメモリ領域内のメモリセルのアドレスを指定する第
２のシフトレジスタ３ｂより構成したので、シリアルに
接続されたシフトレジスタ（前記シフトレジスタ３ａお
よび３ｂを単にシリアルに接続したシフトレジスタ）か
らアドレスラッチ部が構成されている場合と比較する
と、同じメモリ領域内のメモリセルを指定する場合、メ
モリ領域を指定する際に前記シフトレジスタ３ａのアド
レス（ＢN-1,ＢN-2,…, Ｂ0 ）を再度する必要がなく、
メモリセルのアドレス（ＡN-1,ＡN-2,…,Ａ0 ）をシリ
アルに１ビットずつ前記シフトレジスタ３ｂに設定しさ
えすればよいので、高速アクセスが可能となる。また、
上記両シフトレジスタ３ａ，３ｂへのアドレスの設定も
上記のように行えるので固定長アドレスの入力と比較す
るとさらに高速性が増すという効果がある。
置のアドレスラッチ部を複数のメモリ領域の中から１つ
のメモリ領域を指定する第１のシフトレジスタ３ａ及び
そのメモリ領域内のメモリセルのアドレスを指定する第
２のシフトレジスタ３ｂより構成したので、シリアルに
接続されたシフトレジスタ（前記シフトレジスタ３ａお
よび３ｂを単にシリアルに接続したシフトレジスタ）か
らアドレスラッチ部が構成されている場合と比較する
と、同じメモリ領域内のメモリセルを指定する場合、メ
モリ領域を指定する際に前記シフトレジスタ３ａのアド
レス（ＢN-1,ＢN-2,…, Ｂ0 ）を再度する必要がなく、
メモリセルのアドレス（ＡN-1,ＡN-2,…,Ａ0 ）をシリ
アルに１ビットずつ前記シフトレジスタ３ｂに設定しさ
えすればよいので、高速アクセスが可能となる。また、
上記両シフトレジスタ３ａ，３ｂへのアドレスの設定も
上記のように行えるので固定長アドレスの入力と比較す
るとさらに高速性が増すという効果がある。
【００３２】実施例３．また、図４は、この発明の実施
例３によるメモリ装置を示し、特にそのアドレスラッチ
部の構成を示す。本実施例のメモリ装置は、全メモリ領
域をいくつかに分割し、そのメモリ領域の１つを指定す
る、シフト機能を持つ第１のシフトレジスタ（カウン
タ）４ａと、前記第１のシフトレジスタ４ａによって指
定されたメモリ領域内のメモリセルを指定する第２のシ
フトレジスタ４ｂと、アドレス入力を切り換えるセレク
ト手段４ｃと、上記第２のシフトレジスタ４ｂのアドレ
スが一巡したら上記第１のシフトレジスタ４ａのアドレ
スを進めるインクリメント手段４ｄとを備えている。
例３によるメモリ装置を示し、特にそのアドレスラッチ
部の構成を示す。本実施例のメモリ装置は、全メモリ領
域をいくつかに分割し、そのメモリ領域の１つを指定す
る、シフト機能を持つ第１のシフトレジスタ（カウン
タ）４ａと、前記第１のシフトレジスタ４ａによって指
定されたメモリ領域内のメモリセルを指定する第２のシ
フトレジスタ４ｂと、アドレス入力を切り換えるセレク
ト手段４ｃと、上記第２のシフトレジスタ４ｂのアドレ
スが一巡したら上記第１のシフトレジスタ４ａのアドレ
スを進めるインクリメント手段４ｄとを備えている。
【００３３】本実施例によるメモリ装置において、メモ
リセルのアクセスをする場合、上記第２の実施例と同様
に、セレクト手段４ｃによりシフトレジスタ４ａ，４ｂ
のうちのいずれか一方を選択し、選択された手段に記憶
されているアドレス（ＡN-1,ＡN-2,…, Ａ0 、或いはＢ
N-1,ＢN-2,…, Ｂ0 ）のＬＳＢビット（Ａ0 、あるいは
Ｂ0 ）からＸビット（Ｎ≧Ｘ＞０）の有効ビット列（Ａ
X-1,…, Ａ0 、或いはＢX-1,…, Ｂ0 ）と、シリアルア
ドレス入力手段１ｅより入力される（Ｎ−Ｘ）ビットの
アドレス（ＡN-X-1,…, Ａ0 、或いはＢN-X-1,…, Ｂ0
）とを合わせて、次のメモリセルのアドレス（ＡX-1,
…, Ａ0,ＡN-X-1,…, Ａ0 或いはＢX-1,…, Ｂ0,ＢN-X-
1,…, Ｂ0 ）とし、両シフトレジスタのアドレスにより
メモリセルのアクセスを行う。そしてメモリセルの指定
を行うシフトレジスタ４ｂのアドレスが一巡し、初期ア
ドレスに戻るとインクリメント手段４ｄによりこれが検
知され、全メモリ領域を複数のメモリ領域へ分割してそ
のうちの１つのメモリ領域を指定する機能を有するシフ
トレジスタ４ａの値を進め、次のメモリ領域の初期アド
レスからデータの読み出しを開始する。
リセルのアクセスをする場合、上記第２の実施例と同様
に、セレクト手段４ｃによりシフトレジスタ４ａ，４ｂ
のうちのいずれか一方を選択し、選択された手段に記憶
されているアドレス（ＡN-1,ＡN-2,…, Ａ0 、或いはＢ
N-1,ＢN-2,…, Ｂ0 ）のＬＳＢビット（Ａ0 、あるいは
Ｂ0 ）からＸビット（Ｎ≧Ｘ＞０）の有効ビット列（Ａ
X-1,…, Ａ0 、或いはＢX-1,…, Ｂ0 ）と、シリアルア
ドレス入力手段１ｅより入力される（Ｎ−Ｘ）ビットの
アドレス（ＡN-X-1,…, Ａ0 、或いはＢN-X-1,…, Ｂ0
）とを合わせて、次のメモリセルのアドレス（ＡX-1,
…, Ａ0,ＡN-X-1,…, Ａ0 或いはＢX-1,…, Ｂ0,ＢN-X-
1,…, Ｂ0 ）とし、両シフトレジスタのアドレスにより
メモリセルのアクセスを行う。そしてメモリセルの指定
を行うシフトレジスタ４ｂのアドレスが一巡し、初期ア
ドレスに戻るとインクリメント手段４ｄによりこれが検
知され、全メモリ領域を複数のメモリ領域へ分割してそ
のうちの１つのメモリ領域を指定する機能を有するシフ
トレジスタ４ａの値を進め、次のメモリ領域の初期アド
レスからデータの読み出しを開始する。
【００３４】このように本実施例のメモリ装置は、全メ
モリ領域をいくつかに分割し、そのメモリ領域の１つを
指定するカウンタ機能を持つシフトレジスタ４ａと、シ
フトレジスタ４ａによって指定されたメモリ領域内のメ
モリセルを指定するシフトレジスタ４ｂと、シフトレジ
スタ４ｂのアドレスが一巡し、初期アドレスに戻ると、
これを検知し、シフトレジスタ４ａのアドレスを進める
インクリメント手段４ｄとを備えているので、メモリア
クセスの一番最初に、アクセス対象となるメモリ領域及
びメモリセルの指定を行えば、再度メモリ領域の設定を
行なうことなく１つのメモリ領域から次のメモリ領域へ
の連続したアクセス、つまり、分割されたメモリ領域間
を連続してアクセスすることが可能となり、メモリアク
セスの高速性が増すという効果がある。また、前記両シ
フトレジスタ４ａ，４ｂへのアドレスの設定は上記第２
の実施例と同様にして行えるので、固定長アドレスの入
力と比較するとさらに高速性が増すという効果をも合わ
せ持つ。
モリ領域をいくつかに分割し、そのメモリ領域の１つを
指定するカウンタ機能を持つシフトレジスタ４ａと、シ
フトレジスタ４ａによって指定されたメモリ領域内のメ
モリセルを指定するシフトレジスタ４ｂと、シフトレジ
スタ４ｂのアドレスが一巡し、初期アドレスに戻ると、
これを検知し、シフトレジスタ４ａのアドレスを進める
インクリメント手段４ｄとを備えているので、メモリア
クセスの一番最初に、アクセス対象となるメモリ領域及
びメモリセルの指定を行えば、再度メモリ領域の設定を
行なうことなく１つのメモリ領域から次のメモリ領域へ
の連続したアクセス、つまり、分割されたメモリ領域間
を連続してアクセスすることが可能となり、メモリアク
セスの高速性が増すという効果がある。また、前記両シ
フトレジスタ４ａ，４ｂへのアドレスの設定は上記第２
の実施例と同様にして行えるので、固定長アドレスの入
力と比較するとさらに高速性が増すという効果をも合わ
せ持つ。
【００３５】実施例４．また、図５はこの発明の実施例
４によるメモリ装置のアドレスラッチ部の構成を示して
いる。本実施例のメモリ装置は、メモリセルのアドレス
を指定するシフトレジスタ５ａと、シフトレジスタ５ａ
にポリノミヤルカウンタ機能を備えるために、シフトレ
ジスタ５ａの上位２ビットを入力信号とし、その出力信
号をシフトレジスタ５ａの最下位ビットへの入力信号と
する論理ゲート５ｂと、シリアルアドレス入力手段１ｅ
からのアドレス信号の入力と論理ゲート５ｂの出力の一
方を選択してシフトレジスタ５ａの入力とするセレクト
手段５ｃとを備えている。
４によるメモリ装置のアドレスラッチ部の構成を示して
いる。本実施例のメモリ装置は、メモリセルのアドレス
を指定するシフトレジスタ５ａと、シフトレジスタ５ａ
にポリノミヤルカウンタ機能を備えるために、シフトレ
ジスタ５ａの上位２ビットを入力信号とし、その出力信
号をシフトレジスタ５ａの最下位ビットへの入力信号と
する論理ゲート５ｂと、シリアルアドレス入力手段１ｅ
からのアドレス信号の入力と論理ゲート５ｂの出力の一
方を選択してシフトレジスタ５ａの入力とするセレクト
手段５ｃとを備えている。
【００３６】本実施例におけるメモリ装置においてメモ
リセルのアクセスを行う場合、セレクト手段５ｃにより
外部アドレス入力によるメモリセルのアドレスを設定す
る方法、またはポリノミヤルカウンタ機能によるアドレ
ス設定方法のうちのどちらか一方を選択することができ
る。セレクト手段５ｃにより外部アドレス入力を選択す
る場合は上述の第１の実施例の場合と同様にしてメモリ
セルの指定を行う。一方、セレクト手段５ｃによりポリ
ノミヤルカウンタ機能を選択した場合は、クロック信号
入力端子へパルス信号を入力してシフトレジスタ５ａの
アドレス値を進めることで、メモリセルのアクセスを行
う。また、ポリノミヤルカウンタ機能を選択することに
より、初期アドレス設定後、クロック入力手段へ１クロ
ックを入力するだけで順次アドレスを進めてデータの書
き込みあるいは読み出しを連続して実行することが可能
である。
リセルのアクセスを行う場合、セレクト手段５ｃにより
外部アドレス入力によるメモリセルのアドレスを設定す
る方法、またはポリノミヤルカウンタ機能によるアドレ
ス設定方法のうちのどちらか一方を選択することができ
る。セレクト手段５ｃにより外部アドレス入力を選択す
る場合は上述の第１の実施例の場合と同様にしてメモリ
セルの指定を行う。一方、セレクト手段５ｃによりポリ
ノミヤルカウンタ機能を選択した場合は、クロック信号
入力端子へパルス信号を入力してシフトレジスタ５ａの
アドレス値を進めることで、メモリセルのアクセスを行
う。また、ポリノミヤルカウンタ機能を選択することに
より、初期アドレス設定後、クロック入力手段へ１クロ
ックを入力するだけで順次アドレスを進めてデータの書
き込みあるいは読み出しを連続して実行することが可能
である。
【００３７】このように本実施例によるアドレスラッチ
部は、メモリのアドレスを指定するシフトレジスタ５ａ
と、シフトレジスタ５ａへポリノミヤルアドレスの機能
を備えるための論理ゲート５ｂと、該論理ゲート５ｂの
出力と外部入力のアドレス信号とからそのいずれか一方
を選択し、これをシフトレジスタ手段５ａへの入力とす
るセレクト手段５ｃとを備えたので、セレクト手段５ｃ
によりポリノミヤルカウンタ機能が選択された場合には
クロック信号入力端子ヘパルス信号を入力するだけでシ
フトレジスタ５ａのアドレスを進めることが可能とな
り、メモリセルのアクセスの高速性を増すことができ
る。また、セレクト手段５ｃによりシリアルアドレス入
力手段１ｅからのアドレス入力を選択すれば、シフトレ
ジスタ５ａへのアドレスの設定は上記第１の実施例と同
様にして行えるので、上記第１の実施例による効果をも
合わせ持つ。
部は、メモリのアドレスを指定するシフトレジスタ５ａ
と、シフトレジスタ５ａへポリノミヤルアドレスの機能
を備えるための論理ゲート５ｂと、該論理ゲート５ｂの
出力と外部入力のアドレス信号とからそのいずれか一方
を選択し、これをシフトレジスタ手段５ａへの入力とす
るセレクト手段５ｃとを備えたので、セレクト手段５ｃ
によりポリノミヤルカウンタ機能が選択された場合には
クロック信号入力端子ヘパルス信号を入力するだけでシ
フトレジスタ５ａのアドレスを進めることが可能とな
り、メモリセルのアクセスの高速性を増すことができ
る。また、セレクト手段５ｃによりシリアルアドレス入
力手段１ｅからのアドレス入力を選択すれば、シフトレ
ジスタ５ａへのアドレスの設定は上記第１の実施例と同
様にして行えるので、上記第１の実施例による効果をも
合わせ持つ。
【００３８】実施例５．また、図６は、この発明の実施
例５によるメモリ装置を示し、特にそのアドレスラッチ
部の構成を示す。本実施例のメモリ装置は、全メモリ領
域をいくつかに分割し、そのメモリ領域の１つを指定す
る第１のシフトレジスタ６ａと、この第１のシフトレジ
スタ６ａによって指定されたメモリ領域内のメモリセル
を指定する第２のシフトレジスタ６ｂと、アドレス信号
の入力を切り換えるセレクト手段６ｃと、前記シフトレ
ジスタ６ｂのアドレスを初期値に設定するセット信号入
力手段６ｄとを備えている。
例５によるメモリ装置を示し、特にそのアドレスラッチ
部の構成を示す。本実施例のメモリ装置は、全メモリ領
域をいくつかに分割し、そのメモリ領域の１つを指定す
る第１のシフトレジスタ６ａと、この第１のシフトレジ
スタ６ａによって指定されたメモリ領域内のメモリセル
を指定する第２のシフトレジスタ６ｂと、アドレス信号
の入力を切り換えるセレクト手段６ｃと、前記シフトレ
ジスタ６ｂのアドレスを初期値に設定するセット信号入
力手段６ｄとを備えている。
【００３９】本メモリ装置によりデータの読み出しを実
行する場合のメモリセルのアクセス及びデータの読み出
し動作は前記の第２の実施例の場合と同様であるのでそ
の説明は省略し、本実施例の特徴的な動作についてのみ
説明する。いま、あるメモリ領域内に書き込まれている
データの読み出しが終了し、別のメモリ領域の初期アド
レスからデータの読み出しを再実行する場合、第１のシ
フトレジスタ６ａのアドレスのみを設定し、メモリセル
を指定する第２のシフトレジスタ６ｂへはセット信号を
１パルス入力するだけで指定のメモリ領域の初期アドレ
スからのデータの読み出しが可能となる。
行する場合のメモリセルのアクセス及びデータの読み出
し動作は前記の第２の実施例の場合と同様であるのでそ
の説明は省略し、本実施例の特徴的な動作についてのみ
説明する。いま、あるメモリ領域内に書き込まれている
データの読み出しが終了し、別のメモリ領域の初期アド
レスからデータの読み出しを再実行する場合、第１のシ
フトレジスタ６ａのアドレスのみを設定し、メモリセル
を指定する第２のシフトレジスタ６ｂへはセット信号を
１パルス入力するだけで指定のメモリ領域の初期アドレ
スからのデータの読み出しが可能となる。
【００４０】このように本実施例によれば、メモリ装置
のアドレスラッチ部に、メモリ領域を指定する第１のシ
フトレジスタ６ａと、シフトレジスタ６ａにより指定さ
れたメモリ領域内のメモリセルの指定を行う第２のシフ
トレジスタ６ｂと、前記シフトレジスタ６ｂの値を初期
アドレスにセットする信号を入力するセット手段６ｄと
を構成要素として備えているので、１つのメモリ領域か
ら別のメモリ領域の初期アドレスへジャンプする場合、
第１のシフトレジスタ６ａのアドレスを設定し、セット
信号入力手段６ｄから第２のシフトレジスタ６ｂへセッ
ト信号を１パルス入力するだけで、あるメモリ領域の先
頭番地からのメモリセルのアクセスが可能となり、メモ
リアクセスの高速性を増すことができる。また、前記の
両シフトレジスタ６ａ，６ｂのアドレスの設定は前記第
２の実施例の場合と同様に行えるので、前記第２の実施
例による効果をも合わせ持つ。
のアドレスラッチ部に、メモリ領域を指定する第１のシ
フトレジスタ６ａと、シフトレジスタ６ａにより指定さ
れたメモリ領域内のメモリセルの指定を行う第２のシフ
トレジスタ６ｂと、前記シフトレジスタ６ｂの値を初期
アドレスにセットする信号を入力するセット手段６ｄと
を構成要素として備えているので、１つのメモリ領域か
ら別のメモリ領域の初期アドレスへジャンプする場合、
第１のシフトレジスタ６ａのアドレスを設定し、セット
信号入力手段６ｄから第２のシフトレジスタ６ｂへセッ
ト信号を１パルス入力するだけで、あるメモリ領域の先
頭番地からのメモリセルのアクセスが可能となり、メモ
リアクセスの高速性を増すことができる。また、前記の
両シフトレジスタ６ａ，６ｂのアドレスの設定は前記第
２の実施例の場合と同様に行えるので、前記第２の実施
例による効果をも合わせ持つ。
【００４１】実施例６．なお、以上の実施例ではメモリ
装置のシリアルアドレス入力手段とデータ信号入／出力
手段とを別々に備えたものについて示したが、本発明は
これに限定されるものではなく、以上の各実施例のメモ
リ装置のシリアルアドレス入力手段とデータ信号入／出
力手段とを一体化してアドレス／データ入力手段とし、
制御信号の入力によりアドレス信号とデータ信号とを時
分割して入／出力するようにしてもよい。
装置のシリアルアドレス入力手段とデータ信号入／出力
手段とを別々に備えたものについて示したが、本発明は
これに限定されるものではなく、以上の各実施例のメモ
リ装置のシリアルアドレス入力手段とデータ信号入／出
力手段とを一体化してアドレス／データ入力手段とし、
制御信号の入力によりアドレス信号とデータ信号とを時
分割して入／出力するようにしてもよい。
【００４２】本実施例６では以上のような構成とするこ
とにより、データの読み出しおよび書き込みを行う際
に、メモリ装置へ入力される制御信号の入力レベルによ
りアドレス入力期間及びデータ入／出力期間に分けて前
記アドレス／データ入出力手段を使用し、指定のアドレ
スのメモリセルからデータの読み出し及び書き込みを行
う。よって本実施例によれば、以上の各実施例の効果に
加え、アドレス入力手段とデータ信号入／出力手段とを
一体化した分さらにメモリ装置の小型化が実現できると
いう効果が得られる。
とにより、データの読み出しおよび書き込みを行う際
に、メモリ装置へ入力される制御信号の入力レベルによ
りアドレス入力期間及びデータ入／出力期間に分けて前
記アドレス／データ入出力手段を使用し、指定のアドレ
スのメモリセルからデータの読み出し及び書き込みを行
う。よって本実施例によれば、以上の各実施例の効果に
加え、アドレス入力手段とデータ信号入／出力手段とを
一体化した分さらにメモリ装置の小型化が実現できると
いう効果が得られる。
【００４３】実施例７．図１０は以降に述べる実施例に
おけるシリアルアドレス入力用メモリ装置と当該メモリ
装置をアクセスするためのシリアルアドレス発生装置及
びそのアクセス方式を説明するための、ＣＰＵ／ＭＣＵ
のシステム構成を示す図であり、図において、１０ａは
シリアルアドレス入力用メモリ装置、１０ｂは当該メモ
リ装置１０ａをアクセスするためのシリアルアドレス発
生装置及びそのアクセス方式を有するＣＰＵ／ＭＣＵ、
１０ｃはシリアルアドレス発生装置、１０ｄはアドレス
バス、１０ｅはデータバス、１０ｆは制御信号パスを示
す。以下、本発明の各実施例におけるシリアルアドレス
発生装置１０ｃについて説明する。図１１は本実施例７
によるメモリ装置をアクセスするためにＭＰＵ等が有す
るシリアルアドレス発生部の構成を示すブロック図であ
り、図において、１１はアドレスバス（ＡN-1 〜Ａ0 ）
と接続されたシフトレジスタＡであり、メモリアクセス
時のアドレスを１ビットずつＱAN’としてシリアル出力
する。１２はアドレスバス（ＡN-1 〜Ａ0 ）と接続され
たCOUNTER Ａであり、アドレスバス（ＡN-1〜Ａ0 ）に
よって送られてきたＮビットのデータを記憶する一方、
所定のタイミングにおいて、これに最下位ビットとして
Ａ0 ’を加えてアドレス（ＡN-2 ＡN-3 …Ａ0 Ａ0 ’）
を作成し、これを次アドレスとする。１３はクロック信
号（ＣＬＫ）を受け、これを上記シフトレジスタＡ（１
１）とCOUNTER Ａ（１２）のいずれかに供給するセレク
タＳＥＬ２、１４は上記シフトレジスタＡ（１１）とCO
UNTER Ａ（１２）の出力であるＱA0，ＱAN’のいずれか
一方を選択して出力するセレクタＳＥＬ１である。１５
は上記シフトレジスタＡ（１１）とCOUNTER Ａ（１２）
へアドレスを設定するためのアドレスバスである。また
１６は上記シフトレジスタＡ１１とCOUNTER Ａ１２を初
期化するためのリセット信号ＲＳＴ、１７は上記COUNTE
R Ａ（１２）の出力データ（ＱAN-1〜ＱA0）をシフトレ
ジスタＡ（１１）に並列に出力するデータロード線であ
る。
おけるシリアルアドレス入力用メモリ装置と当該メモリ
装置をアクセスするためのシリアルアドレス発生装置及
びそのアクセス方式を説明するための、ＣＰＵ／ＭＣＵ
のシステム構成を示す図であり、図において、１０ａは
シリアルアドレス入力用メモリ装置、１０ｂは当該メモ
リ装置１０ａをアクセスするためのシリアルアドレス発
生装置及びそのアクセス方式を有するＣＰＵ／ＭＣＵ、
１０ｃはシリアルアドレス発生装置、１０ｄはアドレス
バス、１０ｅはデータバス、１０ｆは制御信号パスを示
す。以下、本発明の各実施例におけるシリアルアドレス
発生装置１０ｃについて説明する。図１１は本実施例７
によるメモリ装置をアクセスするためにＭＰＵ等が有す
るシリアルアドレス発生部の構成を示すブロック図であ
り、図において、１１はアドレスバス（ＡN-1 〜Ａ0 ）
と接続されたシフトレジスタＡであり、メモリアクセス
時のアドレスを１ビットずつＱAN’としてシリアル出力
する。１２はアドレスバス（ＡN-1 〜Ａ0 ）と接続され
たCOUNTER Ａであり、アドレスバス（ＡN-1〜Ａ0 ）に
よって送られてきたＮビットのデータを記憶する一方、
所定のタイミングにおいて、これに最下位ビットとして
Ａ0 ’を加えてアドレス（ＡN-2 ＡN-3 …Ａ0 Ａ0 ’）
を作成し、これを次アドレスとする。１３はクロック信
号（ＣＬＫ）を受け、これを上記シフトレジスタＡ（１
１）とCOUNTER Ａ（１２）のいずれかに供給するセレク
タＳＥＬ２、１４は上記シフトレジスタＡ（１１）とCO
UNTER Ａ（１２）の出力であるＱA0，ＱAN’のいずれか
一方を選択して出力するセレクタＳＥＬ１である。１５
は上記シフトレジスタＡ（１１）とCOUNTER Ａ（１２）
へアドレスを設定するためのアドレスバスである。また
１６は上記シフトレジスタＡ１１とCOUNTER Ａ１２を初
期化するためのリセット信号ＲＳＴ、１７は上記COUNTE
R Ａ（１２）の出力データ（ＱAN-1〜ＱA0）をシフトレ
ジスタＡ（１１）に並列に出力するデータロード線であ
る。
【００４４】また、図１２は動作シーケンスを示し、図
１３は順次アクセス例を示す図、図１４は分岐命令の実
行例を示す図、さらに図１５はルーチンへの復帰例を示
す図である。
１３は順次アクセス例を示す図、図１４は分岐命令の実
行例を示す図、さらに図１５はルーチンへの復帰例を示
す図である。
【００４５】次に動作について説明する。まず初期リセ
ット解除後（ステップＳ１）、アドレスバス（ＡN-1 〜
Ａ0 ）を通してアクセスするメモリのアドレスが入力さ
れ、シフトレジスタＡ（１１）及びCOUNTER Ａ（１２）
へ初期アドレスが設定される（ステップＳ２）。その
後、シフトレジスタＡ（１１）の動作モードとなり、シ
フトレジスタＡ（１１）から初期アドレス（ＡN-1 ＡN-
2 …Ａ0 ）を１ビットずつＱAN’としてシリアル出力す
る（ステップＳ３）。このようにしてメモリ装置へのア
クセス番地を設定した後で、データを読み込む（図１３
の）。
ット解除後（ステップＳ１）、アドレスバス（ＡN-1 〜
Ａ0 ）を通してアクセスするメモリのアドレスが入力さ
れ、シフトレジスタＡ（１１）及びCOUNTER Ａ（１２）
へ初期アドレスが設定される（ステップＳ２）。その
後、シフトレジスタＡ（１１）の動作モードとなり、シ
フトレジスタＡ（１１）から初期アドレス（ＡN-1 ＡN-
2 …Ａ0 ）を１ビットずつＱAN’としてシリアル出力す
る（ステップＳ３）。このようにしてメモリ装置へのア
クセス番地を設定した後で、データを読み込む（図１３
の）。
【００４６】次にCOUNTER Ａ（１２）の動作モードとな
り、COUNTER Ａ（１２）の最下位ビットへＡ0 ’を入力
し、先に記憶されたＮビットのアドレス（ＡN-1 ＡN-2
…Ａ0 ）をアドレス（ＡN-2 ＡN-3 …Ａ0 Ａ0 ’）へと
更新する。またこのとき同時にＬＳＢであるアドレスＡ
0 ’を出力信号ＱA0として出力し、メモリ装置のアドレ
ス番地も同様にして更新してデータを読み込む（図１３
の）（ステップＳ４）。シーケンシャルにデータの読
み込み（或いは書き込み）を実行する場合は上記の操作
が繰り返される（図１３の）。
り、COUNTER Ａ（１２）の最下位ビットへＡ0 ’を入力
し、先に記憶されたＮビットのアドレス（ＡN-1 ＡN-2
…Ａ0 ）をアドレス（ＡN-2 ＡN-3 …Ａ0 Ａ0 ’）へと
更新する。またこのとき同時にＬＳＢであるアドレスＡ
0 ’を出力信号ＱA0として出力し、メモリ装置のアドレ
ス番地も同様にして更新してデータを読み込む（図１３
の）（ステップＳ４）。シーケンシャルにデータの読
み込み（或いは書き込み）を実行する場合は上記の操作
が繰り返される（図１３の）。
【００４７】ところで、図１２の条件IIで示されるよう
に、ＭＰＵが分岐命令を実行するような場合（ステップ
Ｓ５）は、アドレスバス（ＡN-1 〜Ａ0 ）を通して、シ
フトレジスタＡ（１１）及びCOUNTER Ａ（１２）へ分岐
先アドレス（ＣN-1 ＣN-2 …Ｃ0 ）が設定されることと
なる。そしてその後、シフトレジスタＡ（１１）の動作
モードとなり、上記分岐先アドレス（ＣN-1 ＣN-2 …Ｃ
0 ）を１ビットずつシリアル出力し、メモリ装置へ分岐
先アドレスを設定してデータを読み込む（図１４の
）。次にCOUNTER Ａ（１２）の動作モードとなり、順
次、COUNTER Ａ（１２）の最下位ビットへＣ0 ’，Ｃ0
”…が入力され、アドレスは（ＣN-1 ＣN-2…Ｃ0 ），
（ＣN-2 ＣN-3 …Ｃ0 Ｃ0 ’），及び（ＣN-3 ＣN-4 …
Ｃ0 ’Ｃ0 ”…）へと更新される。同時にアドレスＣ0
’，Ｃ0 ”…を出力し、メモリ装置のアドレス番地も
同様にして更新され、データを読み込む（図１４の
）。
に、ＭＰＵが分岐命令を実行するような場合（ステップ
Ｓ５）は、アドレスバス（ＡN-1 〜Ａ0 ）を通して、シ
フトレジスタＡ（１１）及びCOUNTER Ａ（１２）へ分岐
先アドレス（ＣN-1 ＣN-2 …Ｃ0 ）が設定されることと
なる。そしてその後、シフトレジスタＡ（１１）の動作
モードとなり、上記分岐先アドレス（ＣN-1 ＣN-2 …Ｃ
0 ）を１ビットずつシリアル出力し、メモリ装置へ分岐
先アドレスを設定してデータを読み込む（図１４の
）。次にCOUNTER Ａ（１２）の動作モードとなり、順
次、COUNTER Ａ（１２）の最下位ビットへＣ0 ’，Ｃ0
”…が入力され、アドレスは（ＣN-1 ＣN-2…Ｃ0 ），
（ＣN-2 ＣN-3 …Ｃ0 Ｃ0 ’），及び（ＣN-3 ＣN-4 …
Ｃ0 ’Ｃ0 ”…）へと更新される。同時にアドレスＣ0
’，Ｃ0 ”…を出力し、メモリ装置のアドレス番地も
同様にして更新され、データを読み込む（図１４の
）。
【００４８】また図１２の条件I で示されるように、Ｍ
ＰＵが命令を実行して、あるアドレシングモードで特定
番地をアクセスする場合（ステップＳ６）は、まず、Ｍ
ＰＵがアドレス計算を完了した後に、シフトレジスタＡ
（１１）へ特定番地が設定される（ステップＳ６１）。
その後、シフトレジスタＡ（１１）の動作モードとな
り、特定番地（ＤN-1 ＤN-2 …Ｄ0 ）を１ビットずつシ
リアル出力し、メモリ装置へ特定番地を設定して、デー
タを読み込む（図１５の）（ステップＳ６２）。そし
て再びＭＰＵが命令を実行して、特定番地をアクセスす
る場合は上記の動作が繰り返される。
ＰＵが命令を実行して、あるアドレシングモードで特定
番地をアクセスする場合（ステップＳ６）は、まず、Ｍ
ＰＵがアドレス計算を完了した後に、シフトレジスタＡ
（１１）へ特定番地が設定される（ステップＳ６１）。
その後、シフトレジスタＡ（１１）の動作モードとな
り、特定番地（ＤN-1 ＤN-2 …Ｄ0 ）を１ビットずつシ
リアル出力し、メモリ装置へ特定番地を設定して、デー
タを読み込む（図１５の）（ステップＳ６２）。そし
て再びＭＰＵが命令を実行して、特定番地をアクセスす
る場合は上記の動作が繰り返される。
【００４９】また、特定番地をアクセスした後、再び命
令をメモリ装置より読み込む場合には、最下位ビットへ
アドレスＡ0 ”を入力し、COUNTER Ａ（１２）をアドレ
ス（ＡN-3 ＡN-4 …Ａ0 ’Ａ0 ”）へ設定する。その
後、データロード線１７を介してCOUNTER Ａ（１２）か
らシフトレジスタＡ（１１）へ並列にデータロードす
る。そしてロードしたデータをシフトレジスタＡ（１
１）より１ビットずつシリアル出力し、メモリ装置へア
ドレス（ＡN-3 ＡN-4 …Ａ0 ’Ａ0 ”）を設定して、デ
ータを読み込む（ステップＳ６３）（図１５の）。
令をメモリ装置より読み込む場合には、最下位ビットへ
アドレスＡ0 ”を入力し、COUNTER Ａ（１２）をアドレ
ス（ＡN-3 ＡN-4 …Ａ0 ’Ａ0 ”）へ設定する。その
後、データロード線１７を介してCOUNTER Ａ（１２）か
らシフトレジスタＡ（１１）へ並列にデータロードす
る。そしてロードしたデータをシフトレジスタＡ（１
１）より１ビットずつシリアル出力し、メモリ装置へア
ドレス（ＡN-3 ＡN-4 …Ａ0 ’Ａ0 ”）を設定して、デ
ータを読み込む（ステップＳ６３）（図１５の）。
【００５０】このように本実施例７によれば、アドレス
バス（ＡN-1 〜Ａ0 ）のデータを１ビットずつシフトレ
ジスタＡによって出力してメモリ装置へのアクセス番地
を設定した後、COUNTER Ａ（１２）の最下位ビットへＡ
0 ’を入力してアドレスをインクリメントすることによ
って次アドレスを生成してアクセス番地の設定を１ビッ
トデータを出力するだけで順次更新することができ、高
速アクセスを達成することができる。
バス（ＡN-1 〜Ａ0 ）のデータを１ビットずつシフトレ
ジスタＡによって出力してメモリ装置へのアクセス番地
を設定した後、COUNTER Ａ（１２）の最下位ビットへＡ
0 ’を入力してアドレスをインクリメントすることによ
って次アドレスを生成してアクセス番地の設定を１ビッ
トデータを出力するだけで順次更新することができ、高
速アクセスを達成することができる。
【００５１】実施例８．次に本発明の実施例８によるシ
リアルアドレス発生装置を図について説明する。図１６
は本実施例８によるメモリ装置をアクセスするためにＭ
ＰＵ等が有するシリアルアドレス発生部の構成を示すブ
ロック図であり、図において、２１は上位アドレスバス
（ＢN-1 〜Ｂ0 ）２３に接続されたシフトレジスタＢ、
２２はアドレスバス（ＢN-1 〜Ｂ0 ）２３に接続された
COUNTER Ｂであり、実施例７の構成にCOUNTER 及びシフ
トレジスタを１系統追加した構成となっており、さらに
セレクタＳＥＬ１（１４），セレクタＳＥＬ２（１３）
はそれぞれ２系統のシフトレジスタ及びCOUNTER へのク
ロックＣＬＫの供給を制御するように構成されている。
また、図１７はその動作シーケンスを示す図、図１８は
順次アクセス例を示す図、図１９は分岐命令の実行例を
示す図、図２０はルーチンへの復帰例を示す図である。
リアルアドレス発生装置を図について説明する。図１６
は本実施例８によるメモリ装置をアクセスするためにＭ
ＰＵ等が有するシリアルアドレス発生部の構成を示すブ
ロック図であり、図において、２１は上位アドレスバス
（ＢN-1 〜Ｂ0 ）２３に接続されたシフトレジスタＢ、
２２はアドレスバス（ＢN-1 〜Ｂ0 ）２３に接続された
COUNTER Ｂであり、実施例７の構成にCOUNTER 及びシフ
トレジスタを１系統追加した構成となっており、さらに
セレクタＳＥＬ１（１４），セレクタＳＥＬ２（１３）
はそれぞれ２系統のシフトレジスタ及びCOUNTER へのク
ロックＣＬＫの供給を制御するように構成されている。
また、図１７はその動作シーケンスを示す図、図１８は
順次アクセス例を示す図、図１９は分岐命令の実行例を
示す図、図２０はルーチンへの復帰例を示す図である。
【００５２】次に動作について説明する。リセット解除
後、まず、下位アドレスバス（ＡN-1 〜Ａ0 ）１５及び
上位アドレスバス（ＢN-1 〜Ｂ0 ）２３を通してシフト
レジスタＡ（１１），シフトレジスタＢ（２１），COUN
TER Ａ（１２）及びCOUNTERＢ（２２）へ初期アドレス
が設定される（ステップＳ７）。その後、シフトレジス
タＢ（２１）の動作モードとなり上位アドレス（ＢN-1
ＢN-2 …Ｂ0 ）を１ビットずつシリアル出力する（ステ
ップＳ８）（図１８の）。
後、まず、下位アドレスバス（ＡN-1 〜Ａ0 ）１５及び
上位アドレスバス（ＢN-1 〜Ｂ0 ）２３を通してシフト
レジスタＡ（１１），シフトレジスタＢ（２１），COUN
TER Ａ（１２）及びCOUNTERＢ（２２）へ初期アドレス
が設定される（ステップＳ７）。その後、シフトレジス
タＢ（２１）の動作モードとなり上位アドレス（ＢN-1
ＢN-2 …Ｂ0 ）を１ビットずつシリアル出力する（ステ
ップＳ８）（図１８の）。
【００５３】次にシフトレジスタＡ（１１）の動作モー
ドとなり、下位アドレス（ＡN-1 ＡN-2 …Ａ0 ）を１ビ
ットずつシリアル出力する。このようにしてメモリ装置
へアクセス番地を設定した後でデータを読み込む（図１
８の）。次にCOUNTER Ａ（１２）の動作モードとな
り、COUNTER Ａ（１２）の最下位ビットへＡ0 ’を入力
し、下位アドレス（ＡN-1 ＡN-2 …Ａ0 ）から下位アド
レス（ＡN-2 ＡN-3 …Ａ0 Ａ0 ' ）へと更新する。同時
にアドレスＡ0 ' を出力し、メモリ装置のアドレス番地
も同様にして更新してデータを読み込む（図１８の）
（ステップＳ９）。
ドとなり、下位アドレス（ＡN-1 ＡN-2 …Ａ0 ）を１ビ
ットずつシリアル出力する。このようにしてメモリ装置
へアクセス番地を設定した後でデータを読み込む（図１
８の）。次にCOUNTER Ａ（１２）の動作モードとな
り、COUNTER Ａ（１２）の最下位ビットへＡ0 ’を入力
し、下位アドレス（ＡN-1 ＡN-2 …Ａ0 ）から下位アド
レス（ＡN-2 ＡN-3 …Ａ0 Ａ0 ' ）へと更新する。同時
にアドレスＡ0 ' を出力し、メモリ装置のアドレス番地
も同様にして更新してデータを読み込む（図１８の）
（ステップＳ９）。
【００５４】次にステップＳ１０にて上記の操作によっ
てCOUNTER Ａ（１２）のアドレスが一巡したと判定され
ると、COUNTER Ｂ（２１）の動作モードとなり、COUNTE
R Ｂ（２１）の最下位ビットへＢ0 ' を入力して上位ア
ドレス（ＢN-1 ＢN-2 …Ｂ0）から上位アドレス（ＢN-2
ＢN-3 …Ｂ0 Ｂ0 ' ）へと更新する（ステップＳ１
１）。アドレスＢ0 ' を出力して、メモリ装置のアドレ
ス番地も同様にして更新した後、ステップＳ９に戻って
再びCOUNTER Ａ（１２）の動作モードとして、上記と同
様にしてアドレスを進めてメモリ装置を順次アクセスす
る。
てCOUNTER Ａ（１２）のアドレスが一巡したと判定され
ると、COUNTER Ｂ（２１）の動作モードとなり、COUNTE
R Ｂ（２１）の最下位ビットへＢ0 ' を入力して上位ア
ドレス（ＢN-1 ＢN-2 …Ｂ0）から上位アドレス（ＢN-2
ＢN-3 …Ｂ0 Ｂ0 ' ）へと更新する（ステップＳ１
１）。アドレスＢ0 ' を出力して、メモリ装置のアドレ
ス番地も同様にして更新した後、ステップＳ９に戻って
再びCOUNTER Ａ（１２）の動作モードとして、上記と同
様にしてアドレスを進めてメモリ装置を順次アクセスす
る。
【００５５】ところで図１７の条件１１で示されるよう
に、ＭＰＵが分岐命令を実行するような場合（ステップ
Ｓ１２）は、下位アドレスバス（ＡN-1 〜Ａ0 ）１５，
上位アドレスバス（ＢN-1 〜Ｂ0 ）２３を通してステッ
プＳ７にてシフトレジスタＡ（１１），シフトレジスタ
Ｂ（２１），COUNTER Ａ（１２）及びCOUNTER Ｂ（２
２）へ分岐先アドレスの上位アドレス（ＤN-1 ＤN-2 …
Ｄ0 ），及び下位アドレス（ＣN-1 ＣN-2 …Ｃ0 ）を設
定する。その後、シフトレジスタＢ（２１）の動作モー
ドとなり、上位アドレス（ＢN-2 ＢN-3 …Ｂ0 ）に代え
て上位アドレス（ＤN-1 ＤN-2 …Ｄ0 ）を１ビットずつ
シリアル出力する（図１９の）。次にシフトレジスタ
Ａ（１１）の動作モードとなり、下位アドレス（ＡN-1
ＡN-2 …Ａ0 ）に代えて下位アドレス（ＣN-1 ＣN-2 …
Ｃ0 ）を１ビットずつシリアル出力する。このようにし
てメモリ装置へアクセス番地を設定した後で、データを
読み込む（図１９の）。
に、ＭＰＵが分岐命令を実行するような場合（ステップ
Ｓ１２）は、下位アドレスバス（ＡN-1 〜Ａ0 ）１５，
上位アドレスバス（ＢN-1 〜Ｂ0 ）２３を通してステッ
プＳ７にてシフトレジスタＡ（１１），シフトレジスタ
Ｂ（２１），COUNTER Ａ（１２）及びCOUNTER Ｂ（２
２）へ分岐先アドレスの上位アドレス（ＤN-1 ＤN-2 …
Ｄ0 ），及び下位アドレス（ＣN-1 ＣN-2 …Ｃ0 ）を設
定する。その後、シフトレジスタＢ（２１）の動作モー
ドとなり、上位アドレス（ＢN-2 ＢN-3 …Ｂ0 ）に代え
て上位アドレス（ＤN-1 ＤN-2 …Ｄ0 ）を１ビットずつ
シリアル出力する（図１９の）。次にシフトレジスタ
Ａ（１１）の動作モードとなり、下位アドレス（ＡN-1
ＡN-2 …Ａ0 ）に代えて下位アドレス（ＣN-1 ＣN-2 …
Ｃ0 ）を１ビットずつシリアル出力する。このようにし
てメモリ装置へアクセス番地を設定した後で、データを
読み込む（図１９の）。
【００５６】次に、ステップＳ９に進んでCOUNTER Ａ
（１２）の動作モードとなり、上記実施例１と同様にし
てCOUNTER Ａ（１２）のアドレスを進めていき、分岐先
アドレスから順次アクセスし、データを読み込む（図１
９の）。
（１２）の動作モードとなり、上記実施例１と同様にし
てCOUNTER Ａ（１２）のアドレスを進めていき、分岐先
アドレスから順次アクセスし、データを読み込む（図１
９の）。
【００５７】また図１７の条件I に示すように、ＭＰＵ
があるアドレシングモードで特定番地をアクセスする場
合（ステップＳ１３）は、まず、ＭＰＵがアドレス計算
を完了した後、シフトレジスタＡ（１１）及びシフトレ
ジスタＢ（２１）へ特定番地を設定する（ステップＳ１
３１）。その後、シフトレジスタＢ（２１）の動作モー
ドとなり上位アドレス（ＦN-1 ＦN-2 …Ｆ0 ）を１ビッ
トずつシリアル出力して、メモリ装置へ上位アドレスを
設定する（図２０の）。次に、シフトレジスタＡ（１
１）の動作モードとなり下位アドレス（ＥN-1 ＥN-2 …
Ｅ0 ）を１ビットずつシリアル出力してメモリ装置へ下
位アドレスを設定しデータを読み込む（ステップＳ１３
２）（図２０の）。再び命令を実行して、特定番地を
アクセスする場合は上記の動作が繰り返される。
があるアドレシングモードで特定番地をアクセスする場
合（ステップＳ１３）は、まず、ＭＰＵがアドレス計算
を完了した後、シフトレジスタＡ（１１）及びシフトレ
ジスタＢ（２１）へ特定番地を設定する（ステップＳ１
３１）。その後、シフトレジスタＢ（２１）の動作モー
ドとなり上位アドレス（ＦN-1 ＦN-2 …Ｆ0 ）を１ビッ
トずつシリアル出力して、メモリ装置へ上位アドレスを
設定する（図２０の）。次に、シフトレジスタＡ（１
１）の動作モードとなり下位アドレス（ＥN-1 ＥN-2 …
Ｅ0 ）を１ビットずつシリアル出力してメモリ装置へ下
位アドレスを設定しデータを読み込む（ステップＳ１３
２）（図２０の）。再び命令を実行して、特定番地を
アクセスする場合は上記の動作が繰り返される。
【００５８】一方、特定番地をアクセスした後、再びメ
モリ装置より命令を読み込む場合は上述したようにCOUN
TER Ａ（１２）の最下位ビットへアドレスＡ0 ”を入力
し次アドレス（ＡN-3 ＡN-4 …Ａ0 ”）へ設定して（な
お、ここでメモリバンクを進める場合は、COUNTER Ｂの
アドレスも進める）（ステップＳ１３３）、ステップＳ
７に戻ってCOUNTER Ａ（１２）からシフトレジスタＡ
（１１）へ，及びCOUNTER Ｂ（２２）からシフトレジス
タＢ（２１）へそれぞれデータロード線１７，２４を経
由して並列にデータロードする。そしてステップＳ８に
てロードしたデータはシフトレジスタＢ（２１），シフ
トレジスタＡ（１１）より１ビットずつシリアル出力
し、メモリ装置へアドレスを設定してデータを読み込む
（図２０の，）。以後、ステップＳ９にてCOUNTER
Ａ（１２）の動作モードとなり、メモリ装置を順次アク
セスしてデータを読み込む（図２０の）。
モリ装置より命令を読み込む場合は上述したようにCOUN
TER Ａ（１２）の最下位ビットへアドレスＡ0 ”を入力
し次アドレス（ＡN-3 ＡN-4 …Ａ0 ”）へ設定して（な
お、ここでメモリバンクを進める場合は、COUNTER Ｂの
アドレスも進める）（ステップＳ１３３）、ステップＳ
７に戻ってCOUNTER Ａ（１２）からシフトレジスタＡ
（１１）へ，及びCOUNTER Ｂ（２２）からシフトレジス
タＢ（２１）へそれぞれデータロード線１７，２４を経
由して並列にデータロードする。そしてステップＳ８に
てロードしたデータはシフトレジスタＢ（２１），シフ
トレジスタＡ（１１）より１ビットずつシリアル出力
し、メモリ装置へアドレスを設定してデータを読み込む
（図２０の，）。以後、ステップＳ９にてCOUNTER
Ａ（１２）の動作モードとなり、メモリ装置を順次アク
セスしてデータを読み込む（図２０の）。
【００５９】このように本実施例によれば、実施例７の
構成にCOUNTER とシフトレジスタとを１系統追加し、そ
れぞれに接続されたアドレスバス１５，２３から下位ア
ドレス，上位アドレスを供給するようにしたから、例え
ば１６ビットの初期アドレスを設定する場合に、上位ア
ドレスの変化はなく、下位アドレスのみが変化するよう
な場合において、アドレスの設定を高速に行うことがで
き、メモリアクセスの高速化を図ることができる。
構成にCOUNTER とシフトレジスタとを１系統追加し、そ
れぞれに接続されたアドレスバス１５，２３から下位ア
ドレス，上位アドレスを供給するようにしたから、例え
ば１６ビットの初期アドレスを設定する場合に、上位ア
ドレスの変化はなく、下位アドレスのみが変化するよう
な場合において、アドレスの設定を高速に行うことがで
き、メモリアクセスの高速化を図ることができる。
【００６０】実施例９．以下、本発明の実施例９による
シリアルアドレス発生装置を図について説明する。図２
１は本実施例９によるメモリ装置をアクセスするために
ＭＰＵ等が有するシリアルアドレス発生部の構成を示す
ブロック図であり、図において、３１はその一端がデー
タロード線１７に接続され、COUNTER Ａ（１２）が生成
するアドレスが一巡したことを検知してCOUNTER Ｂ（２
２）のアドレスをインクリメントするためのトリガ信号
をその他端から発生するインクリメント手段であり、ま
た、セレクタＳＥＬ１（１４），セレクタＳＥＬ２（１
３）はそれぞれCOUNTER Ｂ（２２）とは接続されていな
い。他の構成は実施例８と同様である。また、図２２は
その動作シーケンスを示す図であり、順次アクセス例，
分岐命令の実行例，ルーチンへの復帰例を示す図はそれ
ぞれ上記実施例２と同じであり、これら図１８，図１
９，図２０を参照して説明する。
シリアルアドレス発生装置を図について説明する。図２
１は本実施例９によるメモリ装置をアクセスするために
ＭＰＵ等が有するシリアルアドレス発生部の構成を示す
ブロック図であり、図において、３１はその一端がデー
タロード線１７に接続され、COUNTER Ａ（１２）が生成
するアドレスが一巡したことを検知してCOUNTER Ｂ（２
２）のアドレスをインクリメントするためのトリガ信号
をその他端から発生するインクリメント手段であり、ま
た、セレクタＳＥＬ１（１４），セレクタＳＥＬ２（１
３）はそれぞれCOUNTER Ｂ（２２）とは接続されていな
い。他の構成は実施例８と同様である。また、図２２は
その動作シーケンスを示す図であり、順次アクセス例，
分岐命令の実行例，ルーチンへの復帰例を示す図はそれ
ぞれ上記実施例２と同じであり、これら図１８，図１
９，図２０を参照して説明する。
【００６１】リセット解除後、まずアドレスバスＡN-1
〜Ａ0 （１５）及びアドレスバスＢN-1 〜Ｂ0 （２３）
を通して、シフトレジスタＡ（１１）及びシフトレジス
タＢ（２１），COUNTER Ａ（１２）及びCOUNTER Ｂ（２
２）へ初期アドレスが設定される（ステップＳ１４）。
その後、シフトレジスタＢ（２１）の動作モードとな
り、上位アドレス（ＢN-1 ＢN-2 …Ｂ0 ）を１ビットず
つシリアル出力する（図１８の）。
〜Ａ0 （１５）及びアドレスバスＢN-1 〜Ｂ0 （２３）
を通して、シフトレジスタＡ（１１）及びシフトレジス
タＢ（２１），COUNTER Ａ（１２）及びCOUNTER Ｂ（２
２）へ初期アドレスが設定される（ステップＳ１４）。
その後、シフトレジスタＢ（２１）の動作モードとな
り、上位アドレス（ＢN-1 ＢN-2 …Ｂ0 ）を１ビットず
つシリアル出力する（図１８の）。
【００６２】次にシフトレジスタＡ（１１）の動作モー
ドとなり、下位アドレス（ＡN-1 ＡN-2 …Ａ0 ）を１ビ
ットずつシリアル出力する（ステップＳ１５）。メモリ
装置へアクセス番地を設定した後で、データを読み込む
（図１８の）。次にCOUNTER Ａ（１２）の動作モード
となり、COUNTER Ａ（１２）の最下位ビットへＡ0 ’を
入力し、下位アドレス（ＡN-1 ＡN-2 …Ａ0 ）から下位
アドレス（ＡN-2 ＡN-3 …Ａ0 Ａ0 ’）へと更新する。
同時にアドレスＡ0 ’を出力し、メモリ装置のアドレス
番地も同様にして更新してデータを読み込む（図１８の
）。上記の操作によって、順次アクセスし、COUNTER
Ａ（１２）のアドレスが一巡したことがインクリメント
手段（３１）によって検出されたら、該インクリメント
手段（３１）はトリガ信号を出力しCOUNTER Ｂ（２２）
のアドレスを（ＢN-1 ＢN-2 …Ｂ0 ）から（ＢN-2 ＢN-
3 …Ｂ0 Ｂ0 ’）へと更新して、次のメモリバンクへ進
める（ステップＳ１６）。
ドとなり、下位アドレス（ＡN-1 ＡN-2 …Ａ0 ）を１ビ
ットずつシリアル出力する（ステップＳ１５）。メモリ
装置へアクセス番地を設定した後で、データを読み込む
（図１８の）。次にCOUNTER Ａ（１２）の動作モード
となり、COUNTER Ａ（１２）の最下位ビットへＡ0 ’を
入力し、下位アドレス（ＡN-1 ＡN-2 …Ａ0 ）から下位
アドレス（ＡN-2 ＡN-3 …Ａ0 Ａ0 ’）へと更新する。
同時にアドレスＡ0 ’を出力し、メモリ装置のアドレス
番地も同様にして更新してデータを読み込む（図１８の
）。上記の操作によって、順次アクセスし、COUNTER
Ａ（１２）のアドレスが一巡したことがインクリメント
手段（３１）によって検出されたら、該インクリメント
手段（３１）はトリガ信号を出力しCOUNTER Ｂ（２２）
のアドレスを（ＢN-1 ＢN-2 …Ｂ0 ）から（ＢN-2 ＢN-
3 …Ｂ0 Ｂ0 ’）へと更新して、次のメモリバンクへ進
める（ステップＳ１６）。
【００６３】本シリアルアドレス発生装置は、COUNTER
Ａ（１２），COUNTER Ｂ（２２）及びインクリメント手
段（３１）を内蔵したメモリ装置に対して利用するの
で、COUNTER Ａ（１２）のアドレスが一巡すれば、メモ
リ装置内のアドレスは次のメモリバンクをアクセスする
ようになる。以後、上記の動作を繰り返す。
Ａ（１２），COUNTER Ｂ（２２）及びインクリメント手
段（３１）を内蔵したメモリ装置に対して利用するの
で、COUNTER Ａ（１２）のアドレスが一巡すれば、メモ
リ装置内のアドレスは次のメモリバンクをアクセスする
ようになる。以後、上記の動作を繰り返す。
【００６４】そして、ＭＰＵが分岐命令を実行するよう
な場合（ステップＳ１７）は、ステップＳ１４にてアド
レスバスＡN-1 〜Ａ0 （１５），ＢN-1 〜Ｂ0 （２３）
を通してシフトレジスタＡ（１１），シフトレジスタＢ
（２１），カウンタＡ（１２）及びCOUNTER Ｂ（２２）
へ、初期アドレスに代えて分岐先アドレスの上位アドレ
ス（ＤN-1 ＤN-2 …Ｄ0 ）及び下位アドレス（ＣN-1 Ｃ
N-2 …Ｃ0 ）を設定する。その後、ステップＳ１５にて
シフトレジスタＢ（２１）の動作モードとなり上位アド
レス（ＤN-1 ＤN-2 …Ｄ0 ）を１ビットずつシリアル出
力する（図１９の）。次にシフトレジスタＡ（１１）
の動作モードとなり下位アドレス（ＣN-1 ＣN-2 …Ｃ0
）を１ビットずつシリアル出力する。メモリ装置へア
クセス番地を設定した後、データを読み込む（図１９の
）。
な場合（ステップＳ１７）は、ステップＳ１４にてアド
レスバスＡN-1 〜Ａ0 （１５），ＢN-1 〜Ｂ0 （２３）
を通してシフトレジスタＡ（１１），シフトレジスタＢ
（２１），カウンタＡ（１２）及びCOUNTER Ｂ（２２）
へ、初期アドレスに代えて分岐先アドレスの上位アドレ
ス（ＤN-1 ＤN-2 …Ｄ0 ）及び下位アドレス（ＣN-1 Ｃ
N-2 …Ｃ0 ）を設定する。その後、ステップＳ１５にて
シフトレジスタＢ（２１）の動作モードとなり上位アド
レス（ＤN-1 ＤN-2 …Ｄ0 ）を１ビットずつシリアル出
力する（図１９の）。次にシフトレジスタＡ（１１）
の動作モードとなり下位アドレス（ＣN-1 ＣN-2 …Ｃ0
）を１ビットずつシリアル出力する。メモリ装置へア
クセス番地を設定した後、データを読み込む（図１９の
）。
【００６５】そして、ステップＳ１６に移って次にCOUN
TER Ａ（１２）の動作モードとなり、COUNTER Ａ（１
２）のアドレスを進めていき、分岐先アドレスから順次
データを読み込む（図１９の）。
TER Ａ（１２）の動作モードとなり、COUNTER Ａ（１
２）のアドレスを進めていき、分岐先アドレスから順次
データを読み込む（図１９の）。
【００６６】一方、ＭＰＵがあるアドレシングモードで
特定番地をアクセスする場合は、まずＭＰＵがアドレス
計算をした後、ステップＳ１８１にてシフトレジスタＡ
（１１）及びシフトレジスタＢ（２１）へ特定番地を設
定する。その後、シフトレジスタＢ（２１），シフトレ
ジスタＡ（１１）の順番に、特定番地をシリアル出力
し、メモリ装置へ上位アドレス（ＦN-1 ＦN-2 …Ｆ0 ）
及び下位アドレス（ＥN-1 ＥN-2 …Ｅ0 ）を設定しデー
タを読み込む（ステップＳ１８２）（図２０の，
）。
特定番地をアクセスする場合は、まずＭＰＵがアドレス
計算をした後、ステップＳ１８１にてシフトレジスタＡ
（１１）及びシフトレジスタＢ（２１）へ特定番地を設
定する。その後、シフトレジスタＢ（２１），シフトレ
ジスタＡ（１１）の順番に、特定番地をシリアル出力
し、メモリ装置へ上位アドレス（ＦN-1 ＦN-2 …Ｆ0 ）
及び下位アドレス（ＥN-1 ＥN-2 …Ｅ0 ）を設定しデー
タを読み込む（ステップＳ１８２）（図２０の，
）。
【００６７】一方、特定番地をアクセスした後で、再び
命令を読み込む場合はCOUNTER Ａ（１２）のアドレスを
次アドレスＡN-3 ＡN-4 …Ａ0 ”へ進めた後で、COUNTE
R Ａ（１２）及びCOUNTER Ｂ（２２）のアドレスをシフ
トレジスタＡ（１１）及びシフトレジスタＢ（２１）へ
並列にデータロードする（ステップＳ１８３）。次にス
テップＳ１５に移ってロードしたデータはシフトレジス
タＡ（１１），シフトレジスタＢ（２１）よりシリアル
出力しメモリ装置へ連続して異なるアドレスを設定して
データを読み込む（図２０の，）。以後、ステップ
Ｓ１６にてCOUNTER Ａ（１２）の動作モードとなり、メ
モリ装置を順次アクセスする（図２０の）。
命令を読み込む場合はCOUNTER Ａ（１２）のアドレスを
次アドレスＡN-3 ＡN-4 …Ａ0 ”へ進めた後で、COUNTE
R Ａ（１２）及びCOUNTER Ｂ（２２）のアドレスをシフ
トレジスタＡ（１１）及びシフトレジスタＢ（２１）へ
並列にデータロードする（ステップＳ１８３）。次にス
テップＳ１５に移ってロードしたデータはシフトレジス
タＡ（１１），シフトレジスタＢ（２１）よりシリアル
出力しメモリ装置へ連続して異なるアドレスを設定して
データを読み込む（図２０の，）。以後、ステップ
Ｓ１６にてCOUNTER Ａ（１２）の動作モードとなり、メ
モリ装置を順次アクセスする（図２０の）。
【００６８】このように本実施例によれば、実施例８と
同様にシフトレジスタ，COUNTER を２系統設けるととも
に、COUNTER Ａ（１２）のアドレスが一巡したことを検
出してCOUNTER Ｂ（２２）のアドレスをインクリメント
するインクリメント手段３１を設けたから、メモリ装置
を順次アクセスする際に、上位アドレスが変化するよう
な場合においても、上位アドレスを出力する必要がな
く、高速にこれを行うことができる。
同様にシフトレジスタ，COUNTER を２系統設けるととも
に、COUNTER Ａ（１２）のアドレスが一巡したことを検
出してCOUNTER Ｂ（２２）のアドレスをインクリメント
するインクリメント手段３１を設けたから、メモリ装置
を順次アクセスする際に、上位アドレスが変化するよう
な場合においても、上位アドレスを出力する必要がな
く、高速にこれを行うことができる。
【００６９】
【発明の効果】以上のように、この発明に係るメモリ装
置によれば、メモリをアクセスする場合、所定ビット長
Ｎの初期アドレス、分岐先アドレス或は復帰アドレス等
を駆動クロックに同期してシリアルに入力して設定した
後で、上記第１のシフトレジスタに記憶されているアド
レスの最下位ビット（Ｘ＝０）から任意ビットＸ（Ｎ−
１＞Ｘ＞０、Ｘ；変数）までの有効ビット列と、上記第
１のシフトレジスタに入力された（Ｎ−Ｘ）ビットのア
ドレスを、各々を上位側アドレス、下位側アドレスとし
て次アドレスを生成しアクセスするようにしたため、少
なくともアドレスの最下位ビットを１ビット入力するだ
けで次のメモリセルをアクセスするためのアドレスの設
定を行うことができ、アドレスの設定時間を短縮するこ
とが可能となるとともに、プログラムの実行、及びデー
タ処理時間を短縮することが可能となる効果がある。
置によれば、メモリをアクセスする場合、所定ビット長
Ｎの初期アドレス、分岐先アドレス或は復帰アドレス等
を駆動クロックに同期してシリアルに入力して設定した
後で、上記第１のシフトレジスタに記憶されているアド
レスの最下位ビット（Ｘ＝０）から任意ビットＸ（Ｎ−
１＞Ｘ＞０、Ｘ；変数）までの有効ビット列と、上記第
１のシフトレジスタに入力された（Ｎ−Ｘ）ビットのア
ドレスを、各々を上位側アドレス、下位側アドレスとし
て次アドレスを生成しアクセスするようにしたため、少
なくともアドレスの最下位ビットを１ビット入力するだ
けで次のメモリセルをアクセスするためのアドレスの設
定を行うことができ、アドレスの設定時間を短縮するこ
とが可能となるとともに、プログラムの実行、及びデー
タ処理時間を短縮することが可能となる効果がある。
【００７０】また、全メモリ領域をいくつかに分割し、
異なるアドレスを記憶する２つのシフトレジスタの一方
によって上記分割されたメモリ領域の中から所定のもの
を選択し、他方のシフトレジスタによって前記選択され
たメモリ領域のメモリセルをシリアルにアクセスするこ
とにより、シリアルに接続されたシフトレジスタからア
ドレスラッチ部が構成されている場合と比較すると、同
一メモリ領域内のデータをアクセスする際に、当該メモ
リ領域選択のための設定を再度行う必要がなく、メモリ
セルのアドレスをシリアルに１ビットずつシフトレジス
タに設定しさえすればよいので、高速アクセスが可能と
なるという効果がある。
異なるアドレスを記憶する２つのシフトレジスタの一方
によって上記分割されたメモリ領域の中から所定のもの
を選択し、他方のシフトレジスタによって前記選択され
たメモリ領域のメモリセルをシリアルにアクセスするこ
とにより、シリアルに接続されたシフトレジスタからア
ドレスラッチ部が構成されている場合と比較すると、同
一メモリ領域内のデータをアクセスする際に、当該メモ
リ領域選択のための設定を再度行う必要がなく、メモリ
セルのアドレスをシリアルに１ビットずつシフトレジス
タに設定しさえすればよいので、高速アクセスが可能と
なるという効果がある。
【００７１】また、上記メモリセルを選択するのに用い
られるシフトレジスタのアドレスが一巡したことを検知
して、当該メモリ領域を選択するのに用いたシフトレジ
スタのアドレスをインクリメントさせるようにすること
により、メモリアクセスの一番最初にメモリ領域及びメ
モリセルの指定を行うことによって、再びメモリ領域の
設定を行うことなく分割された異なるメモリ領域間を連
続してアクセスすることが可能となり、メモリアクセス
の高速性を増すことができるという効果がある。
られるシフトレジスタのアドレスが一巡したことを検知
して、当該メモリ領域を選択するのに用いたシフトレジ
スタのアドレスをインクリメントさせるようにすること
により、メモリアクセスの一番最初にメモリ領域及びメ
モリセルの指定を行うことによって、再びメモリ領域の
設定を行うことなく分割された異なるメモリ領域間を連
続してアクセスすることが可能となり、メモリアクセス
の高速性を増すことができるという効果がある。
【００７２】この発明に係るシリアルアドレス発生装置
によれば、シリアルアドレス発生部を構成する第１のシ
フトレジスタによって、初期アドレス，分岐先アドレ
ス，或は分岐先からの復帰アドレス等を１ビットずつシ
リアル出力により上記メモリ装置へ設定した後で、第１
のカウンタより生成される次アドレスの最下位ビットの
みを出力して上記メモリ装置のアドレスを更新すること
が可能となり、上記メモリ装置へ次アドレスを高速に設
定することができる効果がある。
によれば、シリアルアドレス発生部を構成する第１のシ
フトレジスタによって、初期アドレス，分岐先アドレ
ス，或は分岐先からの復帰アドレス等を１ビットずつシ
リアル出力により上記メモリ装置へ設定した後で、第１
のカウンタより生成される次アドレスの最下位ビットの
みを出力して上記メモリ装置のアドレスを更新すること
が可能となり、上記メモリ装置へ次アドレスを高速に設
定することができる効果がある。
【００７３】また、この発明に係るシリアルアドレス発
生装置によれば、シリアルアドレス発生部を構成するシ
フトレジスタ及びカウンタを上位アドレス用と下位アド
レス用の２系統設けてあるので全メモリ領域を複数のメ
モリ領域に分割し、特定のメモリ領域を指定することが
できる。上記メモリ装置をアクセスする場合、上記第１
のシフトレジスタと上記第２のシフトレジスタにより初
期アドレス、分岐先アドレス或は分岐先からの復帰アド
レス等を１ビットずつシリアル出力し、上記メモリ装置
へ設定した後で、上記第１のカウンタより生成される次
アドレスの最下位ビットのみを出力して上記メモリ装置
の下位アドレスを順次更新することが可能であり、上記
メモリ装置へ次アドレスを高速に設定することができる
効果がある。更に、特定のメモリ領域内で分岐或は復帰
等が行われる場合は、下位アドレスのみシリアル出力さ
えすればよいので、上記メモリ装置へ分岐先アドレス或
は分岐先からの復帰アドレスを設定する場合、アドレス
設定時間を短縮することができる効果がある。
生装置によれば、シリアルアドレス発生部を構成するシ
フトレジスタ及びカウンタを上位アドレス用と下位アド
レス用の２系統設けてあるので全メモリ領域を複数のメ
モリ領域に分割し、特定のメモリ領域を指定することが
できる。上記メモリ装置をアクセスする場合、上記第１
のシフトレジスタと上記第２のシフトレジスタにより初
期アドレス、分岐先アドレス或は分岐先からの復帰アド
レス等を１ビットずつシリアル出力し、上記メモリ装置
へ設定した後で、上記第１のカウンタより生成される次
アドレスの最下位ビットのみを出力して上記メモリ装置
の下位アドレスを順次更新することが可能であり、上記
メモリ装置へ次アドレスを高速に設定することができる
効果がある。更に、特定のメモリ領域内で分岐或は復帰
等が行われる場合は、下位アドレスのみシリアル出力さ
えすればよいので、上記メモリ装置へ分岐先アドレス或
は分岐先からの復帰アドレスを設定する場合、アドレス
設定時間を短縮することができる効果がある。
【００７４】また、この発明に係るシリアルアドレス発
生装置によれば、上記メモリ装置をアクセスする場合、
上記第１のシフトレジスタと上記第２のシフトレジスタ
により初期アドレス、分岐先アドレス或は分岐先からの
復帰アドレス等を１ビットずつシリアル出力し、上記メ
モリ装置へ設定した後で、上記第１のカウンタより生成
される次アドレスの最下位ビットのみを出力して上記メ
モリ装置の下位アドレスを順次更新することが可能であ
り、上記メモリ装置へ次アドレスを高速に設定すること
ができる効果がある。上位アドレスは、下位アドレスが
一巡したら上位アドレスを順次更新するインクリメント
手段によって更新することが可能であり、異なるメモリ
領域を連続してアクセスすることができる。更に、特定
のメモリ領域内で分岐或は復帰等が行われる場合は、下
位アドレスのみシリアル出力しさえすればよいので、上
記メモリ装置へ分岐先アドレス或は分岐先からの復帰ア
ドレスを設定する場合、アドレス設定時間を短縮するこ
とができる効果がある。
生装置によれば、上記メモリ装置をアクセスする場合、
上記第１のシフトレジスタと上記第２のシフトレジスタ
により初期アドレス、分岐先アドレス或は分岐先からの
復帰アドレス等を１ビットずつシリアル出力し、上記メ
モリ装置へ設定した後で、上記第１のカウンタより生成
される次アドレスの最下位ビットのみを出力して上記メ
モリ装置の下位アドレスを順次更新することが可能であ
り、上記メモリ装置へ次アドレスを高速に設定すること
ができる効果がある。上位アドレスは、下位アドレスが
一巡したら上位アドレスを順次更新するインクリメント
手段によって更新することが可能であり、異なるメモリ
領域を連続してアクセスすることができる。更に、特定
のメモリ領域内で分岐或は復帰等が行われる場合は、下
位アドレスのみシリアル出力しさえすればよいので、上
記メモリ装置へ分岐先アドレス或は分岐先からの復帰ア
ドレスを設定する場合、アドレス設定時間を短縮するこ
とができる効果がある。
【図面の簡単な説明】
【図１】この発明におけるメモリ装置のアドレスラッチ
部周辺の構成を示すブロック図である。
部周辺の構成を示すブロック図である。
【図２】この発明の第１の実施例によるメモリ装置のア
ドレスラッチ部を示す図である。
ドレスラッチ部を示す図である。
【図３】この発明の第２の実施例によるメモリ装置にお
けるアドレスラッチ部を示す図である。
けるアドレスラッチ部を示す図である。
【図４】この発明の第３の実施例によるメモリ装置にお
けるアドレスラッチ部を示す図である。
けるアドレスラッチ部を示す図である。
【図５】この発明の第４の実施例によるメモリ装置にお
けるアドレスラッチ部を示す図である。
けるアドレスラッチ部を示す図である。
【図６】この発明の第５の実施例によるメモリ装置にお
けるアドレスラッチ部を示す図である。
けるアドレスラッチ部を示す図である。
【図７】３ビットポリノミヤルカウンタを示す図であ
る。
る。
【図８】ＣＰＵがポリノミヤルアドレスを出力している
時の本発明におけるメモリ装置の動作タイムチャート図
である。
時の本発明におけるメモリ装置の動作タイムチャート図
である。
【図９】この発明の第２の実施例によるメモリ装置のタ
イムチャート図である。
イムチャート図である。
【図１０】本発明に係るシリアルアドレス入力用メモリ
装置と当該メモリ装置をアクセスするためのシリアルア
ドレス発生装置及びそのアクセス方式を有するＣＰＵ／
ＭＣＵのシステム構成例。
装置と当該メモリ装置をアクセスするためのシリアルア
ドレス発生装置及びそのアクセス方式を有するＣＰＵ／
ＭＣＵのシステム構成例。
【図１１】この発明の第７の実施例によるメモリ装置を
アクセスするためにＭＰＵ等が有するシリアルアドレス
発生部を示す図である。
アクセスするためにＭＰＵ等が有するシリアルアドレス
発生部を示す図である。
【図１２】上記シリアルアドレス発生部の動作シーケン
スを示す図である。
スを示す図である。
【図１３】上記シリアルアドレス発生部の順次アクセス
例を示す図である。
例を示す図である。
【図１４】上記シリアルアドレス発生部の分岐命令の実
行例を示す図である。
行例を示す図である。
【図１５】上記シリアルアドレス発生部のルーチンへの
復帰例を示す図である。
復帰例を示す図である。
【図１６】この発明の第８の実施例によるメモリ装置を
アクセスするためにＭＰＵ等が有するシリアルアドレス
発生部を示す図である。
アクセスするためにＭＰＵ等が有するシリアルアドレス
発生部を示す図である。
【図１７】上記シリアルアドレス発生部の動作シーケン
スを示す図である。
スを示す図である。
【図１８】上記シリアルアドレス発生部の順次アクセス
例を示す図である。
例を示す図である。
【図１９】上記シリアルアドレス発生部の分岐命令の実
行例を示す図である。
行例を示す図である。
【図２０】上記シリアルアドレス発生部のルーチンへの
復帰例を示す図である。
復帰例を示す図である。
【図２１】この発明の第９の実施例によるメモリ装置を
アクセスするためにＭＰＵ等が有するシリアルアドレス
発生部を示す図である。
アクセスするためにＭＰＵ等が有するシリアルアドレス
発生部を示す図である。
【図２２】上記シリアルアドレス発生部の動作シーケン
スを示す図である。
スを示す図である。
【図２３】従来のシリアルアドレス入力のメモリ装置の
動作タイムチャート図である。
動作タイムチャート図である。
【符号の説明】 １ａ アドレスラッチ部 １ｂ データ信号入／出力手段 １ｃ メモリセル １ｄ クロック信号入力手段 １ｅ シリアルアドレス入力手段 １ｆ リード／ライト信号入力手段 １ｇ データ信号入／出力手段 ２ａ シフトレジスタ ３ａ 第１のシフトレジスタ ３ｂ 第２のシフトレジスタ ３ｃ セレクト手段 ４ａ シフト機能を持つカウンタ手段 ４ｂ 第２のシフトレジスタ ４ｃ セレクト手段 ４ｄ インクリメント手段 ５ａ シフトレジスタ手段 ５ｂ 論理ゲート ５ｃ セレクト手段 ６ａ 第１のシフトレジスタ ６ｂ 第２のシフトレジスタ ６ｃ セレクト手段 ６ｄ セット信号入力手段１０ａ シリアルアドレス入力用メモリ装置 １０ｂ この発明に係るメモリ装置をアクセスするため
のシリアルアドレス発生装置及びそのアクセス方式を有
するＣＰＵ／ＭＣＵ １０ｃ シリアルアドレス発生装置 １０ｄ アドレスバス １０ｅ データバス １０ｆ 制御信号バス １１ シフトレジスタＡ １２ カウンタＡ １３ ＳＥＬ２ １４ ＳＥＬ１ １６ ＲＳＴ １７ データロード線 ２１ シフトレジスタ ２２ カウンタＢ ２３ アドレスバス ３１ インクリメント手段
のシリアルアドレス発生装置及びそのアクセス方式を有
するＣＰＵ／ＭＣＵ １０ｃ シリアルアドレス発生装置 １０ｄ アドレスバス １０ｅ データバス １０ｆ 制御信号バス １１ シフトレジスタＡ １２ カウンタＡ １３ ＳＥＬ２ １４ ＳＥＬ１ １６ ＲＳＴ １７ データロード線 ２１ シフトレジスタ ２２ カウンタＢ ２３ アドレスバス ３１ インクリメント手段
【手続補正２】
【補正対象書類名】図面
【補正対象項目名】図１０
【補正方法】変更
【補正内容】
【図１０】
【手続補正３】
【補正対象書類名】図面
【補正対象項目名】図１１
【補正方法】変更
【補正内容】
【図１１】
【手続補正４】
【補正対象書類名】図面
【補正対象項目名】図１２
【補正方法】変更
【補正内容】
【図１２】
【手続補正５】
【補正対象書類名】図面
【補正対象項目名】図１３
【補正方法】変更
【補正内容】
【図１３】
【手続補正６】
【補正対象書類名】図面
【補正対象項目名】図１４
【補正方法】変更
【補正内容】
【図１４】
【手続補正７】
【補正対象書類名】図面
【補正対象項目名】図１５
【補正方法】変更
【補正内容】
【図１５】
【手続補正８】
【補正対象書類名】図面
【補正対象項目名】図１６
【補正方法】変更
【補正内容】
【図１６】
【手続補正９】
【補正対象書類名】図面
【補正対象項目名】図１７
【補正方法】変更
【補正内容】
【図１７】
【手続補正１０】
【補正対象書類名】図面
【補正対象項目名】図１８
【補正方法】変更
【補正内容】
【図１８】
【手続補正１１】
【補正対象書類名】図面
【補正対象項目名】図１９
【補正方法】変更
【補正内容】
【図１９】
【手続補正１２】
【補正対象書類名】図面
【補正対象項目名】図２０
【補正方法】変更
【補正内容】
【図２０】
【手続補正１３】
【補正対象書類名】図面
【補正対象項目名】図２１
【補正方法】変更
【補正内容】
【図２１】
【手続補正１４】
【補正対象書類名】図面
【補正対象項目名】図２２
【補正方法】変更
【補正内容】
【図２２】
【手続補正１５】
【補正対象書類名】図面
【補正対象項目名】図２３
【補正方法】追加
【補正内容】
【図２３】
Claims (6)
- 【請求項１】 シリアルに入力された内部アドレスをラ
ッチ部で記憶してアクセスすべきメモリのアドレスの設
定を行うメモリ装置において、 上記ラッチ部に、 駆動クロックに同期して１ビットずつシリアルに入力さ
れた所定ビットの内部アドレスを受け、これを記憶する
第１のシフトレジスタと、 初期アドレス設定後、上記第１のシフトレジスタに記憶
されているアドレスの最下位ビットから所定ビットまで
の有効ビット列と、上記第１のシフトレジスタに入力さ
れる次アドレスの、最下位ビットから上記所定ビットま
でのビット列を除く上位側ビット列とを加算して上記第
１のシフトレジスタに記憶されているアドレスを更新す
るカウンタ手段とを備えていることを特徴とするメモリ
装置。 - 【請求項２】 請求項１記載のメモリ装置において、 上記メモリの領域を複数のサブメモリ領域に分割したも
のとし、 上記ラッチ部に、 上記第１のシフトレジスタとは異なる内部アドレスを記
憶する第２のシフトレジスタと、 上記両シフトレジスタの一方を選択して、上記シリアル
に入力された内部アドレスを該選択されたシフトレジス
タへ入力するためのセレクト手段とを設け、 上記両シフトレジスタを構成する各々の記憶素子の出力
により、複数のメモリ領域から任意の１つのメモリ領域
を選択し、そのメモリ領域内のメモリセルのアクセスを
行うように構成したことを特徴とするメモリ装置。 - 【請求項３】 請求項２記載のメモリ装置において、 上記メモリ領域内のメモリセルの指定を行う上記第１あ
るいは第２のシフトレジスタのアドレスが一巡したこと
を検知して、上記第２あるいは第１のシフトレジスタに
記憶されたアドレスをインクリメントするインクリメン
ト手段を設けたことを特徴とするメモリ装置。 - 【請求項４】 外部アドレスを受けて内部アドレスをシ
リアルに発生するアドレス発生部を有するメモリ装置に
おいて、 上記アドレス発生部は、 所定ビット長のアドレスを受け、これを駆動クロックに
同期して１ビットずつシリアルに出力する第１のシフト
レジスタと、 上記所定ビット長のアドレスを記憶するとともに、該ア
ドレスに第１の最下位ビットデータを加算して次アドレ
スを生成し、かつ前記第１の最下位ビットデータを出力
する第１のカウンタとを備え、 上記第１のシフトレジスタによって初期アドレスを設定
した後、上記第１のカウンタのアドレスをインクリメン
トする毎に順次異なる第１の最下位ビットデータを出力
するものであることを特徴とするメモリ装置。 - 【請求項５】 請求項４記載のメモリ装置において、 上記アドレス発生部は、 上記所定ビット長のアドレスのうちの上位側アドレスを
入力とする第２のシフトレジスタと、 上記所定ビット長のアドレスの上位側アドレスを記憶す
るとともに、該アドレスに第２の最下位ビットデータを
加算して次アドレスを生成し、かつ前記第２の最下位ビ
ットデータを出力する第２のカウンタとを有し、 上記第１のシフトレジスタ及び第１のカウンタに上記所
定ビット長のアドレスのうちの下位側アドレスを入力す
る構成とし、 上記第２のシフトレジスタから出力される上位側アドレ
スデータと、上記第１のシフトレジスタから出力される
下位側アドレスデータとを加算して初期アドレスを設定
するよう構成したことを特徴とするメモリ装置。 - 【請求項６】 請求項５記載のメモリ装置において、 上記第１のカウンタの生成する下位側アドレスが一巡し
たことを検知して、上記第２のカウンタに記憶された上
位側アドレスをインクリメントさせるためのトリガ信号
を発生するインクリメント手段を備えたことを特徴とす
るメモリ装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP5276315A JPH06236680A (ja) | 1992-12-15 | 1993-11-05 | シリアルアドレス入力用メモリ装置及びシリアルアドレス発生装置 |
Applications Claiming Priority (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP4-354573 | 1992-12-15 | ||
| JP35457392 | 1992-12-15 | ||
| JP5276315A JPH06236680A (ja) | 1992-12-15 | 1993-11-05 | シリアルアドレス入力用メモリ装置及びシリアルアドレス発生装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH06236680A true JPH06236680A (ja) | 1994-08-23 |
Family
ID=26551854
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP5276315A Pending JPH06236680A (ja) | 1992-12-15 | 1993-11-05 | シリアルアドレス入力用メモリ装置及びシリアルアドレス発生装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH06236680A (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2006285617A (ja) * | 2005-03-31 | 2006-10-19 | Fujitsu Ltd | データ処理装置、データ処理方法、およびコンピュータ読み取り可能な記憶媒体 |
| JP2017507404A (ja) * | 2014-01-31 | 2017-03-16 | ヒューレット−パッカード デベロップメント カンパニー エル．ピー．Ｈｅｗｌｅｔｔ‐Ｐａｃｋａｒｄ Ｄｅｖｅｌｏｐｍｅｎｔ Ｃｏｍｐａｎｙ， Ｌ．Ｐ． | 消去可能ｐｒｏｍ用の３次元アドレス指定 |
| JP6131357B1 (ja) * | 2016-03-18 | 2017-05-17 | 力晶科技股▲ふん▼有限公司 | 半導体記憶装置とそのアドレス制御方法 |
-
1993
- 1993-11-05 JP JP5276315A patent/JPH06236680A/ja active Pending
Cited By (11)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
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| EP3258469A1 (en) * | 2014-01-31 | 2017-12-20 | Hewlett-Packard Development Company, L.P. | Three-dimensional addressing for memory |
| EP3236471A3 (en) * | 2014-01-31 | 2018-01-17 | Hewlett-Packard Development Company, L.P. | Three-dimensional addressing for erasable programmable read only memory |
| US9928912B2 (en) | 2014-01-31 | 2018-03-27 | Hewlett-Packard Development Company, L.P. | Three-dimensional addressing for erasable programmable read only memory |
| US10340011B2 (en) | 2014-01-31 | 2019-07-02 | Hewlett-Packard Development Company, L.P. | Three-dimensional addressing for erasable programmable read only memory |
| EP3896696A1 (en) * | 2014-01-31 | 2021-10-20 | Hewlett-Packard Development Company, L.P. | Three-dimensional addressing for memory |
| JP6131357B1 (ja) * | 2016-03-18 | 2017-05-17 | 力晶科技股▲ふん▼有限公司 | 半導体記憶装置とそのアドレス制御方法 |
| JP2017168174A (ja) * | 2016-03-18 | 2017-09-21 | 力晶科技股▲ふん▼有限公司 | 半導体記憶装置とそのアドレス制御方法 |
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