JP2006285617A - データ処理装置、データ処理方法、およびコンピュータ読み取り可能な記憶媒体 - Google Patents

Abstract

【課題】 １つのチップ内のプロセッサから転送されるシリアル形式のデータを処理して他のチップに送出するデータ処理装置および方法に関し、データの出力転送の時間を短縮し、異なるバンクのレジスタにデータが設定されるのを防止することを目的とする。
【解決手段】 単一または複数のプロセッサ2-1〜2-nから転送されるシリアル形式のデータを処理するデータ出力処理部４が、上記プロセッサから転送されるバンクのアドレス設定用の第２シリアルデータを一時的に保持する第２シリアルデータ保持手段５と、現在保持されている現在の第２シリアルデータの設定値と、その直前に保持されていた直前の第２シリアルデータの設定値とを比較する第２シリアルデータ比較手段６とを具備し、上記２つの設定値が同じであることが確認された場合、現在の第２シリアルデータは出力せず、現在のレジスタ設定用の第１シリアルデータのみを出力するように構成される。
【選択図】 図１

Description

本発明は、１つのチップ内の単一または複数のプロセッサからデータ出力命令が出された順番にシリアルバスを経由して転送されるシリアル形式のデータを処理して他のチップに送出するためのデータ処理装置、データ処理方法、およびコンピュータ読み取り可能な記憶媒体に関する。

例えば、本発明は、磁気ディスク等のディスクを駆動するディスク駆動部と、ヘッドを駆動するヘッド駆動部とを有するディスク装置（例えば、磁気ディスク装置）において、ヘッドによりディスク上に情報（データ）を書き込む動作や当該ディスク上に書き込まれている情報を読み出す動作等の各種の動作を制御する場合に、１つのチップ内の単一または複数のプロセッサからシリアルバスを経由して転送される大量のシリアル形式のデータを効率良く処理して他のチップ内の読み出し／書き込み制御用の出力制御回路（例えば、リードチャネル（通常、ＲＤＣと略記される））に送出するためのデータ処理装置に適用される。

一般に、ディスク装置等の記憶装置においては、１つのチップ内のプロセッサにて使用されるメインメモリの量を見かけ上増加させるために、他のチップ内のリードチャネル等にデータ登録用の複数のバンクメモリ（以下、単に「バンク」と称する場合もある）を用意しておき、これらのバンクメモリを適宜切り換えて使用することが行われている。

例えば、１つのチップ内のプロセッサのメインメモリからブロック単位で転送されるシリアル形式のデータが、１つのブロックに関して、１１ビットのアドレスビット、８ビットのデータビット、および１ビットの読み出し／書き込み動作制御用のビット（Ｒ／Ｗビット）からなる２０ビットのシリアル形式のデータである場合を想定する。さらに、この２０ビットのシリアル形式のデータが、アドレスビットの上位の４ビットは固定で下位の７ビットを変更し、かつ８ビットのデータビットを変更するようなシリアルデータからなっているとする。このようなシリアルデータを１０ブロック分他のチップに送出した場合は、他のチップのレジスタ等に上記シリアルデータを設定するために、単純計算で２０ビット＊１０シリアルクロックのレジスタ設定用の時間がかかる。

また一方で、上記シリアルデータをバンク用のデータとして使用するために、上位の４ビットをアドレスビットから切り離し、当該アドレスビットの上位の４ビットをバンク（１６ビットのシリアルデータを登録するためのバンク）のアドレスとして設定することができるようにし、他のチップのレジスタ設定用のアドレスビットが７ビットで済むようにした場合、最初に１６ビットのバンクのアドレス設定を行った後に、単純計算で１６ビット＊１０シリアルクロックのレジスタ設定用の時間しかかからない。

換言すれば、１つのチップから転送される１０ブロック分の２０ビットのシリアルデータ（レジスタ設定シリアルデータ）を全て他のチップのレジスタに設定する場合は、単純計算でも、２００ビットのレジスタ設定用の時間がかかるのに対し、上記シリアルデータの一部（例えば、４ビット）をバンクのアドレス設定用のシリアルデータ（バンク設定シリアルデータ）として使用する場合は、単純計算でも、１６０ビットのレジスタ設定用の時間で済む。それゆえに、１つのチップから転送されるシリアルデータをバンク用のデータとして取り扱うほうが、他のチップのレジスタ設定用の時間短縮になる利点がある。

ここで、１つのチップから出力されるシリアル形式のデータをバンク用のデータとして取り扱うようなＬＳＩ（大規模集積回路）のチップにおいて、１つのチップ内に複数のプロセッサが設けられている場合を想定する。このような状況の下で、上記の複数のプロセッサからデータのアクセスを行うことによって同一の連続するアドレスのレジスタにデータを設定するような場合であっても、他方のプロセッサがバンクのアドレスを変更する可能性があるために、ブロック単位でデータを出力するときに毎回バンクのアドレスを設定しなければならなかった。さらに、上記のような問題点が容易に理解されるようにするために、図１０を参照しながら、従来のデータ処理装置の構成およびその動作を説明する。

図１０は、従来のデータ処理装置の構成を示すブロック図である。ただし、ここでは、ディスク装置等に設けられている２つのプロセッサから転送されるシリアル形式のデータを処理するための従来のデータ処理装置の構成を簡略化して示す。

図１０の従来のデータ処理装置においては、ディスク装置における読み出し／書き込み動作等の各種の動作を制御する制御部１が、１つのチップにより構成されている。この制御部１は、メモリ変換機能やメモリ保護機能等を含むメインメモリの管理を行う一方のプロセッサであるＭＣＵ（Microcontroller Unit：マイクロコントローラ・ユニット）２０と、高速にてディジタル信号（データ）の演算処理を行う他方のプロセッサであるＤＳＰ（Digital Signal Processor：ディジタル・シグナル・プロセッサ）３０と、ＭＣＵ２０およびＤＳＰ３０から出力されるデータを共通のシリアルバスＢに転送するシーケンサ３とを具備している。ＭＣＵ２０では、パラレル形式のデータを処理してシリアル形式のデータＤｍに変換してから、シーケンサ３に出力し、ＤＳＰ３０でも、パラレル形式のデータを演算処理してシリアル形式のデータＤｄに変換してから、シーケンサ３に出力している。このシーケンサ３では、シリアル形式のデータＤｓｉが、ＭＣＵ２０およびＤＳＰ３０からデータ出力命令が出された順番にシリアルバスＢを経由してブロック単位で転送される。

さらに、図１０の従来のデータ処理装置においては、シーケンサ３からシリアルバスＢを介して転送されるシリアル形式のデータＤｓｉを処理して出力するデータ出力処理部４００が設けられている。このデータ出力処理部４００は、通常、制御部１を構成するチップ内に収まっているが、当該チップの外部に設けられてもよい。さらに、上記のデータ出力処理部４００は、１つのチップと他のチップとの間のバッファ回路として機能するデータ出力回路７００を具備している。このデータ出力回路７００では、制御部１からのシリアル形式のデータＤｓｉを直接入力し、スルー形式で（データの内容を変更せずに）他のチップ内の出力制御回路８に送出するようになっている。

この出力制御回路８は、代表的に、ディスク装置の読み出し／書き込み制御用のリードチャネル（ＲＤＣ）により構成されている。上記の出力制御回路８は、データ出力処理部４００から送出されたシリアルデータＤｓｏをバンク用のデータとして使用するために、バンク設定付きレジスタ１８に上記データを設定する機能を有している。

しかしながら、ＭＣＵやＤＳＰ等の複数のプロセッサからシリアル形式のデータのアクセスを行うことによって同一のバンク設定付きレジスタ１８にデータを設定する場合、ＭＣＵからのデータとＤＳＰからのデータとが混在したときに、他方のプロセッサ（例えば、ＭＣＵ）がバンクのアドレスを変更する可能性があるために、ブロック単位でデータを出力するときに毎回バンクのアドレスを設定しなければならなかった。

また一方で、１つのチップ内に１つのプロセッサのみが設けられている場合であっても、外部のタイマーによる割り込み等によってシリアル形式のデータが混在したときに、バンクのアドレスを変更する可能性があるために、毎回バンクのアドレスを設定しなければならなかった。

それゆえに、いずれの場合においても、バンク設定シリアルデータをシリアルバスＢに出力してバンクのアドレスを選択し、これに続いて、他のチップのレジスタを設定するためのレジスタ設定シリアルデータを出力する必要があった。換言すれば、いずれの場合であっても、バンク設定シリアルデータとレジスタ設定シリアルデータとをペア（対）にして出力しなければならなかった。それゆえに、従来のデータ処理装置では、バンクのアドレス設定を毎回行うためにシリアルデータの出力転送に要する時間が長くなるという問題点が生じていた。

また一方で、２つ以上のレジスタ設定シリアルデータが連続して出力される場合は、今現在のバンクのアドレス設定が瞬時に変化するおそれがあるので、その都度バンク設定シリアルデータを必要とする。ここで、バンク設定シリアルデータを設定せずにレジスタ設定シリアルデータを出力する場合は、意図しない割り込み等があったときに、全く異なるレジスタに設定されるおそれがある等の問題点も生じていた。

ここで、前述のような従来のディスク処理装置に関連した下記の特許文献１〜特許文献３を先行技術文献として呈示する。この特許文献１では、ベクトルレジスタに格納されているアクセスコードのアドレスを検出し、連続で上記アドレスにアクセスするか否かを決定する際に、同一のアドレスに連続でアクセスすることが確認された場合、当該アドレスのアドレス情報部を省略するようなベクトル処理装置が開示されている。ただし、このベクトル処理装置では、主記憶部（メインメモリ）のアドレスの連続性を強調しているが、現在のシリアルデータのバンクのアドレスと直前のシリアルデータのバンクのアドレスとの比較は行っていない。

特許文献２では、同一ページに対するリクエストが連続して格納されている場合に、複数のアクセスを、ページを単位とした高速アクセスにより連続して実現することにより、高速のメモリシステムを構築するようなメモリ制御装置が開示されている。ただし、このメモリ制御装置では、現在のシリアルデータのバンクのアドレスと直前のシリアルデータのバンクのアドレスとの比較は行っていない。

特許文献３では、同一のアドレスに対してメモリ書き込みアクセスが連続したときに、後続のメモリリクエストのコマンド／アドレス情報と先行のメモリリクエストのアクセス先バンクのアクセス中のコマンド／アドレス情報とを比較し、不一致のときはバンクビジー解除後にメモリアクセスを行い、一致したときはメモリに書き込むデータを後続のメモリリクエストの書き込みデータに更新して、実際のメモリアクセスは１回しか実行しないようなメモリ制御回路が開示されている。ただし、このメモリ制御回路では、現在のシリアルデータのバンクのアドレスと直前のシリアルデータのバンクのアドレスとの比較は行っていない。

したがって、特許文献１〜特許文献３のいずれにおいても、ディスク装置等に設けられている１つまたは２つ以上のプロセッサから転送されるシリアル形式のデータを処理する場合に、従来のデータ処理装置と同様の問題が発生する。

特開平５−０２０３５０号公報 特開平９−２８２２２３号公報 特開平１１−１９４９６９号公報

本発明は上記問題点に鑑みてなされたものであり、従来の場合よりもシリアル形式のデータの出力転送に要する時間を短縮して他のチップのレジスタ設定の高速化を図ると共に、レジスタ設定シリアルデータを他のチップに送出する場合に、全く異なるレジスタに設定されるのを防止することが可能なデータ処理装置、データ処理方法、およびコンピュータ読み取り可能な記憶媒体を提供することを目的とするものである。

上記問題点を解決するために、本発明の第１の態様に係るデータ処理装置は、複数のプロセッサからのデータ出力命令が出された順番に共通のシリアルバスを経由してブロック単位で転送されるシリアル形式のデータを処理して出力するデータ出力処理部を有しており、上記シリアル形式のデータは、使用可能な情報が含まれる第１シリアルデータ（すなわち、レジスタ設定シリアルデータ）と、この第１シリアルデータが登録されるべきバンクのアドレスを設定するための第２シリアルデータ（すなわち、バンク設定シリアルデータ）とを含み、上記データ出力処理部は、上記複数のプロセッサから転送される上記シリアル形式のデータの第２シリアルデータを一時的に保持する第２シリアルデータ保持手段と、上記第２シリアルデータ保持手段に現在（今回）保持されている現在（今回）の第２シリアルデータの設定値と、その直前に（前回）上記第２シリアルデータ保持手段に保持されていた直前（前回）の第２シリアルデータの設定値とを比較する第２シリアルデータ比較手段とを具備し、上記第２シリアルデータ比較手段によって、上記現在の第２シリアルデータの設定値が、上記直前の第２シリアルデータの設定値と同じであることが確認された場合、上記現在の第２シリアルデータは出力せず、上記現在の第２シリアルデータに対応するブロックの第１シリアルデータのみを出力するように構成される。

好ましくは、本発明の第１の態様に係るデータ処理装置において、上記第２シリアルデータ比較手段によって、上記現在の第２シリアルデータの設定値が、上記直前の第２シリアルデータの設定値と異なることが確認された場合、上記現在の第２シリアルデータ、および上記現在の第２シリアルデータに対応するブロックの第１シリアルデータを出力するようになっている。

また一方で、本発明の第２の態様に係るデータ処理装置は、１つのプロセッサからのデータ出力命令および外部からの割り込みによるデータ出力命令が出された順番にシリアルバスを経由してブロック単位で転送されるシリアル形式のデータを処理して出力するデータ出力処理部を有しており、上記シリアル形式のデータは、使用可能な情報が含まれる第１シリアルデータと、この第１シリアルデータが登録されるべきバンクのアドレスを設定するための第２シリアルデータとを含み、上記データ出力処理部は、上記プロセッサから転送される上記シリアル形式のデータの第２シリアルデータを一時的に保持する第２シリアルデータ保持手段と、上記第２シリアルデータ保持手段に現在保持されている現在の第２シリアルデータの設定値と、その直前に上記第２シリアルデータ保持手段に保持されていた直前の第２シリアルデータの設定値とを比較する第２シリアルデータ比較手段とを具備し、上記第２シリアルデータ比較手段によって、上記現在の第２シリアルデータの設定値が、上記直前の第２シリアルデータの設定値と同じであることが確認された場合、上記現在の第２シリアルデータは出力せず、上記現在の第２シリアルデータに対応するブロックの第１シリアルデータのみを出力するように構成される。

好ましくは、本発明の第２の態様に係るデータ処理装置においては、上記第２シリアルデータ比較手段によって、上記現在の第２シリアルデータの設定値が、上記直前の第２シリアルデータの設定値と異なることが確認された場合、上記現在の第２シリアルデータ、および上記現在の第２シリアルデータに対応するブロックの第１シリアルデータを出力するようになっている。

また一方で、本発明のデータ処理方法は、少なくとも１つのプロセッサからのデータ出力命令が出された順番にシリアルバスを経由して転送されるシリアル形式のデータを処理して出力する場合に、上記シリアル形式のデータは、使用可能な情報が含まれる第１シリアルデータと、この第１シリアルデータが登録されるべきバンクのアドレスを設定するための第２シリアルデータとを含み、上記プロセッサから転送される上記シリアル形式のデータの第２シリアルデータを一時的に保持するステップと、現在保持されている現在の第２シリアルデータの設定値と、その直前に保持されていた直前の第２シリアルデータの設定値とを比較するステップと、上記現在の第２シリアルデータの設定値が、上記直前の第２シリアルデータの設定値と同じであることが確認された場合、上記現在の第２シリアルデータは出力せず、上記現在の第２シリアルデータに対応するブロックの第１シリアルデータのみを出力するステップとを有する。

要約すれば、本発明では、第１に、ＭＣＵやＤＳＰ等の複数のプロセッサからのデータ出力命令が出された順番に転送されるシリアル形式のデータを処理する場合、上記シリアル形式のデータの中でバンクのアドレス設定用の第２シリアルデータ（すなわち、バンク設定シリアルデータ）をレジスタ等に一時的に保持し、現在（今回）保持されている現在（今回）の第２シリアルデータの設定値と、その直前に（前回）保持されていた直前（前回）の第２シリアルデータの設定値とを比較し、現在の第２シリアルデータの設定値が、直前の第２シリアルデータの設定値と同じである場合、現在の第２シリアルデータは出力せず、現在の第２シリアルデータとペアになっている第１シリアルデータ（すなわち、レジスタ設定シリアルデータ）のみを出力するようにしている。

それゆえに、本発明の第１の手法によれば、従来の場合よりもバンク設定シリアルデータの出力の量が減少し、シリアル形式のデータの出力転送に要する時間が短縮されるので、複数のプロセッサを含むチップ以外の他のチップにおけるレジスタ設定の高速化を図ることが可能になる。さらに、この場合、現在のバンク設定シリアルデータと直前のバンク設定シリアルデータとを比較してから現在のバンク設定シリアルデータを出力するか否かを判断しているので、レジスタ設定シリアルデータを他のチップに送出する場合に、他方のプロセッサによりバンクのアドレスが変更されたときでも全く異なるレジスタに設定されるのを防止することが可能になる。

また一方で、本発明では、第２に、１つのプロセッサおよび外部からの割り込みによるデータ出力命令が出された順番に転送されるシリアル形式のデータを処理する場合、上記シリアル形式のデータの中でバンク設定シリアルデータをレジスタ等に一時的に保持し、現在保持されている現在のバンク設定シリアルデータの設定値と、その直前に保持されていた直前のバンク設定シリアルデータの設定値とを比較し、現在のバンク設定シリアルデータの設定値が、直前のバンク設定シリアルデータの設定値と同じである場合、現在のバンク設定シリアルデータは出力せず、現在のバンク設定シリアルデータとペアになっているレジスタ設定シリアルデータのみを出力するようにしている。

それゆえに、本発明の第２の手法によっても、前述の第１の手法と同様に、従来の場合よりもバンク設定シリアルデータの出力の量が減少し、シリアル形式のデータの出力転送に要する時間が短縮されるので、１つのプロセッサを含むチップ以外の他のチップにおけるレジスタ設定の高速化を図ることが可能になる。さらに、この場合も、前述の第１の手法と同様に、現在のバンク設定シリアルデータと直前のバンク設定シリアルデータとを比較してから現在のバンク設定シリアルデータを出力するか否かを判断しているので、レジスタ設定シリアルデータを他のチップに送出する場合に、外部からの割り込みによりバンクのアドレスが変更されたときでも全く異なるレジスタに設定されるのを防止することが可能になる。

以下、添付図面（図１〜図９）を参照しながら、本発明の好ましい実施例の構成および動作等を説明する。

図１は、本発明の実施例に係るデータ処理装置の構成を示すブロック図である。ただし、ここでは、ディスク装置等に設けられている複数のプロセッサ（第１のプロセッサ２−１〜第ｎのプロセッサ２−ｎ：ここで、ｎは２以上の正の整数）から転送されるシリアル形式のデータを処理するための本発明のデータ処理装置の構成を簡略化して示す。なお、これ以降、前述した構成要素と同様のものについては、同一の参照番号を付して表すこととする。

図１の実施例に係るデータ処理装置においても、前述の図１０の場合と同様に、ディスク装置における読み出し／書き込み動作等の各種の動作を制御する制御部１が、１つのチップにより構成されている。この制御部１は、第１のプロセッサ２−１〜第ｎのプロセッサ２−ｎからなる複数のプロセッサと、複数のプロセッサから出力されるデータＤ１〜Ｄｎを共通のシリアルバスＢに転送するシーケンサ３とを具備している。これらの第１のプロセッサ２−１〜第ｎのプロセッサ２−ｎでは、パラレル形式のデータを処理してシリアル形式のデータに変換してから、シーケンサ３に出力している。このシーケンサ３では、シリアル形式のデータＤｓｉが、複数のプロセッサからデータ出力命令が出された順番にシリアルバスＢを経由してブロック単位で転送される。好ましくは、シリアル形式のデータＤｓは、バンク用のデータとして使用可能な情報を含むレジスタ設定シリアルデータ（第１シリアルデータ）と、このレジスタ設定シリアルデータが登録されるべきバンクのアドレスを設定するためのバンク設定シリアルデータ（第２シリアルデータ）とにより構成される。

さらに、図１のデータ処理装置においては、シーケンサ３からシリアルバスＢを介して転送されるシリアル形式のデータＤｓｉを処理して出力するデータ出力処理部４が設けられている。このデータ出力処理部４は、通常、制御部１を構成するチップ内に収まっているが、当該チップの外部に設けられてもよい。

さらに、上記のデータ出力処理部４は、複数のプロセッサから転送されるシリアル形式のデータＤｓｉのバンク設定シリアルデータを一時的に保持する第２シリアルデータ保持手段５と、第２シリアルデータ保持手段５に現在保持されている現在のバンク設定シリアルデータＤｂｃの設定値と、その直前に第２シリアルデータ保持手段５に保持されていた直前のバンク設定シリアルデータＤｂｐの設定値とを比較する第２シリアルデータ比較手段６とを具備している。

さらに、上記のデータ出力処理部４は、１つのチップと他のチップとの間のバッファ回路として機能するデータ出力回路７を具備している。このデータ出力回路７では、第２シリアルデータ保持手段５をそのまま通過して転送されるレジスタ設定シリアルデータＤｒｓを入力すると共に、第２シリアルデータ比較手段６により転送されるか否かが決定された現在のバンク設定シリアルデータＤｂｃを選択的に入力し、他のチップ内の出力制御回路８に送出するようになっている。

この出力制御回路８は、前述の図１０にて説明したように、ディスク装置の読み出し／書き込み制御用のリードチャネル（ＲＤＣ）により構成されている。上記の出力制御回路８は、データ出力処理部４から送出されたシリアルデータＤｓｏをバンク用のデータとして使用するために、バンク設定付きレジスタ１８に上記データを設定する機能を有している。

好ましくは、上記の第２シリアルデータ保持手段５は、複数のプロセッサから転送されるバンク設定シリアルデータ（Ｄｂｃ、Ｄｂｐ）を一時的に記憶しておくシリアルレジスタにより構成される。また一方で、当該バンク設定シリアルデータとペアになって入力されるレジスタ設定シリアルデータＤｒｓは、第２シリアルデータ保持手段５のシリアルレジスタに記憶されずにデータ出力回路７にそのまま転送される。

さらに、好ましくは、上記の第２シリアルデータ比較手段６は、現在第２シリアルデータ保持手段５に保持されている現在のバンク設定シリアルデータＤｂｃの設定値と、その直前に第２シリアルデータ保持手段５に保持されていた直前の第２シリアルデータＤｂｐの設定値とを比較するための排他的論理和回路（Ｅｘｃｌｕｓｉｖｅ ＯＲ回路）を含むディジタルコンパレータにより構成される。このディジタルコンパレータでは、シリアルレジスタに現在記憶されている現在のバンク設定シリアルデータＤｂｃの各ビットの値と、その直前に上記シリアルレジスタに記憶されていた直前のバンク設定シリアルデータＤｂｐの各ビットの値とが比較される。

ここで、第２シリアルデータ比較手段６により上記２つのバンク設定シリアルデータの設定値を比較した結果として、現在のバンク設定シリアルデータＤｂｃの設定値が、直前のバンク設定シリアルデータＤｂｐの設定値と同じであることが確認された場合、現在のバンク設定シリアルデータＤｂｃは出力せず（比較結果出力信号Ｓｄが出力されず）、現在の第２シリアルデータとペアになっている第１シリアルデータ（すなわち、レジスタ設定シリアルデータ）のみをデータ出力回路７から出力するようにしている。

また一方で、第２シリアルデータ比較手段６により上記２つのバンク設定シリアルデータの設定値を比較した結果として、現在のバンク設定シリアルデータＤｂｃの設定値が、直前のバンク設定シリアルデータＤｂｐの設定値と異なることが確認された場合、従来のデータ処理装置と同様に、現在のバンク設定シリアルデータがデータ出力回路７から出力される（比較結果出力信号Ｓｄが出力される）と共に、現在のバンク設定シリアルデータとペアになっている第１シリアルデータがデータ出力回路７から出力されるようになっている。

図１の実施例によれば、複数のプロセッサからシリアル形式のデータが混在して転送される場合であっても従来の場合よりもバンク設定シリアルデータの出力の量が減少し、シリアルデータの出力転送に要する時間が短縮されるので、リードチャネル等の出力制御回路におけるレジスタ設定の高速化を図ることができるようになる。さらに、図１の実施例によれば、現在のバンク設定シリアルデータと直前のバンク設定シリアルデータとを比較してから現在のバンク設定シリアルデータを出力するか否かを判断しているので、レジスタ設定シリアルデータをリードチャネル等の出力制御回路に送出する場合に、特定のプロセッサによりバンクのアドレスが変更されたときでも全く異なるレジスタに設定されるといったようなデータ書き込みミスを阻止することができるようになる。

ここで、図１の実施例では図示していないが、１つのチップ内に１つのプロセッサのみが設けられているような特殊な例を想定する。このような特殊な例において、外部のタイマーによる割り込み等によってシリアル形式のデータが混在したときに、バンクのアドレスを変更する可能性がある。本発明のデータ処理システムでは、１つのプロセッサおよび外部からの割り込みによるデータ出力命令が出された順番に転送されるシリアル形式のデータを処理する場合、上記シリアル形式のデータの中でバンク設定シリアルデータをレジスタ等に一時的に保持し、現在保持されている現在のバンク設定シリアルデータの設定値と、その直前に保持されていた直前のバンク設定シリアルデータの設定値とを比較し、現在のバンク設定シリアルデータの設定値が、直前のバンク設定シリアルデータの設定値と同じである場合、現在のバンク設定シリアルデータは出力せず、現在のバンク設定シリアルデータとペアになっているレジスタ設定シリアルデータのみを出力するようにしている。

それゆえに、上記の例によれば、１つのプロセッサおよび外部からの割り込みによりシリアル形式のデータが混在して転送される場合であっても従来の場合よりもバンク設定シリアルデータの出力の量が減少し、シリアル形式のデータの出力転送に要する時間が短縮されるので、１つのプロセッサを含むチップ以外の他のチップにおけるレジスタ設定の高速化を図ることが可能になる。さらに、この場合も、前述の図１の実施例の場合と同様に、現在のバンク設定シリアルデータと直前のバンク設定シリアルデータとを比較してから現在のバンク設定シリアルデータを出力するか否かを判断しているので、レジスタ設定シリアルデータを他のチップに送出する場合に、外部からの割り込みによりバンクのアドレスが変更されたときでも全く異なるレジスタに設定されるといったようなデータ書き込みミスを阻止することができるようになる。

図２は、本発明のデータ処理装置の具体例の構成を示すブロック図である。この場合も、ディスク装置等に設けられている２つのプロセッサから転送されるシリアル形式のデータを処理するための本発明のデータ処理装置の構成を簡略化して示す。

図２の具体例のデータ処理装置においても、前述の図１の場合と同様に、ディスク装置における読み出し／書き込み動作等の各種の動作を制御する制御部１が、１つのチップにより構成されている。この制御部１は、前述の図１０にて説明したように、一方のプロセッサであるＭＣＵ２０と、他方のプロセッサであるＤＳＰ３０と、ＭＣＵ２０およびＤＳＰ３０から出力されるデータを共通のシリアルバスＢに転送するシーケンサ３とを具備している。ＭＣＵ２０では、パラレル形式のデータを処理してシリアル形式のデータＤｍに変換してから、シーケンサ３に出力し、ＤＳＰ３０でも、パラレル形式のデータを演算処理してシリアル形式のデータＤｄに変換してから、シーケンサ３に出力している。このシーケンサ３では、シリアル形式のデータＤｓｉが、ＭＣＵ２０およびＤＳＰ３０からデータ出力命令が出された順番にシリアルバスＢを経由してブロック単位で転送される。

さらに、図２のデータ処理装置においても、前述の図１の場合と同様に、シーケンサ３からシリアルバスＢを介して転送されるシリアル形式のデータＤｓｉを処理して出力するデータ出力処理部４が設けられている。このデータ出力処理部４は、通常、制御部１を構成するチップ内に収まっているが、当該チップの外部に設けられてもよい。

さらに、上記の出力処理部４は、前述の図１の場合と同様に、１つのチップと他のチップとの間のバッファ回路として機能するデータ出力回路７を具備している。このデータ出力回路７は、前述の図１のデータ出力回路と同じ構成を有しており、ここでは、データ出力回路に関する再度の詳細な説明を省略する。

ただし、図２のデータ出力処理部４においては、第２シリアルデータ保持手段５（図１参照）および第２シリアルデータ比較手段６（図１参照）の機能をコンピュータのＣＰＵ４０により実現するようにしている点が、前述の図１の実施例の場合と異なる。より詳しく説明すると、ＲＯＭ（Read-Only Memory）等のプログラム記憶部４４に格納されているデータ処理用のプログラム、およびＲＡＭ（Random Access Memory）等のデータ記憶部に格納されているプログラム実行に必要な各種のデータをＣＰＵ４０により読み出して上記プログラムを実行させることによって、第２シリアルデータ保持手段５および第２シリアルデータ比較手段６に相当する機能が実現される。

より具体的にいえば、図２のデータ出力処理部内のプログラム記憶部４４に格納されているプログラムは、１つまたは複数のプロセッサから転送される前記シリアル形式のデータのバンク設定シリアルデータを一時的に保持するステップと、現在保持されている現在のバンク設定シリアルデータの設定値と、その直前に保持されていた直前のバンク設定シリアルデータの設定値とを比較するステップと、現在のバンク設定シリアルデータの設定値が、直前のバンク設定シリアルデータの設定値と同じであることが確認された場合、現在のバンク設定シリアルデータは出力せず、現在のバンク設定シリアルデータとペアになっているレジスタ設定シリアルデータのみを出力するステップとを含む。

さらに、図２の具体例では、コンピュータ読み取り可能な記憶媒体（または記録媒体）を使用してデータ処理装置を動作させる場合、前述のようなプログラムの内容を保持している記憶媒体（例えば、後述の図８に示すようなディスク装置内のハードディスク等のディスク１１０）を用意することが好ましい。

なお、図２の具体例で使用される記憶媒体は、上記したものに限らず、フロッピィディスクやＭＯ（Magneto-Optical Disk：光磁気ディスク）やＣＤ−Ｒ（Compact Disk-Recordable）やＣＤ−ＲＯＭ（Compact Disk Read-only Memory）等の可搬形媒体、その他の固定形媒体など種々の記憶媒体の形態で提供可能なものである。

また一方で、ＣＰＵ４０により上記２つのバンク設定シリアルデータの設定値を比較した結果として、現在のバンク設定シリアルデータＤｂｃの設定値が、直前のバンク設定シリアルデータＤｂｐの設定値と異なることが確認された場合、従来のデータ処理装置と同様に、現在のバンク設定シリアルデータがデータ出力回路７から出力されると共に、現在のバンク設定シリアルデータとペアになっているレジスタ設定シリアルデータがデータ出力回路７から出力されるようになっている。

さらに、データ出力回路７から出力されるシリアルデータは、前述の図１の場合と同様に、他のチップ内の出力制御回路８に送出される。この出力制御回路８は、前述の図１の出力制御回路と同じ構成を有しており、ここでは、出力制御回路に関する再度の詳細な説明を省略する。

図２の具体例によれば、２つのプロセッサ（ＭＣＵおよびＤＳＰ）からシリアル形式のデータが混在して転送される場合であっても従来の場合よりもバンク設定シリアルデータの出力の量が減少し、シリアルデータの出力転送に要する時間が短縮されるので、リードチャネル等の出力制御回路におけるレジスタ設定の高速化を図ることができるようになる。さらに、図２の具体例によれば、現在のバンク設定シリアルデータと直前のバンク設定シリアルデータとを比較して現在のバンク設定シリアルデータを出力するか否かを判断する機能をコンピュータのソフトウェアにより実現しているので、データ処理装置の回路規模が図１の実施例の場合よりも小さくて済む。

図３は、本発明の実施例で使用されるシリアル形式のデータのフォーマット例を示すデータフォーマット図である。

図３の（ａ）においては、１つのチップ内のプロセッサのメインメモリからブロック単位で転送されるシリアル形式のデータが、２０ビットのシリアル形式のデータである場合のデータフォーマット図が例示されている。この２０ビットのシリアル形式のデータは、１１ビットのアドレスデータのビット（すなわち、アドレスビット）（１６進数の１２〜０８のアドレス）、８ビットのレジスタデータのビット（１６進数の０７〜００のアドレス）、および１ビットの読み出し／書き込み動作制御用のビット（Ｒ／Ｗビット：１６進数の１３のアドレス）により構成される。さらに、この２０ビットのシリアル形式のデータが、アドレスデータのビットの上位の４ビットは固定で下位の７ビットを変更し、かつ８ビットのデータビットを変更するようなシリアルデータからなっているとする。このようなシリアルデータを１０ブロック分他のチップに送出した場合は、他のチップのレジスタ等に上記シリアルデータを設定するために、単純計算で２０ビット＊１０シリアルクロックのレジスタ設定用の時間がかかる。

また一方で、図３の（ｂ）においては、１つのチップ内のプロセッサのメインメモリからブロック単位で転送されるシリアル形式のデータが、１６ビットのシリアル形式のデータである場合のデータフォーマット図が例示されている。この図３の（ｂ）では、上記シリアルデータをバンク用のデータとして使用するために、上位の４ビットをアドレスデータのビットから切り離し、当該アドレスデータのビットの上位の４ビットをバンク（１６ビットのシリアルデータを登録するためのバンク）のアドレスとして設定することができるようにし、他のチップのレジスタ設定用のアドレスビットが７ビットで済むようにしている。

この１６ビットのシリアル形式のデータは、７ビットのアドレスデータのビット（１６進数の０Ｅ〜０８のアドレス）、８ビットのレジスタデータのビット（１６進数の０７〜００のアドレス）、および１ビットの読み出し／書き込み動作制御用のビット（Ｒ／Ｗビット：１６進数の０Ｆのアドレス）により構成される。アドレスビットの上位の４ビットは固定で下位の７ビットを変更し、かつ８ビットのデータビットを変更するようなシリアルデータからなっているとする。最初に１６ビットのバンクのアドレス設定を行った後に、単純計算で１６ビット＊１０シリアルクロックのレジスタ設定用の時間しかかからない。上記の１６ビットのシリアル形式のデータにおいては、０Ｅ〜０８のアドレスデータのビットに対し、全て“１”を設定する場合のみ、レジスタ設定データをバンクのバンク設定値とする。

換言すれば、１つのチップから転送される１０ブロック分の２０ビットのシリアルデータ（レジスタ設定シリアルデータ）を全て他のチップのレジスタに設定する場合は、単純計算でも、２００ビットのレジスタ設定用の時間がかかるのに対し、上記シリアルデータの一部（例えば、４ビット）をバンクのアドレス設定用のシリアルデータ（バンク設定シリアルデータ）として使用する場合は、単純計算でも、１６０ビットのレジスタ設定用の時間で済む。それゆえに、上記シリアルデータをバンク用のデータとして取り扱うことによって、レジスタ設定用の時間が短縮される。

図４は、従来のデータ処理装置にてシリアル形式のデータが出力される様子を示すデータ流れ図、図５は、本発明のデータ処理装置にてシリアル形式のデータが出力される様子を示すデータ流れ図（その１）、そして、図６は、本発明のデータ処理装置にてシリアル形式のデータが出力される様子を示すデータ流れ図（その２）である。

図４〜図６においては、ＭＣＵおよびＤＳＰの２つのプロセッサからデータ出力命令が出された順番にブロック単位でシリアル形式のデータが出力される様子を模式的に示すために、時間軸に対するデータの流れを簡略化して示す。上記のシリアル形式のデータは、前述したように、ディスク装置で使用されるリードチャネル（ＲＤＣ）等のレジスタに設定するためのレジスタ設定シリアルデータと、バンクのアドレスを設定するためのバンク設定シリアルデータとにより構成される。ここでは、ＤＳＰからデータ出力命令が出された後に、ＭＣＵからデータ出力命令が出された場合を想定する。

図４では、従来のデータ処理装置（例えば、図１０参照）において、ＭＣＵ２０およびＤＳＰ３０からデータ出力命令が出された順番にブロック単位でシリアル形式のデータが出力される場合のデータの流れが図示されている。ここでは、初めに、ＤＳＰ３０からのデータ出力命令に従って、ＤＳＰ３０からバンク設定シリアルデータ♯１が出力される。次に、ＤＳＰ３０から、レジスタ設定シリアルデータ♯１およびレジスタ設定シリアルデータ♯２が連続して出力される。この場合、レジスタ設定シリアルデータ♯１およびレジスタ設定シリアルデータ♯２は、同一のバンクのアドレス（バンク設定値）を有しており、バンク設定シリアルデータ♯１に反映される。このように、バンク設定シリアルデータにより一回設定されたバンク設定値は記憶されており、１つのプロセッサ（ＤＳＰ）から多数のレジスタ設定シリアルデータが連続して出力される場合は、最初に設定されたバンク設定値が有効になる。

したがって、一般に、他のバンク設定値を有するレジスタ設定シリアルデータと混合せずに、１つのプロセッサから同じバンク設定値を有する多数のレジスタ設定シリアルデータを出力することが、シリアルデータ全体の出力の量の減少につながる。

しかしながら、従来のデータ処理装置においては、シリアル形式のデータ出力の命令系統が２種類（ＭＣＵおよびＤＳＰ）あり、それぞれの命令系統がバンクのアドレス設定を行うようになっている。例えば、図４において、ＤＳＰ３０からレジスタ設定シリアルデータ♯２が出力された後に、ＭＣＵ２０からのデータ出力命令に従って、ＭＣＵ２０からバンク設定シリアルデータ♯２が出力される。次に、ＭＣＵ２０からレジスタ設定シリアルデータ♯３が出力される。この場合、レジスタ設定シリアルデータ♯３は、バンク設定シリアルデータ♯２に反映される。

従来のデータ処理装置においては、各々のプロセッサから出力されるバンク設定シリアルデータのバンク設定値の情報は、互いに認識することができないような仕様になっている。さらに、リアルタイムでシリアルデータの出力を行っているため、各々のプロセッサにバンク設定値の情報を通知することもできなかった。それゆえに、従来のデータ処理装置においては、リードチャネル等のレジスタにシリアルデータを設定する際に、各々のプロセッサから出力されるバンク設定シリアルデータのバンク設定値が同じ場合であっても、必ず、バンク設定シリアルデータを出力してからレジスタ設定シリアルデータを出力するようにしていた。

また一方で、図５では、本発明のデータ処理装置（例えば、図２参照）において、ＭＣＵ２０およびＤＳＰ３０からデータ出力命令が出された順番にブロック単位でシリアル形式のデータが出力される場合のデータの流れが図示されている。ここでは、初めに、ＤＳＰ３０からのデータ出力命令に従って、ＤＳＰ３０からバンク設定シリアルデータ♯１が出力される。次に、ＤＳＰ３０から、レジスタ設定シリアルデータ♯１およびレジスタ設定シリアルデータ♯２が連続して出力される。

本発明のデータ処理装置では、ＤＳＰ３０から出力されたバンク設定シリアルデータ♯１のバンク設定値は、データ出力処理部４（図１参照）のシリアルレジスタ等に一時的に保持される。図５において、レジスタ設定シリアルデータ♯２が出力された後に、ＭＣＵ２０からのデータ出力命令に従って、ＭＣＵ２０からバンク設定シリアルデータ♯２が出力される。次に、ＭＣＵ２０から、レジスタ設定シリアルデータ♯３が出力される。上記のバンク設定シリアルデータ♯２もまた、データ出力処理部４のシリアルレジスタ等に一時的に保持される。

さらに、本発明のデータ処理装置では、データ出力処理部４のディジタルコンパレータ等によって、今回保持されているＭＣＵ側のバンク設定シリアルデータ♯２のバンク設定値と、前回保持されていたＤＳＰ側のバンク設定シリアルデータ♯１のバンク設定値とが比較される。この結果、今回のバンク設定シリアルデータ♯２のバンク設定値が、前回のバンク設定シリアルデータ♯１のバンク設定値と同じであることが確認された場合、図５に示すように、今回のバンク設定シリアルデータ♯２は出力せず、レジスタ設定シリアルデータ♯３のみを出力するようにしている。

これによって、最終的に出力されるバンク設定シリアルデータの出力の量が１ブロック分減少し、シリアルデータの出力転送に要する時間が短縮されるので、リードチャネル等におけるレジスタ設定の高速化を図ることができるようになる。

また一方で、今回保持されているバンク設定シリアルデータ♯２のバンク設定値と、前回保持されていたバンク設定シリアルデータ♯１のバンク設定値とを比較した結果、今回のバンク設定シリアルデータ♯２のバンク設定値が、前回のバンク設定シリアルデータ♯１のバンク設定値と異なることが確認された場合、図６に示すように、今回のバンク設定シリアルデータ♯２を出力してから、今回のレジスタ設定シリアルデータ♯３を出力するようにしている。この場合は、図４の従来の場合と同じデータの流れでシリアルデータが最終的に出力されることになる。

図５および図６に示したような本発明のデータ処理装置によれば、今回のバンク設定シリアルデータ♯２と前回のバンク設定シリアルデータ♯１とを比較してから今回のバンク設定シリアルデータ♯２を最終的に出力するか否かを判断しているので、レジスタ設定シリアルデータをリードチャネル等に送出する場合に、特定のプロセッサによりバンク設定値が変更されたときでも全く異なるレジスタに設定されるといったようなデータ書き込みミスを阻止することができるようになる。

ここで、図３の（ｂ）で定義された１６ビットのシリアル形式のデータのフォーマットを使用してデータ処理を行った場合の具体的な例を示す。

初期値として、バンク設定シリアルデータのバンク設定値＝７１が一回出力されたものとする。

まず、一方のプロセッサ（例えば、ＤＳＰ）によって、シリアルデータのバンク設定値＝７２が設定されると共に、レジスタ設定シリアルデータの出力データ値＝４Ｆが設定される。ここで設定されたバンク設定値＝７２は、直前のバンク設定値＝７１と異なる値なので、まず、バンク設定値＝７２を、一方のプロセッサのバンク設定シリアルデータのバンク設定値とし、当該バンク設定シリアルデータをシリアルバスを介して出力する。さらに、４Ｆを出力データ値とするレジスタ設定シリアルデータを出力する。

さらに、他方のプロセッサ（例えば、ＭＣＵ）によって、シリアルデータのバンク設定値＝７２が設定されると共に、レジスタ設定シリアルデータの出力データ値＝６Ｅが設定される。

この場合、直前のバンク設定値も７２になっているので、バンク設定値＝７２の他方のプロセッサのバンク設定シリアルデータは出力せずに、６Ｅを出力データ値とするレジスタ設定シリアルデータのみを出力する。

上記の例では、バンク２、アドレスデータのビット４のレジスタにＦを設定し、バンク２、アドレスデータのビット６のレジスタにＥを設定している例を示している。この例では、一方のプロセッサのバンク設定シリアルデータ、一方のプロセッサのレジスタ設定シリアルデータ、および他方のプロセッサのレジスタ設定シリアルデータが順次出力されたことを意味している。

図７は、本発明の実施例にてシリアル形式のデータを処理するフローを説明するためのフローチャートである。ここでは、データ出力処理部（図２参照）のＣＰＵ（図２参照）等を動作させてシリアル形式のデータを処理するためのフローチャートを説明する。

まず、ステップＳ１において、複数のプロセッサから転送されたバンク設定シリアルデータおよびレジスタ設定シリアルデータが、データ出力処理部に入力される。次に、ステップＳ２において、バンク設定シリアルデータがシリアルレジスタ等に一時的に保持されて記憶される。

さらに、ステップＳ３において、現在記憶されている現在のバンク設定シリアルデータのバンク設定値と、その直前に記憶されていた直前のバンク設定シリアルデータのバンク設定値とが比較される。

さらに、ステップＳ４において、現在のバンク設定シリアルデータのバンク設定値と、直前のバンク設定シリアルデータのバンク設定値とが同じであるか否かが判断される。

上記２つのバンク設定値が同じであることが確認された場合、ステップＳ５に示すように、現在のバンク設定シリアルデータは出力されずに、現在のレジスタ設定シリアルデータのみが出力される。

また一方で、上記２つのバンク設定値が互いに異なることが確認された場合、ステップＳ６に示すように、現在のバンク設定シリアルデータおよび現在のレジスタ設定シリアルデータが出力される。

さらに、ステップＳ７において、バンク設定値の比較の対象である次のバンク設定シリアルデータが存在するか否かを判断し、次のバンク設定シリアルデータが存在する場合は、前述のステップＳ３〜Ｓ６の動作を繰り返す。次のバンク設定シリアルデータが存在しない場合は、データ出力処理部によるデータ処理が完了する（ステップＳ８）。

図８は、本発明が適用されるディスク装置の機構部の概略的構成を示す平面図であり、図９は、本発明が適用されるディスク装置のプリント回路アセンブリの概略的構成を示すブロック図である。

ただし、ここでは、本発明のデータ処理装置が適用されるディスク装置として、ハードディスク等の回転するディスク１１０に対する情報（データ）の書き込みおよび読み出しを行うためのヘッドを備えた磁気ディスク装置等のディスク装置１００を例示している。ここでは、上記のようなヘッドとして、読み出し用のヘッド素子と書き込み用のヘッド素子とが一体化された構造のリード・ライトヘッド１１６を設けている。

図８に示すディスク装置１は、大まかにいって、ディスク装置内のディスク１１０、リード・ライトヘッド１１６、スピンドルモータ１１２およびボイスコイルモータ１１４等の機構部１０２と、リード・ライトヘッド１１６によるデータ書き込み動作およびデータ読み出し動作等を制御するための電子制御回路が実装されたプリント回路アセンブリ１０３とにより構成される。ここで、機構部１０２はディスクエンクロージャ内に収納されており、電子制御回路は、プリント回路アセンブリ１０３（図９参照）上に実装される複数の半導体素子により構成される。上記の機構部１０２には、スピンドル１１１に結合されるスピンドルモータ１１２によって回転駆動される単一または複数のハードディスク等の回転するディスク１１０が同軸上に設けられている。

スピンドルモータ１１２の動作は、サーボコントローラ１２２（図９参照、図９ではＳＶＣと略記する）により制御されている。ディスク１１０の表面（または裏面）の磁気記録面には、複数のトラック（または複数のシリンダ）が形成されており、このトラックの任意の位置のセクタに所定のデータに対応するデータパターンが書き込まれている。

ここで、「シリンダ」とは、複数のディスクが積層されて配置されている場合に、各々のディスク上で複数のリード・ライトヘッドによって同時にアクセスすることが可能な垂直方向の複数のトラックの集合体（すなわち、シリンダ状の複数のトラック）を指し示す用語である。

より具体的にいえば、サーボ面サーボ方式を用いたディスク装置では、複数のディスク１１０の内、いずれか一つのディスクの磁気記録面が、サーボ制御用のサーボ信号に対応するサーボ信号パターンが形成されたサーボ面になっており、他のディスクの磁気記録面は、全てデータパターンが形成されたデータ面になっている。また一方で、データ面サーボ方式を用いたディスク装置では、複数のディスクの各々の磁気記録面に、データパターンおよびサーボ信号パターンの両方が形成されている。最近は、後者のデータ面サーボ方式を用いたディスク装置が一般に使用される傾向にある。

さらに、図８のディスク装置１００においては、ディスク１１０の磁気記録面の任意の位置にデータを書き込むと共に、上記磁気記録面の任意の位置に書き込まれているデータを読み出すためのリード・ライトヘッド１１６が設けられている。このリード・ライトヘッド１１６は、ヘッド支持用のアーム１１７の先端に実装されている。このアーム１１７は、サーボコントローラ１２２（図９参照）により制御されるボイスコイルモータ１１４によって、ディスク１１０の内周部（インナ側）の位置と外周部（アウタ側）の位置との間を往復移動するように駆動される。これによって、ディスク１１０の磁気記録面でデータが書き込まれている全てのデータ領域のセクタに対するアクセスを行うことが可能になる。ここで、アーム１１７の往復移動がスムーズに行えるようにするために、ボイスコイルモータ１１４の中心部にピボットベアリング１３０が取り付けられている。

例えば、ボイスコイルモータ１１４によってアーム１１７が矢印Ｂの方向に回転することにより、リード・ライトヘッド１１６がディスク１１０の半径方向に移動し、所望のトラックを走査することが可能になる。ボイスコイルモータ１１４およびアーム１１７を含む構成要素は、ヘッドアクチュエータともよばれている。さらに、このヘッドアクチュエータにはフレキシブルプリント基板（通常、ＦＰＣ（Flexible Printed Circuit）と略記される）１３１が取り付けられており、このフレキシブルプリント基板１３１を経由して、ボイスコイルモータ１１４およびリード・ライトヘッド１１６の動作を制御するためのサーボ信号Ｓｄｖ（図９参照）が供給される。

ディスク１１０の外周部には、ランプ機構１１８が配置されており、アーム１１７の先端に係合してリード・ライトヘッド１１６をディスク１１０から離間させて保持するようになっている。

さらに、ディスク装置１００では、ディスク装置１のプリント回路アセンブリ１０３（図９参照）と外部の上位システム９０（図９参照）とを接続するためのインタフェースコネクタ（図示されていない）が設けられている。

つぎに、図９を参照しながら、本発明のデータ処理装置が取り込まれたディスク装置のプリント回路アセンブリ１０３の構成を詳しく説明する。

図９に示すように、リード・ライトヘッド１１６によりディスク１１０から読み取られた再生信号は、ディスクエンクロージャ内のヘッド ＩＣ１１９に供給され、ヘッド位置検出部１２０により検出・増幅された後にプリント回路アセンブリ１０３上の電子制御回路に供給される。

さらに、図９に示すように、前述の図２に示したような本発明のデータ処理装置が、出力制御回路であるリードチャネル（図９では、ＲＤＣと略記する）１２１と共に、プリント回路アセンブリ１０３上に実装されている。このリードチャネル１２１は、ヘッド ＩＣ１１９により供給された再生信号Ｓｒから、データ情報およびサーボ情報を復調する機能を有する。

プリント回路アセンブリ１０３上に実装されているデータ処理装置においては、前述の図２にて説明したように、リードチャネル１２１から出力されるサーボ情報に基づいてデータの読み出し／書き込み動作等の各種の動作を制御する制御部１が、１つのチップにより構成されている。上記のサーボ情報の中から、リード・ライトヘッド１１６のディスク面上のトラック位置に関する位置情報を取り出すことができる。この制御部１は、一方のプロセッサであるＭＣＵ２０と、他方のプロセッサであるＤＳＰ３０と、ＭＣＵ２０およびＤＳＰ３０から出力されるデータを共通のシリアルバスに転送するシーケンサ３とを具備している。ＭＣＵ２０では、パラレル形式のデータを処理してシリアル形式のデータに変換してから、シーケンサ３に出力し、ＤＳＰ３０でも、パラレル形式のデータを演算処理してシリアル形式のデータに変換してから、シーケンサ３に出力している。

さらに、上記のデータ処理装置においては、前述の図２にて説明したように、シーケンサ３から転送されるシリアル形式のデータＤｓｉを処理して出力するデータ出力処理部４が設けられている。このデータ出力処理部４は、通常、制御部１を構成するチップ内に収まっているが、当該チップの外部に設けられてもよい。

さらに、データ出力処理部４から出力されるシリアルデータは、他のチップ内のリードチャネル１２１に送出され、このリードチャネル１２１内のバンク設定付きレジスタに設定される。

さらに、図９の電子制御回路においては、ディスク装置１００の外部のホストプロセッサ等の上位システム９０から発行されるコマンドに従ってディスク装置１００の動作を制御するハードディスクコントローラ（図９では、ＨＤＣと略記する）１０５と、読み出し／書き込みの対象となるデータを一時的に記憶するＲＡＭ１０７と、データの読み出し／書き込み等を実行するためのプログラムを格納するＲＯＭ１０８と、スピンドルモータ１１２およびボイスコイルモータ１１４の動作を制御するサーボコントローラ１２２とが、プリント回路アセンブリ１０３上に実装されている。好ましくは、ＲＡＭ１０７として、高速大容量のダイナミックＲＡＭ（通常、ＤＲＡＭと略記される）が使用される。

上記のような構成の電子制御回路において、上位システム９０からデータ書き込み用のライトコマンドが発行された場合、制御部１のＭＣＵ２０は、ＲＯＭ１０８に予め記憶されているプログラムに従って動作し、リードチャネル制御信号をリードチャネル１２１に送出する。このリードチャネル１２１は、読み出し／書き込み用のデータ信号（Ｒ／Ｗ ＤＡＴＡ）に基づいて、書き込み信号Ｓｗをヘッド ＩＣ１９に送出する。このヘッド ＩＣ１１９は、書き込み信号Ｓｗを増幅してリード・ライトヘッド１１６に送出する。

また一方で、上位システム９０からデータ読み出し用のリードコマンドが発行された場合、制御部１のＭＣＵ２０は、ＲＯＭ１０８に予め記憶されているプログラムに従って動作し、ハードディスク制御信号Ｓ−ＨＤＣをヘッド ＩＣ１１９に送出する。このヘッド ＩＣ１９は、リード・ライトヘッド１１６から出力される再生信号を増幅してリードチャネル１２１に送出する。ここで、リードチャネル１２１は、書き込み／読み出し用のデータ信号（Ｒ／Ｗ ＤＡＴＡ）に基づいて、再生信号Ｓｒがディスク面上の正しい位置のセクタから読み出されているか否かを確認し、当該セクタの位置に関する位置情報を含むサーボ情報を制御部１に送出する。

さらに、制御部１のＭＣＵ２０は、上位システム９０からの各種制御信号およびサーボ情報に基づいて、ボイスコイルモータ１１４の動作を制御するためのＶＣＭ制御信号Ｓ−ＶＣＭを生成し、サーボコントローラ１２２に送出する。このＶＣＭ制御信号Ｓ−ＶＣＭをもとに生成されるボイスコイルモータ用のサーボ信号Ｓｄｖが、ドライバ１２３を介してボイスコイルモータ１１４に供給される。そして、このサーボ信号Ｓｄｖに従ってボイスコイルモータ１１４が起動し（ボイスコイルモータ１１４に電流Ｉ−ＶＣＭが流れ）、リード・ライトヘッド１１６を指定された位置にシークさせる等の動作が実行される。これと同時に、ＶＣＭ制御信号Ｓ−ＶＣＭをもとに生成されるスピンドルモータ用のサーボ信号Ｓｄｓが、ドライバ１２４を介してスピンドルモータ１１２に供給される。そして、このサーボ信号Ｓｄｓに従ってスピンドルモータ１１２が起動し（スピンドルモータ１１２に電流Ｉ−ＤＣＭが流れ）、ディスク１１０が回転駆動される。

ここで、確認のため、ディスク装置１００に取り込まれている本発明のデータ出力処理部４の構成および動作を再度簡単に説明する。

図９の出力処理部４は、前述の図２の場合と同様に、１つのチップと他のチップとの間のバッファ回路として機能するデータ出力回路を具備している。

さらに、図９のデータ出力処理部４においては、第２シリアルデータ保持手段（図１参照）および第２シリアルデータ比較手段（図１参照）の機能をコンピュータのＣＰＵにより実現するようにしている。より詳しく説明すると、図９のデータ出力処理部内のＲＯＭ等に格納されているデータ処理用のプログラムをＣＰＵにより読み出して上記プログラムを実行させることによって、第２シリアルデータ保持手段および第２シリアルデータ比較手段に相当する機能が実現される。

より具体的にいえば、図９のデータ出力処理部内のＲＯＭ等に格納されているプログラムによって、複数のプロセッサ（例えば、ＭＣＵ２０およびＤＳＰ３０）から転送されるバンク設定シリアルデータを一時的に保持するステップと、現在保持されている現在のバンク設定シリアルデータの設定値と、その直前に保持されていた直前のバンク設定シリアルデータの設定値とを比較するステップと、現在のバンク設定シリアルデータのバンク設定値が、直前のバンク設定シリアルデータのバンク設定値と同じであることが確認された場合、現在のバンク設定シリアルデータは出力せず、現在のバンク設定シリアルデータとペアになっているレジスタ設定シリアルデータのみを出力するステップが実行される。

また一方で、ＣＰＵにより上記２つのバンク設定シリアルデータのバンク設定値を比較した結果として、現在のバンク設定シリアルデータのバンク設定値が、直前のバンク設定シリアルデータのバンク設定値と異なることが確認された場合、現在のバンク設定シリアルデータが出力されると共に、現在のバンク設定シリアルデータとペアになっている第１シリアルデータが出力されるようになっている。

（付記１）複数のプロセッサからのデータ出力命令が出された順番に共通のシリアルバスを経由してブロック単位で転送されるシリアル形式のデータを処理して出力するデータ出力処理部を有するデータ処理装置において、
前記シリアル形式のデータは、使用可能な情報が含まれる第１シリアルデータと、前記第１シリアルデータが登録されるべきバンクのアドレスを設定するための第２シリアルデータとを含み、前記データ出力処理部は、
前記複数のプロセッサから転送される前記シリアル形式のデータの第２シリアルデータを一時的に保持する第２シリアルデータ保持手段と、
前記第２シリアルデータ保持手段に現在保持されている現在の第２シリアルデータの設定値と、その直前に前記第２シリアルデータ保持手段に保持されていた直前の第２シリアルデータの設定値とを比較する第２シリアルデータ比較手段とを具備し、
前記第２シリアルデータ比較手段によって、前記現在の第２シリアルデータの設定値が、前記直前の第２シリアルデータの設定値と同じであることが確認された場合、前記現在の第２シリアルデータは出力せず、前記現在の第２シリアルデータに対応するブロックの第１シリアルデータのみを出力するように構成されることを特徴とするデータ処理装置。
（付記２）前記第２シリアルデータ比較手段によって、前記現在の第２シリアルデータの設定値が、前記直前の第２シリアルデータの設定値と異なることが確認された場合、前記現在の第２シリアルデータ、および前記現在の第２シリアルデータに対応するブロックの第１シリアルデータを出力することを特徴とする付記１記載のデータ処理装置。
（付記３）１つのプロセッサからのデータ出力命令および外部からの割り込みによるデータ出力命令が出された順番にシリアルバスを経由してブロック単位で転送されるシリアル形式のデータを処理して出力するデータ出力処理部を有するデータ処理装置において、
前記シリアル形式のデータは、使用可能な情報が含まれる第１シリアルデータと、前記第１シリアルデータが登録されるべきバンクのアドレスを設定するための第２シリアルデータとを含み、前記データ出力処理部は、
前記プロセッサから転送される前記シリアル形式のデータの第２シリアルデータを一時的に保持する第２シリアルデータ保持手段と、
前記第２シリアルデータ保持手段に現在保持されている現在の第２シリアルデータの設定値と、その直前に前記第２シリアルデータ保持手段に保持されていた直前の第２シリアルデータの設定値とを比較する第２シリアルデータ比較手段とを具備し、
前記第２シリアルデータ比較手段によって、前記現在の第２シリアルデータの設定値が、前記直前の第２シリアルデータの設定値と同じであることが確認された場合、前記現在の第２シリアルデータは出力せず、前記現在の第２シリアルデータに対応するブロックの第１シリアルデータのみを出力するように構成されることを特徴とするデータ処理装置。
（付記４）前記第２シリアルデータ比較手段によって、前記現在の第２シリアルデータの設定値が、前記直前の第２シリアルデータの設定値と異なることが確認された場合、前記現在の第２シリアルデータ、および前記現在の第２シリアルデータに対応するブロックの第１シリアルデータを出力することを特徴とする付記３記載のデータ処理装置。
（付記５）少なくとも１つのプロセッサからのデータ出力命令が出された順番にシリアルバスを経由して転送されるシリアル形式のデータを処理して出力するためのデータ処理方法において、
前記シリアル形式のデータは、使用可能な情報が含まれる第１シリアルデータと、前記第１シリアルデータが登録されるべきバンクのアドレスを設定するための第２シリアルデータとを含み、前記データ処理方法は、
前記プロセッサから転送される前記シリアル形式のデータの第２シリアルデータを一時的に保持するステップと、
現在保持されている現在の第２シリアルデータの設定値と、その直前に保持されていた直前の第２シリアルデータの設定値とを比較するステップと、
前記現在の第２シリアルデータの設定値が、前記直前の第２シリアルデータの設定値と同じであることが確認された場合、前記現在の第２シリアルデータは出力せず、前記現在の第２シリアルデータに対応するブロックの第１シリアルデータのみを出力するステップとを有することを特徴とするデータ処理方法。
（付記６）前記現在の第２シリアルデータの設定値が、前記直前の第２シリアルデータの設定値と異なることが確認された場合、前記現在の第２シリアルデータ、および前記現在の第２シリアルデータに対応するブロックの第１シリアルデータを出力することを特徴とする付記５記載のデータ処理方法。

（付記７）少なくとも１つのプロセッサからデータ出力命令が出された順番にシリアルバスを経由してブロック単位で転送されるシリアル形式のデータが、使用可能な情報が含まれる第１シリアルデータと、前記第１シリアルデータが登録されるべきバンクのアドレスを設定するための第２シリアルデータとを含む場合、前記シリアル形式のデータを処理して出力するためのコンピュータに、
前記プロセッサから転送される前記シリアル形式のデータの第２シリアルデータを一時的に保持し、
現在保持されている現在の第２シリアルデータの設定値と、その直前に保持されていた直前の第２シリアルデータの設定値とを比較し、
前記現在の第２シリアルデータの設定値が、前記直前の第２シリアルデータの設定値と同じであることが確認された場合、前記現在の第２シリアルデータは出力せず、前記現在の第２シリアルデータに対応するブロックの第１シリアルデータのみを出力することを実行させるためのプログラムを記憶したことを特徴とする、コンピュータ読み取り可能な記憶媒体。

（付記８）ディスクを回転可能に駆動するディスク駆動部と、前記ディスクの内周部の位置と外周部の位置との間を往復移動するようにヘッドを駆動するヘッド駆動部と、前記ヘッドを用いて前記ディスクの任意の位置に情報を書き込む動作、および、該任意の位置に書き込まれている情報を読み出す動作を含む各種の動作を制御する複数のプロセッサとを有するディスク装置において、
複数のプロセッサからのデータ出力命令が出された順番に共通のシリアルバスを経由してブロック単位で転送されるシリアル形式のデータを処理して出力するデータ出力処理部を備え、
前記シリアル形式のデータは、使用可能な情報が含まれる第１シリアルデータと、前記第１シリアルデータが登録されるべきバンクのアドレスを設定するための第２シリアルデータとを含み、前記データ出力処理部は、
前記複数のプロセッサから転送される前記シリアル形式のデータの第２シリアルデータを一時的に保持する第２シリアルデータ保持手段と、
前記第２シリアルデータ保持手段に現在保持されている現在の第２シリアルデータの設定値と、その直前に前記第２シリアルデータ保持手段に保持されていた直前の第２シリアルデータの設定値とを比較する第２シリアルデータ比較手段とを具備し、
前記第２シリアルデータ比較手段によって、前記現在の第２シリアルデータの設定値が、前記直前の第２シリアルデータの設定値と同じであることが確認された場合、前記現在の第２シリアルデータは出力せず、前記現在の第２シリアルデータに対応するブロックの第１シリアルデータのみを出力するように構成されることを特徴とするディスク装置。

（付記９）前記第２シリアルデータ比較手段によって、前記現在の第２シリアルデータの設定値が、前記直前の第２シリアルデータの設定値と異なることが確認された場合、前記現在の第２シリアルデータ、および前記現在の第２シリアルデータに対応するブロックの第１シリアルデータを出力することを特徴とする付記８記載のディスク装置。

（付記１０）ディスクを回転可能に駆動するディスク駆動部と、前記ディスクの内周部の位置と外周部の位置との間を往復移動するようにヘッドを駆動するヘッド駆動部と、前記ヘッドを用いて前記ディスクの任意の位置にデータを書き込む動作、および、該任意の位置に書き込まれているデータを読み出す動作を含む各種の動作を制御する１つのプロセッサとを有するディスク装置において、
１つのプロセッサからのデータ出力命令および外部からの割り込みによるデータ出力命令が出された順番にシリアルバスを経由してブロック単位で転送されるシリアル形式のデータを処理して出力するデータ出力処理部を備え、
前記シリアル形式のデータは、使用可能な情報が含まれる第１シリアルデータと、前記第１シリアルデータが登録されるべきバンクのアドレスを設定するための第２シリアルデータとを含み、前記データ出力処理部は、
前記プロセッサから転送される前記シリアル形式のデータの第２シリアルデータを一時的に保持する第２シリアルデータ保持手段と、
前記第２シリアルデータ保持手段に現在保持されている現在の第２シリアルデータの設定値と、その直前に前記第２シリアルデータ保持手段に保持されていた直前の第２シリアルデータの設定値とを比較する第２シリアルデータ比較手段とを具備し、
前記第２シリアルデータ比較手段によって、前記現在の第２シリアルデータの設定値が、前記直前の第２シリアルデータの設定値と同じであることが確認された場合、前記現在の第２シリアルデータは出力せず、前記現在の第２シリアルデータに対応するブロックの第１シリアルデータのみを出力するように構成されることを特徴とするディスク装置。

（付記１１）前記第２シリアルデータ比較手段によって、前記現在の第２シリアルデータの設定値が、前記直前の第２シリアルデータの設定値と異なることが確認された場合、前記現在の第２シリアルデータ、および前記現在の第２シリアルデータに対応するブロックの第１シリアルデータを出力することを特徴とする付記１０記載のディスク装置。

本発明は、１つのチップ内の単一または複数のプロセッサから共通のシリアルバスを経由して転送されるシリアル形式のデータをバンク用のデータとして使用するために、当該データを処理して他のチップ内のリードチャネル等の出力制御回路に送出するデータ処理装置を備えた磁気ディスク装置や光磁気ディスク装置等のデータ記憶装置に適用することが可能である。

本発明の実施例に係るデータ処理装置の構成を示すブロック図である。 本発明のデータ処理装置の具体例の構成を示すブロック図である。 本発明の実施例で使用されるシリアル形式のデータのフォーマット例を示すデータフォーマット図である。 従来のデータ処理装置にてシリアル形式のデータが出力される様子を示すデータ流れ図である。 本発明のデータ処理装置にてシリアル形式のデータが出力される様子を示すデータ流れ図（その１）である。 本発明のデータ処理装置にてシリアル形式のデータが出力される様子を示すデータ流れ図（その２）である。 本発明の実施例にてシリアル形式のデータを処理するフローを説明するためのフローチャートである。 本発明が適用されるディスク装置の機構部の概略的構成を示す平面図である。 本発明が適用されるディスク装置のプリント回路アセンブリの概略的構成を示すブロック図である。 従来のデータ処理装置の構成を示すブロック図である。

符号の説明

１ 制御部
２−１〜２−ｎ 第１〜第ｎのプロセッサ
３ シーケンサ
４ データ出力処理部
５ 第２シリアルデータ保持手段
６ 第２シリアルデータ比較手段
７ データ出力回路
８ 出力制御回路
１８ バンク設定付きレジスタ
２０ ＭＣＵ
３０ ＤＳＰ
４０ ＣＰＵ
９０ 上位システム
１００ ディスク装置
１０２ 機構部
１０３ プリント回路アセンブリ
１０５ ハードディスクコントローラ（ＨＤＣ）
１０６ ＲＯＭ
１０７ ＲＡＭ
１１０ ディスク
１１１ スピンドル
１１２ スピンドルモータ
１１４ ボイスコイルモータ
１１６ リード・ライトヘッド
１１７ アーム
１１８ ランプ機構
１１９ ヘッド ＩＣ
１２０ ヘッド位置検出部
１２１ リードチャネル（ＲＤＣ）
１２２ サーボコントローラ（ＳＶＣ）
１２３ ドライバ
１２４ ドライバ
１３０ フレキシブルプリント基板
１３１ ピボットベアリング

Claims (5)

1. 複数のプロセッサからのデータ出力命令が出された順番に共通のシリアルバスを経由してブロック単位で転送されるシリアル形式のデータを処理して出力するデータ出力処理部を有するデータ処理装置において、
   前記シリアル形式のデータは、使用可能な情報が含まれる第１シリアルデータと、前記第１シリアルデータが登録されるべきバンクのアドレスを設定するための第２シリアルデータとを含み、前記データ出力処理部は、
   前記複数のプロセッサから転送される前記シリアル形式のデータの第２シリアルデータを一時的に保持する第２シリアルデータ保持手段と、
   前記第２シリアルデータ保持手段に現在保持されている現在の第２シリアルデータの設定値と、その直前に前記第２シリアルデータ保持手段に保持されていた直前の第２シリアルデータの設定値とを比較する第２シリアルデータ比較手段とを具備し、
   前記第２シリアルデータ比較手段によって、前記現在の第２シリアルデータの設定値が、前記直前の第２シリアルデータの設定値と同じであることが確認された場合、前記現在の第２シリアルデータは出力せず、前記現在の第２シリアルデータに対応するブロックの第１シリアルデータのみを出力するように構成されることを特徴とするデータ処理装置。
2. 前記第２シリアルデータ比較手段によって、前記現在の第２シリアルデータの設定値が、前記直前の第２シリアルデータの設定値と異なることが確認された場合、前記現在の第２シリアルデータ、および前記現在の第２シリアルデータに対応するブロックの第１シリアルデータを出力することを特徴とする請求項１記載のデータ処理装置。
3. １つのプロセッサからのデータ出力命令および外部からの割り込みによるデータ出力命令が出された順番にシリアルバスを経由してブロック単位で転送されるシリアル形式のデータを処理して出力するデータ出力処理部を有するデータ処理装置において、
   前記シリアル形式のデータは、使用可能な情報が含まれる第１シリアルデータと、前記第１シリアルデータが登録されるべきバンクのアドレスを設定するための第２シリアルデータとを含み、前記データ出力処理部は、
   前記プロセッサから転送される前記シリアル形式のデータの第２シリアルデータを一時的に保持する第２シリアルデータ保持手段と、
   前記第２シリアルデータ保持手段に現在保持されている現在の第２シリアルデータの設定値と、その直前に前記第２シリアルデータ保持手段に保持されていた直前の第２シリアルデータの設定値とを比較する第２シリアルデータ比較手段とを具備し、
   前記第２シリアルデータ比較手段によって、前記現在の第２シリアルデータの設定値が、前記直前の第２シリアルデータの設定値と同じであることが確認された場合、前記現在の第２シリアルデータは出力せず、前記現在の第２シリアルデータに対応するブロックの第１シリアルデータのみを出力するように構成されることを特徴とするデータ処理装置。
4. 前記第２シリアルデータ比較手段によって、前記現在の第２シリアルデータの設定値が、前記直前の第２シリアルデータの設定値と異なることが確認された場合、前記現在の第２シリアルデータ、および前記現在の第２シリアルデータに対応するブロックの第１シリアルデータを出力することを特徴とする請求項３記載のデータ処理装置。
5. 少なくとも１つのプロセッサからのデータ出力命令が出された順番にシリアルバスを経由して転送されるシリアル形式のデータを処理して出力するためのデータ処理方法において、
   前記シリアル形式のデータは、使用可能な情報が含まれる第１シリアルデータと、前記第１シリアルデータが登録されるべきバンクのアドレスを設定するための第２シリアルデータとを含み、前記データ処理方法は、
   前記プロセッサから転送される前記シリアル形式のデータの第２シリアルデータを一時的に保持するステップと、
   現在保持されている現在の第２シリアルデータの設定値と、その直前に保持されていた直前の第２シリアルデータの設定値とを比較するステップと、
   前記現在の第２シリアルデータの設定値が、前記直前の第２シリアルデータの設定値と同じであることが確認された場合、前記現在の第２シリアルデータは出力せず、前記現在の第２シリアルデータに対応するブロックの第１シリアルデータのみを出力するステップとを有することを特徴とするデータ処理方法。

Images