JPH09282223A - メモリ制御装置 - Google Patents

メモリ制御装置

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Publication number
JPH09282223A
JPH09282223A JP8114337A JP11433796A JPH09282223A JP H09282223 A JPH09282223 A JP H09282223A JP 8114337 A JP8114337 A JP 8114337A JP 11433796 A JP11433796 A JP 11433796A JP H09282223 A JPH09282223 A JP H09282223A
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JP
Japan
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memory
request
access
requests
control device
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Application number
JP8114337A
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English (en)
Inventor
Teruyuki Maruyama
輝幸 丸山
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Ricoh Co Ltd
Original Assignee
Ricoh Co Ltd
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Publication date
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Abstract

(57)【要約】 【課題】 同一ページに対するリクエストが連続してい
る場合に，これら複数のアクセスをページを単位とした
高速アクセスを連続して実現することにより，高速なメ
モリ・システムを構築する。 【解決手段】 ページを単位として高速アクセス可能な
メモリデバイスのアクセスを制御するメモリ制御装置に
おいて，メモリ・アクセス・リクエスト（Ｓ１）を順次
格納するキューエントリ部２０３と，キューエントリ部
２０３に格納されている複数のリクエスト（キュー２０
２）のアクセス・アドレスを比較し，同一ページに対す
るリクエストが連続して格納されているかを判別する比
較回路２０５と，同一ページに対するリクエストが連続
して格納されている場合に，前記複数のアクセスを，ペ
ージを単位とした高速アクセスにより連続して実行する
アクセス制御手段としてのキューエントリ変更部２０６
と，を備えている。

Description

【発明の詳細な説明】
【０００１】
【発明が属する技術分野】本発明は，ページを単位とし
て高速アクセス可能なメモリデバイスにより構成される
メモリ装置に対し，メモリ・アクセス・リクエストに応
じて効率的で，かつ高速なアクセス制御を実行するメモ
リ制御装置に関する。
【０００２】
【従来の技術】従来のメモリ制御装置では，例えば，低
速なメモリデバイスを用いてインターリーブを実現する
際に，プロセッサや外部インターフェースからのメモリ
・アクセス要求をリクエストの形でＦＩＦＯにキューイ
ングし，インターリーブを構成するメモリ・バンクへの
アクセス状況に応じて，これらのリクエストを各バンク
へ分配している。
【０００３】また，上記技術を高速化する装置として，
例えば，特開平６−１８７２３７号公報が開示されてい
る。このメモリ制御装置は，メモリデバイスを用いて複
数のバンクを形成し，インターリーブを実現するメモリ
・システムにおいて，プロセッサや外部インターフェー
スからのメモリ・アクセス要求をリクエストの形でＦＩ
ＦＯにキューイングし，インターリーブを構成するメモ
リ・バンクへのアクセス状況に応じて，これらのリクエ
ストを各バンクへ分配するものである。
【０００４】上記各バンクへのリクエストの分配におい
ては，ＦＩＦＯから複数のリクエストをリクエスト待ち
レジスタに取り出し，このうちアクセス対象となるメモ
リ・バンクがビジーでないリクエストを先行して選択
し，そのメモリ・バンクに対してメモリ・アクセスを実
行するものである。
【０００５】このように，メモリ装置を実現するために
用いることのできる近年のメモリデバイスのほとんど
は，ページを単位とした高速アクセスが可能である。ペ
ージ単位の高速アクセスの例としては，ＤＲＡＭの高速
ページ・モード，ニブル・モード，さらに同期型ＤＲＡ
Ｍのバーストアクセス等が知られている。換言すれば，
ページ単位の高速アクセスの機能を用いずには高速なメ
モリ装置は実現しえない。
【０００６】
【発明が解決しようとする課題】上記従来の技術によれ
ば，メモリ装置を実現するために用いることのできる近
年のメモリデバイスのほとんどは，ページを単位とした
高速アクセスが可能である。そこで，ページ単位の高速
アクセスを利用した高速なメモリ装置の工夫がさらに望
まれている。
【０００７】本発明は上記に鑑みてなされたものであっ
て，同一ページに対するリクエストが連続している場合
に，これら複数のアクセスをページを単位とした高速ア
クセスを連続して実現することにより，高速なメモリ・
システムを構築することを目的とする。
【０００８】
【課題を解決するための手段】上記の目的を達成するた
めに，請求項１に係るメモリ制御装置にあっては，ペー
ジを単位として高速アクセス可能なメモリデバイスによ
り構成されるメモリ装置に対し，メモリ・アクセス・リ
クエストに応じてアクセスするように制御するメモリ制
御装置において，前記メモリ・アクセス・リクエストを
順次格納する格納手段と，前記格納手段に格納されてい
る複数のリクエストのアクセス・アドレスを比較し，同
一ページに対するリクエストが連続して格納されている
かを判別する判別手段と，前記同一ページに対するリク
エストが連続して格納されている場合に，前記複数のア
クセスを，ページを単位とした高速アクセスにより連続
して実行するアクセス制御手段とを備えたものである。
【０００９】すなわち，キューイングされているリクエ
ストから同一ページに対するアクセスが連続しているか
を判別し，連続している場合にはこれらのリクエストに
よるメモリ・アクセスをページを単位とした高速アクセ
スを利用して高速に実現する。
【００１０】また，請求項２に係るメモリ制御装置にあ
っては，ページを単位として高速アクセス可能であり，
かつデバイス自体が複数メモリデバイスから構成される
メモリ装置に対し，メモリ・アクセス・リクエストに応
じてアクセスするように制御するメモリ制御装置におい
て，前記メモリ・アクセス・リクエストを前記メモリデ
バイスを構成するメモリ・バンク毎に順次格納する格納
手段と，前記複数の格納手段から得られるリクエストを
もってメモリのプリチャージ処理を表面上隠蔽するよう
にメモリ・アクセスをスケジューリングするスケジュー
リング手段とを備えたものである。
【００１１】すなわち，複数の格納手段から得られるリ
クエストをもってメモリのプリチャージ処理を表面上隠
蔽するようにメモリ・アクセスをスケジューリングする
ことにより，ＤＲＡＭのプリチャージ処理を表面上隠蔽
することができ，高速なメモリ・システムが実現する。
【００１２】また，請求項３に係るメモリ制御装置にあ
っては，ページを単位として高速アクセス可能であり，
かつデバイス自体が複数メモリデバイスから構成される
メモリ装置に対し，メモリ・アクセス・リクエストに応
じてアクセスするように制御するメモリ制御装置におい
て，前記メモリ・アクセス・リクエストを前記メモリデ
バイスを構成するメモリ・バンク毎に順次格納する格納
手段と，前記格納手段に格納されている複数のリクエス
トのアクセス・アドレスを比較し，同一ページに対する
リクエストが連続して格納されているかを判別する判別
手段と，前記同一ページに対するリクエストが連続して
格納されている場合には，前記複数のアクセスをまとめ
て一つのスケジュール単位とし，前記格納手段から得ら
れるリクエストをもってメモリのプリチャージ処理を表
面上隠蔽するようにメモリ・アクセスをスケジューリン
グするスケジューリング手段と，前記スケジューリング
された連続するリクエストが同一ページ内のアクセスを
要求する場合には，前記複数のアクセスをページを単位
とした高速アクセスにより連続して実行するアクセス制
御手段とを備えたものである。
【００１３】すなわち，請求項１および請求項２のメモ
リ制御装置を組み合わせることにより，さらに高速なメ
モリ・システムが実現する。
【００１４】また，請求項４に係るメモリ制御装置にあ
っては，前記格納手段に格納されている複数のリクエス
トのアクセス・アドレスを比較した結果，同一アドレス
に対するライト要求が複数存在し，かつ前記リクエスト
の間に前記同一のアドレスに対するリード要求が存在し
ない場合に，これらライト・アドレスの一致するリクエ
ストのうち最後のリクエスト以外を削除する削除手段を
さらに備えたものである。
【００１５】すなわち，同一アドレスのメモリに対する
不要なライト操作を削除することにより，メモリのアク
セス効率を向上させる。
【００１６】また，請求項５に係るメモリ制御装置にあ
っては，前記格納手段に格納されている複数のリクエス
トのアクセス・アドレスを比較した結果，同一アドレス
に対するリード要求が複数存在し，かつ前記リクエスト
の間に前記同一のアドレスに対するライト要求が存在し
ない場合に，これらリード・アドレスの一致するリクエ
ストのうち最初のリクエストのメモリ・アクセスのみを
実行し，これより得られるデータを用いて各リクエスト
に対するリプライデータを作成するリプライデータ作成
手段をさらに備えたものである。
【００１７】すなわち，同一アドレスのメモリからの重
複したリード操作を削除することにより，メモリのアク
セス効率を向上させる。
【００１８】また，請求項６に係るメモリ制御装置にあ
っては，メモリ・アクセス・リクエストに複数のレベル
の優先度を付与する情報処理装置であって，前記格納手
段が，前記優先度毎にリクエストを順次格納し，前記ス
ケジューリング手段が，前記優先度の高いリクエストを
それより優先度の低いリクエストに先んじてメモリ・ア
クセスできるようにスケジューリングするものである。
【００１９】すなわち，メモリへのアクセス速度がシス
テム全体の性能を左右する可能性のあるプロセッサある
いは外部デバイスからのリクエストを優先的に処理する
ことにより，システム全体の性能を向上させる。
【００２０】また，請求項７に係るメモリ制御装置にあ
っては，複数のバスを介してメモリ装置を共有するシス
テムであって，特定のバスからのメモリ・アクセス・リ
クエストに対して高い優先度を付与するものである。
【００２１】すなわち，特定のバスからのメモリ・アク
セス・リクエストに対して高い優先度を付与することに
より，画像出力インターフェースなどのようにメモリに
対し実時間応答性を要求するようなインターフェースに
対し，プロセッサなどの接続される高速バスを介さずに
高速な共有メモリ・システムが構築される。
【００２２】また，請求項８に係るメモリ制御装置にあ
っては，各優先レベルの前記格納手段毎に待機時間を計
時する計時手段と，前記計時手段により得られる待機時
間とあらかじめ設定されたスレッショルドとを比較する
比較手段と，前記比較手段で待機時間がスレショルドを
超えた場合，該当する前記格納手段からのリクエストを
一つあるいは複数取り出し，その優先度に基づいて上位
の優先レベルの前記格納手段に再度キューイングするキ
ュー制御手段とを備えたものである。
【００２３】すなわち，リクエストの優先度を内部的に
可変にすることにより，優先度の高いプロセッサおよび
外部インターフェースからのリクエストが連続している
場合であっても，優先度の低いリクエストが確実に処理
される。
【００２４】
【発明の実施の形態】以下，本発明の実施の形態を添付
図面を参照して説明する。
【００２５】〔実施の形態〕 （実施の形態の構成）図１は，実施の形態のメモリ制御
装置を適用したメモリ装置のシステム構成を示すブロッ
ク図を示し，図示の如く，バスＩ／Ｆ・セレクタ１０１
と，バスＩ／Ｆ１０２と，メモリバンク毎のリクエスト
キュー（Ａ〜Ｅ）１０３ａ〜１０３ｅと，スケジューラ
１０４と，メモリデバイス１０５と，リプライデータ作
成部１０６と，リプライキュー１０７および１０８と，
バスＩ／Ｆ１０９および１１０とから構成される。な
お，メモリバンク毎のリクエストキュー（Ａ〜Ｅ）１０
３ａ〜１０３ｅは，それぞれ優先レベル毎に分類されて
おり，図中に点線で示すように，優先レベルの低い順
に，リクエストキュー１０３ａ，１０３ｂのブロック
と，リクエストキュー１０３ｃ，１０３ｄのブロック
と，リクエストキュー１０３ｅ，１０３ｆのブロックと
に分類されている。
【００２６】バスＩ／Ｆ・セレクタ１０１は，プロセッ
サあるいは外部インターフェース（図示せず）に接続さ
れたバス１１１からのメモリ・アクセス・リクエストを
受け付け，メモリ・バンク毎のリクエストキュー（Ａ〜
Ｄ）１０３ａ〜１０３ｄのリクエストに振り分けて出力
する。
【００２７】バスＩ／Ｆ１０２は，画像出力インーフェ
ース（図示せず）に接続されたバス１１２からのメモリ
・アクセス・リクエストを受け付け，メモリ・バンク毎
のリクエストキュー（Ｅ，Ｆ）１０３ｅ，１０３ｆのリ
クエストに振り分けて出力する。
【００２８】メモリデバイス１０５は，図示を省略する
が複数のメモリバンクからなり，ここでは，説明を簡単
にするために上記リクエストキュー１０３ａ〜１０３ｆ
に対応した２つのメモリバンクを有しているものとす
る。
【００２９】リプライデータ作成部１０６は，各リクエ
ストに対するリプライデータを作成するリプライデータ
作成手段の役割を果たす。リプライキュー１０７および
１０８は，リプライデータ作成部１０６から出力された
リプライデータをキューイングする。
【００３０】バスＩ／Ｆ１０９および１１０は，それぞ
れリプライキュー１０７または１０８から出力されたリ
プライデータを，バス１１１または１１２を介してメモ
リ・アクセス・リクエストを発行したプロセッサあるい
は外部インターフェースに出力するインターフェスであ
る。
【００３１】なお，図において，Ｓ１およびＳ２はリク
エスト，Ｓ３〜Ｓ５は制御信号，Ｓ６はリクエスト，Ｓ
７はスケジューラ１０４からメモリデバイス１０５に与
えられるメモリ・アクセス，Ｓ８はスケジューラ１０４
からリプライデータ作成部１０６に与えられるリクエス
ト情報，Ｓ９はメモリデバイス１０５から読み出された
リード・データ，Ｓ１０およびＳ１１はリプライデータ
作成部１０６からリプライキュー１０７または１０８に
与えられるリプライデータを示す。
【００３２】図２は，実施の形態のメモリ制御装置の要
部であるリクエストキューのブロック構成図を示す。な
お，リクエストキュー１０３ａ〜１０３ｆは基本的に共
通の構成であるため，ここでは，リクエストキュー１０
３ｃを例として説明する。
【００３３】優先レベル毎・メモリバンク毎のリクエス
トキュー１０３ｃは，リクエストＳ１とリクエストＳ６
（リクエストキュー１０３ｃの優先レベルより低いリク
エストキュー１０３ａからの繰上げリクエスト）とを入
力し，セレクト信号１１２に基づいて指定されたリクエ
ストを選択するセレクタ２０１と，セレクタ２０１から
入力したリクエストをアクセス・アドレスの順にキュー
２０２として格納するキューエントリ部２０３と，キュ
ーエントリ部２０３にエントリされているキュー２０２
（リクエスト）のアクセス・アドレスを比較し，同一ペ
ージに対するリクエストが連続して格納されているかを
判定し，同一ページに対するアクセスであるかどうかを
示す制御信号Ｓ３を出力する判別手段としての比較器２
０４と，キューエントリ部２０３にエントリされている
複数のキュー２０２（リクエスト）アクセス・アドレス
を比較し，比較信号Ｓ２０を出力する比較回路２０５
と，比較回路２０５から比較信号Ｓ２０を入力して，同
一アドレスに対するリクエストが重複している場合に不
必要であるリクエストを削除・変更する削除手段として
のキューエントリ変更部２０６と，当該リクエストキュ
ー１０３ｃにエントリされているリクエストが一定時間
内に処理されない場合に高い優先レベルのリクエストキ
ュー（ここでは，リクエストキュー１０３ｅ）のリクエ
ストとして処理されるように制御（スケジューリング）
するスケジューリング手段としてのスケジューラ２０７
とから構成される。
【００３４】なお，図において，Ｓ４は，スケジューラ
１０４（図１参照）によってリクエストがスケジューリ
ングされてメモリ・アクセスとして処理されたことを通
知する通知制御信号であり，スケジューラ１０４からリ
クエストキュー１０３ｃのキューエントリ変更部２０６
およびスケジューラ２０７に与えられる。
【００３５】また，Ｓ５は，キューエントリ変更部２０
６から出力されるリプライの複製を依頼する制御信号で
ある。
【００３６】図３は，図２におけるスケジューラ２０７
のブロック構成図を示し，スケジューラ１０４から通知
制御信号Ｓ４（リクエストがスケジューリングされ，メ
モリ・アクセスとして処理されたことを通知する制御信
号）を入力した場合に，カウント値を初期化する待機時
間計時用の計時手段としてのカウンタ３０１と，カウン
タ３０１のカウント値とあらかじめ設定されている設定
値とを比較する比較手段としての比較器３０２と，比較
器３０２の比較結果に基づいて，セレクト信号Ｓ２１と
書込制御信号Ｓ２２とを出力するキュー制御手段として
のキュー制御部３０３とから構成される。
【００３７】（実施の形態の動作）以上の構成におい
て，図１〜図３を参照して，その動作を説明する。バス
Ｉ／Ｆ・セレクタ１０１は，プロセッサあるいは外部イ
ンターフェースからバス１１１を介してメモリ・アクセ
ス・リクエストを入力すると，これをリクエストの優先
レベル毎かつメモリ・バンク毎のリクエストキュー１０
３ａ〜ｄに振り分ける。
【００３８】同様に，バスＩ／Ｆ・セレクタ１０２は，
画像出力インターフェースからバス１１２を介してメモ
リ・アクセス・リクエストを入力すると，これをリクエ
ストの優先レベル毎かつメモリ・バンク毎のリクエスト
キュー１０３ｅ，１０３ｆに振り分ける。
【００３９】各優先レベル毎でメモリ・バンク毎のリク
エストキュー１０３ａ〜１０３ｆは，図２に示したよう
に，バスＩ／Ｆ・セレクタ１０１またはバスＩ／Ｆ・セ
レクタ１０２から入力したリクエストＳ１と，当該リク
エストキューへの優先レベルより優先レベルの低いリク
エストキューからの繰上げリクエストＳ２のうち，セレ
クト信号Ｓ２１によって指定されたリクエストをセレク
タ２０１によって選択して受け付けることができる。
【００４０】このときのセレクト信号２０１およびキュ
ーへの書込制御信号Ｓ２２は，図３に示したように，待
機時間計時用のカウンタ３０１のカウント値と設定値と
の比較結果によりキュー制御部２０３によって出力され
るもので，当該キューにエントリされているリクエスト
が一定時間（設定値）内に処理されない場合に，高い優
先レベルのリクエストとして処理されるように制御する
ものである。換言すれば，キュー制御部２０３は，カウ
ンタ３０１のカウント値が一定時間（設定値）内に初期
化されなかった場合に，セレクト信号２０１およびキュ
ーへの書込制御信号Ｓ２２を出力する。
【００４１】また，これらキューにエントリされるリク
エストは，比較器２０４によってアクセス・アドレスの
ページ・アドレスが比較され，同一ページに対するアク
セスであるかどうかを示す信号Ｓ３がスケジューラ１０
４に対して出力される。
【００４２】また，比較回路２０５が，複数のリクエス
トのアクセス・アドレスを比較し，その比較結果を比較
信号Ｓ２０としてキューエントリ変更部２０６へ出力す
る。キューエントリ変更部２０６は，比較信号Ｓ２０に
基づいて同一アドレスに対するリクエストが重複されて
いる状況が発見された場合，重複するリクエスト（不必
要であるリクエスト）を削除すると共に，重複するリク
エストに対するリプライの複製を依頼する制御信号Ｓ５
をスケジューラ１０４へ出力する。
【００４３】スケジューラ１０４は，各リクエストキュ
ーからのリクエストのうち，最も優先レベルの高いキュ
ーからのリクエストを選択し，メモリデバイス１０５へ
のメモリ・アクセスＳ７として出力する。
【００４４】このとき，該当するリクエストキューから
のリクエストが同一ページ内で連続していることを示す
制御信号Ｓ５がアクティブであるならば，これを高速ペ
ージモード（あるいはそれに準じるモード）により連続
して処理し，その都度，通知制御信号Ｓ４を出力して，
当該リクエストキューに対して処理されたことを通知す
る。
【００４５】スケジューラ１０４は，続くリクエストが
同一ページに対するものでない場合には，メモリデバイ
ス１０５のプリチャージ処理が必要となるので，この処
理中に異なるバンクのリクエストキューのうち最も優先
レベルの高いキューからのリクエストを選択し，メモリ
デバイス１０５へのメモリ・アクセスＳ７として処理す
る。
【００４６】リプライデータ作成部１０６は，メモリデ
バイス１０５から出力されるリード・データＳ９とスケ
ジューラ１０４を介して得られるリクエスト情報Ｓ８か
らリプライデータＳ１０，Ｓ１１を作成し，リクエスト
を受け付けたバス毎のリプライキュー１０７，１０８に
キューイングする。
【００４７】このとき，スケジューラ１０４を介してリ
プライデータの複製が依頼されている場合には，これと
同一のリード・データ１９を用いてリプライデータＳ１
０，Ｓ１１を作成し，リプライキュー１０７，１０８に
続けてキューイングする。
【００４８】リプライキュー１０７，１０８にキューイ
ングされたリプライデータＳ１０，Ｓ１１は，各バスＩ
／Ｆ１０９，１１０によって，バス１１１またはバス１
１２を介してメモリ・アクセス・リクエストを発行した
プロセッサあるいは外部インターフェースに対して配送
される。
【００４９】
【発明の効果】以上説明したように，本発明に係るメモ
リ制御装置（請求項１）によれば，ページを単位として
高速アクセス可能なメモリデバイスにより構成されるメ
モリ装置に対し，メモリ・アクセス・リクエストに応じ
てアクセスするように制御するメモリ制御装置におい
て，前記メモリ・アクセス・リクエストを順次格納する
格納手段と，前記格納手段に格納されている複数のリク
エストのアクセス・アドレスを比較し，同一ページに対
するリクエストが連続して格納されているかを判別する
判別手段と，前記同一ページに対するリクエストが連続
して格納されている場合に，前記複数のアクセスを，ペ
ージを単位とした高速アクセスにより連続して実行する
アクセス制御手段とを備えたため，同一ページに対する
リクエストが連続している場合に，これら複数のアクセ
スをページを単位とした高速アクセスを連続して実現
し，高速なメモリ・システムを構築することができる。
【００５０】また，本発明に係るメモリ制御装置（請求
項２）によれば，複数の格納手段から得られるリクエス
トをもってメモリのプリチャージ処理を表面上隠蔽する
ようにメモリ・アクセスをスケジューリングするため，
ＤＲＡＭのプリチャージ処理を表面上隠蔽することがで
き，高速なメモリ・システムが実現する。
【００５１】また，本発明に係るメモリ制御装置（請求
項３）によれば，請求項１および請求項２のメモリ制御
装置を組み合わせることにより，さらに高速なメモリ・
システムが実現することができる。
【００５２】また，本発明に係るメモリ制御装置（請求
項４）によれば，同一アドレスのメモリに対する不要な
ライト操作を削除するため，メモリのアクセス効率を向
上させることができる。
【００５３】また，本発明に係るメモリ制御装置（請求
項５）によれば，同一アドレスのメモリからの重複した
リード操作を削除するため，メモリのアクセス効率を向
上させることができる。
【００５４】また，本発明に係るメモリ制御装置（請求
項６）によれば，メモリへのアクセス速度がシステム全
体の性能を左右する可能性のあるプロセッサあるいは外
部デバイスからのリクエストを優先的に処理するため，
システム全体の性能を向上させることができる。
【００５５】また，本発明に係るメモリ制御装置（請求
項７）によれば，特定のバスからのメモリ・アクセス・
リクエストに対して高い優先度を付与するため，画像出
力インターフェースなどのようにメモリに対し実時間応
答性を要求するようなインターフェースに対し，プロセ
ッサなどの接続される高速バスを介さずに高速な共有メ
モリ・システムを構築することができる。
【００５６】また，本発明に係るメモリ制御装置（請求
項８）によれば，リクエストの優先度を内部的に可変に
するため，優先度の高いプロセッサおよび外部インター
フェースからのリクエストが連続している場合であって
も，優先度の低いリクエストを確実に処理することがで
きる。
【図面の簡単な説明】
【図１】実施の形態のメモリ制御装置を適用したメモリ
装置のシステム構成を示すブロック図である。
【図２】実施の形態のメモリ制御装置の要部であるリク
エストキューの構成を示すブロック図である。
【図３】図２におけるスケジューラのブロック構成図で
ある。
【符号の説明】
１０１ バスＩ／Ｆ・セレクタ １０２ バスＩ／Ｆ １０３ａ〜１０３ｅ リクエストキュー（Ａ〜Ｅ） １０４ スケジューラ １０５ メモリデバイス １０６ リプライデータ作成部 １０７，１０８ リプライキュー １０９，１１０ バスＩ／Ｆ １１１，１１２ バス ２０１ セレクタ ２０２ キュー ２０３ キューエントリ部 ２０４ 比較器 ２０５ 比較回路 ２０６ キューエントリ変更部 ２０７ スケジューラ ３０１ カウンタ ３０２ 比較器 ３０３ キュー制御部 Ｓ１，Ｓ２ リクエスト Ｓ３〜Ｓ５ 制御信号 Ｓ６ リクエスト Ｓ７ メモリ・アクセス Ｓ８ リクエスト情報 Ｓ９ リード・データ Ｓ１０，Ｓ１１ リプライデータ Ｓ２０ 比較信号 Ｓ２１ セレクト信号 Ｓ２２ 書込制御信号

Claims (8)

    【特許請求の範囲】
  1. 【請求項１】 ページを単位として高速アクセス可能な
    メモリデバイスにより構成されるメモリ装置に対し，メ
    モリ・アクセス・リクエストに応じてアクセスするよう
    に制御するメモリ制御装置において，前記メモリ・アク
    セス・リクエストを順次格納する格納手段と，前記格納
    手段に格納されている複数のリクエストのアクセス・ア
    ドレスを比較し，同一ページに対するリクエストが連続
    して格納されているかを判別する判別手段と，前記同一
    ページに対するリクエストが連続して格納されている場
    合に，前記複数のアクセスを，ページを単位とした高速
    アクセスにより連続して実行するアクセス制御手段と，
    を備えたことを特徴とするメモリ制御装置。
  2. 【請求項２】 ページを単位として高速アクセス可能で
    あり，かつデバイス自体が複数メモリデバイスから構成
    されるメモリ装置に対し，メモリ・アクセス・リクエス
    トに応じてアクセスするように制御するメモリ制御装置
    において，前記メモリ・アクセス・リクエストを前記メ
    モリデバイスを構成するメモリ・バンク毎に順次格納す
    る格納手段と，前記複数の格納手段から得られるリクエ
    ストをもってメモリのプリチャージ処理を表面上隠蔽す
    るようにメモリ・アクセスをスケジューリングするスケ
    ジューリング手段と，を備えたことを特徴とするメモリ
    制御装置。
  3. 【請求項３】 ページを単位として高速アクセス可能で
    あり，かつデバイス自体が複数メモリデバイスから構成
    されるメモリ装置に対し，メモリ・アクセス・リクエス
    トに応じてアクセスするように制御するメモリ制御装置
    において，前記メモリ・アクセス・リクエストを前記メ
    モリデバイスを構成するメモリ・バンク毎に順次格納す
    る格納手段と，前記格納手段に格納されている複数のリ
    クエストのアクセス・アドレスを比較し，同一ページに
    対するリクエストが連続して格納されているかを判別す
    る判別手段と，前記同一ページに対するリクエストが連
    続して格納されている場合には，前記複数のアクセスを
    まとめて一つのスケジュール単位とし，前記格納手段か
    ら得られるリクエストをもってメモリのプリチャージ処
    理を表面上隠蔽するようにメモリ・アクセスをスケジュ
    ーリングするスケジューリング手段と，前記スケジュー
    リングされた連続するリクエストが同一ページ内のアク
    セスを要求する場合には，前記複数のアクセスをページ
    を単位とした高速アクセスにより連続して実行するアク
    セス制御手段と，を備えたことを特徴とするメモリ制御
    装置。
  4. 【請求項４】 前記格納手段に格納されている複数のリ
    クエストのアクセス・アドレスを比較した結果，同一ア
    ドレスに対するライト要求が複数存在し，かつ前記リク
    エストの間に前記同一のアドレスに対するリード要求が
    存在しない場合に，これらライト・アドレスの一致する
    リクエストのうち最後のリクエスト以外を削除する削除
    手段をさらに備えたことを特徴とする請求項１ないし請
    求項３いずれかに記載のメモリ制御装置。
  5. 【請求項５】 前記格納手段に格納されている複数のリ
    クエストのアクセス・アドレスを比較した結果，同一ア
    ドレスに対するリード要求が複数存在し，かつ前記リク
    エストの間に前記同一のアドレスに対するライト要求が
    存在しない場合に，これらリード・アドレスの一致する
    リクエストのうち最初のリクエストのメモリ・アクセス
    のみを実行し，これより得られるデータを用いて各リク
    エストに対するリプライデータを作成するリプライデー
    タ作成手段をさらに備えたことを特徴とする請求項１な
    いし請求項３いずれかに記載のメモリ制御装置。
  6. 【請求項６】 メモリ・アクセス・リクエストに複数の
    レベルの優先度を付与する情報処理装置であって，前記
    格納手段が，前記優先度毎にリクエストを順次格納し，
    前記スケジューリング手段が，前記優先度の高いリクエ
    ストをそれより優先度の低いリクエストに先んじてメモ
    リ・アクセスできるようにスケジューリングすることを
    特徴する請求項２ないし請求項５いずれかに記載のメモ
    リ制御装置。
  7. 【請求項７】 複数のバスを介してメモリ装置を共有す
    るシステムであって，特定のバスからのメモリ・アクセ
    ス・リクエストに対して高い優先度を付与することを特
    徴とする請求項６記載のメモリ制御装置。
  8. 【請求項８】 各優先レベルの前記格納手段毎に待機時
    間を計時する計時手段と，前記計時手段により得られる
    待機時間とあらかじめ設定されたスレッショルドとを比
    較する比較手段と，前記比較手段で待機時間がスレショ
    ルドを超えた場合，該当する前記格納手段からのリクエ
    ストを一つあるいは複数取り出し，その優先度に基づい
    て上位の優先レベルの前記格納手段に再度キューイング
    するキュー制御手段と，を備えたことを特徴とする請求
    項６または７に記載のメモリ制御装置。
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Cited By (6)

* Cited by examiner, † Cited by third party
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