JPH04245537A - 情報処理装置 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、マイクロプログラムに
より演算制御を行なう情報処理装置に関する。

【０００２】

【従来の技術】マイクロプログラムにより演算制御を行
なう情報処理装置に於いては、多数の回路の制御情報を
１マイクロ命令の中に格納しておくことが望ましいが、
そのためには情報処理装置の複雑化と相まって非常にビ
ット幅の大きい即ち長いマイクロ命令が必要になる。そ
こで、多数の回路の制御情報のパターンを記憶しておき
、マイクロ命令の指示によりその制御情報を出力する制
御記憶を別途に設け、マイクロ命令のビット幅を小さく
するということが従来より行なわれている。この制御記
憶はマイクロ命令の或るフィールドをデコードするため
に、各種論理素子で構成されたロジックデコーダや、マ
イクロ命令の或るフィールドをアドレスとするメモリ等
によって実現される。

【０００３】この制御記憶が読み出し専用の場合、将来
、制御記憶の内容に対して追加，変更を行ないたい時は
、この制御記憶自体を作り直さなければならない。そこ
で、読み書き可能な追加制御記憶を設け、その出力と制
御記憶の出力とを切替えるということが従来より行なわ
れている。このようにすることにより、将来、制御制御
の内容に対して追加，変更を行なう時には制御記憶を作
り直さずに、追加制御記憶にその追加，変更分を入れる
ことのみで、追加変更が可能になる。

【０００４】図９はこの種の従来例のブロック図であり
、第１，第２の制御記憶６１，６３と、第１，第２の制
御記憶６１，６３に対応する第１，第２の追加制御記憶
６２，６４と、制御レジスタ６５と、制御情報セレクタ
６６，６７とから構成されている。

【０００５】第１，第２の制御記憶６１，６３は読み出
し専用の記憶装置であり、情報処理装置内の制御情報を
格納している。また、第１，第２の制御記憶６１，６３
はマイクロ命令を保持している制御レジスタ６５の出力
の一部である制御情報アドレス６９，７１を読み出しア
ドレスとしており、マイクロ命令で示された制御情報を
出力する。

【０００６】第１，第２の追加制御記憶６２，６４は読
み書き可能な記憶装置であり、それぞれ制御情報アドレ
ス６９，７１を読み出しアドレスとしている。また、第
１，第２の追加制御記憶６２，６４にはそれぞれ第１，
第２の制御記憶６１，６３に格納されている制御情報に
対する追加制御情報が格納されている。

【０００７】制御情報セレクタ６６は第１の制御記憶６
１の出力と第１の追加制御記憶６２の出力との内の一方
を選択するセレクタであり、マイクロ命令に含まれる制
御情報セレクト信号６８により制御される。制御情報セ
レクタ６７は第２の制御記憶６３の出力と第２の追加制
御記憶６４の出力との内の一方を選択するセレクタであ
り、制御情報セレクト信号７０により制御される。

【０００８】次に動作を説明する。先ず、始めに制御レ
ジスタ６５にマイクロ命令が格納される。制御レジスタ
６５にマイクロ命令がセットされると、第１の制御記憶
６１，第１の追加制御記憶６２は制御情報アドレス６９
が示す制御情報，追加制御情報を出力し、第２の制御記
憶６３，第２の追加制御記憶６４は制御情報アドレス７
１が示す制御情報，追加制御情報を出力する。制御情報
セレクタ６６，６７はそれぞれ制御情報セレクト信号６
８，７０が追加制御情報の読み出しを指示していない場
合は第１，第２の制御記憶６１，６３の出力を選択し、
追加制御情報の読み出しを指示している場合は第１，第
２の追加制御記憶６２，６４の出力を選択する。そして
、制御情報セレクタ６６，６７の出力により情報処理装
置の各部が制御される。

【０００９】

【発明が解決しようとする課題】上述したように、従来
は各制御記憶対応に追加制御記憶が設けられていたので
、ハードウェア量が多くなるという問題があった。

【００１０】本発明の目的はハードウェア量を少なくす
ることにある。

【００１１】

【課題を解決するための手段】本発明は上記目的を達成
するため、 （Ａ）マイクロプログラムにより演算制御を行なう情報
処理装置に於いて、前記情報処理装置を制御する制御情
報が格納され、マイクロ命令内のＮ個の制御情報アドレ
スフィールドで示されるアドレスを各々の読み出しアド
レスとするＮ個の読み出し専用の制御記憶と、前記Ｎ個
の制御記憶の内の或る１個の制御記憶に格納されている
制御情報の代わりに制御情報の追加分である追加制御情
報を読み出すことを指示する前記マイクロ命令内の追加
読み出し指示フィールドに応答して前記或る１個の制御
記憶に対応する制御情報アドレスフィールドが示すアド
レスを選択するアドレス選択手段と、前記Ｎ個の制御記
憶に格納されている制御情報の追加分である追加制御情
報が格納され、前記アドレス選択手段の出力を読み出し
アドレスとする１個の読み書き可能な追加制御記憶と、
前記Ｎ個の制御記憶の各々に対応して設けられ、前記追
加読み出し指示フィールドにより対応する制御記憶に格
納されている制御情報の代わりに前記追加制御記憶に格
納されている追加制御情報の読み出しが指示されている
場合は前記追加制御記憶の出力を選択し、前記追加読み
出し指示フィールドにより対応する制御記憶に格納され
ている制御情報の代わりに前記追加制御記憶に格納され
ている追加制御情報の読み出しが指示されていない場合
は対応する制御記憶の出力を選択する制御情報セレクタ
とを設けたものである。

【００１２】また、本発明は複数の追加制御情報を同時
に読み出すことができるようにするため、（Ｂ）マイク
ロプログラムにより演算制御を行なう情報処理装置に於
いて、前記情報処理装置を制御する制御情報が格納され
、マイクロ命令内のＮ個の制御情報アドレスフィールド
で示されるアドレスを各々の読み出しアドレスとするＮ
個の読み出し専用の制御記憶と、前記Ｎ個の制御記憶の
内の或る１個の制御記憶に格納されている制御情報の代
わりに制御情報の追加分である追加制御情報を読み出す
ことを指示する前記マイクロ命令内の追加読み出し指示
フィールドに応答して前記或る１個の制御記憶に対応す
る制御情報アドレスフィールドが示すアドレスを選択し
、前記Ｎ個の制御記憶の内のＭ（２≦Ｍ≦Ｎ）個の制御
記憶に格納されている制御情報の代わりに制御情報の追
加分である追加制御情報を読み出すことを指示する前記
マイクロ命令内の追加読み出し指示フィールドに応答し
て前記Ｍ個の制御記憶に対応する制御情報アドレスフィ
ールドが示すＭ個のアドレスをＭサイクルかけて順次選
択するアドレス選択手段と、前記Ｎ個の制御記憶に格納
されている制御情報の追加分である追加制御情報が格納
され、前記アドレス選択手段の出力を読み出しアドレス
とする１個の読み書き可能な追加制御記憶と、前記追加
制御記憶から前記アドレス選択手段の出力に応答して順
次出力されるＭ個の追加制御情報の内、第１番目から第
（Ｍ−１）番目までに出力された追加制御情報を保持す
る追加制御レジスタと、前記追加読み出し指示フィール
ドにより前記Ｎ個の制御記憶の内のＭ個の制御記憶に格
納されている制御情報の代わりに制御情報の追加分であ
る追加情報の読み出しが指示されることにより、（Ｍ−
１）サイクルの間、マイクロ命令の更新及び前記情報処
理装置内の回路の動作を停止させるホールド信号を出力
する制御回路と、前記Ｎ個の制御記憶の各々に対応して
設けられ、前記追加読み出し指示フィールドにより対応
する制御記憶に格納されている制御情報の代わりに前記
追加制御記憶に格納されている追加制御情報を読み出す
ことが指示されなかった場合は対応する制御記憶の出力
を選択し、前記追加読み出し指示フィールドにより対応
する制御記憶に格納されている制御情報の代わりに前記
追加制御記憶に格納されている追加制御情報の読み出し
が指示され、且つ前記追加制御レジスタに対応する制御
記憶に対する追加制御情報が保持されている場合は前記
追加制御レジスタに保持されている対応する追加制御情
報を選択し、前記追加読み出し指示フィールドにより対
応する制御記憶に格納されている制御情報の代わりに前
記追加制御記憶に格納されている追加制御情報の読み出
しが指示され、且つ前記追加制御レジスタに対応する制
御記憶に対する追加制御情報が保持されていない場合は
前記追加制御記憶の出力を選択する制御情報セレクタと
を設けたものである。

【００１３】また、更に、本発明はマイクロ命令の長さ
を短くできるようにするため、 （Ｃ）マイクロプログラムにより演算制御を行なう情報
処理装置に於いて、マイクロ命令内のＮ個の制御情報ア
ドレスフィールドで示される各々のアドレス空間の中の
或る部分を制御情報のアドレス空間とし、他の部分を追
加制御情報のアドレス空間と定義しておくと共に、前記
情報処理装置を制御する制御情報が格納され、マイクロ
命令内のＮ個の制御情報アドレスフィールドで示される
アドレスを各々の読み出しアドレスとするＮ個の読み出
し専用の制御記憶と、該Ｎ個の制御記憶対応に設けられ
、前記マイクロ命令内のＮ個の制御情報アドレスフィー
ルドで示される各々のアドレスが制御情報のアドレス空
間内のアドレスか、追加制御情報のアドレス空間内のア
ドレスかを判定するＮ個の追加制御情報判定手段と、該
Ｎ個の追加制御情報判定手段の内の或る１個の追加制御
情報判定手段が対応する制御情報アドレスフィールドが
示すアドレスが追加制御情報のアドレス空間内のアドレ
スであると判定することにより前記或る１個の追加制御
情報判定手段に対応する制御情報アドレスフィールドが
示すアドレスを選択し、前記Ｎ個の追加制御情報判定手
段の内のＭ（２≦Ｍ≦Ｎ）個の追加制御情報判定手段が
対応する制御情報アドレスフィールドが示すアドレスが
前記追加制御情報のアドレス空間内のアドレスであると
判定することにより前記Ｍ個の追加制御情報判定手段に
対応する制御情報アドレスフィールドが示すＭ個のアド
レスをＭサイクルかけて順次選択するアドレス選択手段
と、前記Ｎ個の制御記憶に格納されている制御情報の追
加分である追加制御情報が格納され、前記アドレス選択
手段の出力を読み出しアドレスとする追加制御記憶と、
前記追加制御記憶から前記アドレス選択手段の出力に応
答して順次出力されるＭ個の追加制御情報の内、第１番
目から第Ｍ番目までに出力された追加制御情報を保持す
る追加制御レジスタと、前記Ｎ個の追加制御情報判定手
段の内のＭ個の追加制御情報判定手段が対応する制御情
報アドレスフィールドが示すアドレスが追加制御情報の
アドレス空間であると判定することにより、（Ｍ−１）
サイクルの間、マイクロ命令の更新及び前記情報処理装
置内の回路の動作を停止させるホールド信号を出力する
制御回路と、前記Ｎ個の制御記憶の各々に対応して設け
られ、対応する追加制御情報判定手段により制御情報ア
ドレスフィールドが示すアドレスが制御情報のアドレス
空間内のアドレスであると判定された場合は対応する制
御記憶の出力を選択し、対応する追加制御情報判定手段
により制御情報アドレスフィールドが示すアドレスが追
加制御情報のアドレス空間内のアドレスであると判定さ
れ、且つ前記追加制御レジスタに対応する制御記憶に対
する追加制御情報が保持されている場合は前記追加制御
レジスタに保持されている対応する追加制御情報を選択
し、対応する追加制御情報判定手段により制御情報アド
レスフィールドが示すアドレスが追加制御情報のアドレ
ス空間内のアドレスであると判定され、且つ前記追加制
御レジスタに対応する制御記憶に対する追加制御情報が
保持されていない場合は前記追加制御記憶の出力を選択
する制御情報セレクタとを設けたものである。

【００１４】

【作用】（Ａ）の構成に於いて、Ｎ個の制御記憶に格納
されている制御情報はそれぞれマイクロ命令中のＮ個の
制御情報アドレスフィールドで示されるアドレスの内、
対応する制御情報アドレスフィールドが示すアドレスに
よって読み出される。アドレス選択手段はマイクロ命令
内の追加読み出し指示フィールドにより、或る１個の制
御記憶に格納されている制御情報の代わりに追加制御記
憶に格納されている追加制御情報を読み出すことが指示
された場合、上記或る制御記憶に対応する制御情報アド
レスフィールドが示すアドレスを選択する。追加制御記
憶はアドレス選択手段が選択したアドレスで示される追
加制御情報を出力する。各制御記憶対応に設けられてい
る制御情報セレクタは追加読み出し指示フィールドによ
り、対応する制御記憶に格納されている制御情報の代わ
りに追加制御記憶に格納されている追加制御情報の読み
出しが指示された場合は追加制御記憶の出力を選択し、
追加制御情報の読み出しが指示されていない場合は対応
する制御記憶の出力を選択する。

【００１５】（Ｂ）の構成に於いてＮ個の制御記憶に格
納されている制御情報はそれぞれマイクロ命令中のＮ個
の制御情報アドレスフィールドで示されるアドレスの内
、対応する制御情報アドレスフィールドが示すアドレス
によって読み出される。アドレス選択手段はマイクロ命
令内の追加読み出し指示フィールドにより、或る１個の
制御記憶に格納されている制御情報に代えて追加制御記
憶に格納されている追加制御情報を読み出すことが指示
された場合は上記或る制御記憶に対応する制御情報アド
レスフィールドが示すアドレスを選択する。また、追加
読み出し指示フィールドによりＭ個の制御記憶に格納れ
ている制御情報の代わりに追加制御記憶に格納されてい
る追加制御情報の読み出しが指示された場合はＭサイク
ルをかけて上記Ｍ個の制御記憶に対応する制御情報アド
レスフィールドが示すＭ個のアドレスを順次選択する。 追加制御記憶はアドレス選択手段が選択したアドレスに
よって示される追加制御情報を出力し、追加制御記憶か
ら順次出力される第１番目から第（Ｍ−１）番目までの
追加制御情報は追加制御レジスタに保持される。各制御
記憶対応に設けられている制御情報セレクタは追加読み
出し指示フィールドにより対応する制御記憶に格納され
ている制御情報の代わりに追加制御記憶に格納されてい
る追加制御情報の読み出しが指示されなかった場合は対
応する制御記憶の出力を選択し、追加読み出し指示フィ
ールドにより対応する制御記憶に格納されている制御情
報の代わりに追加制御情報を読み出すことが指示され、
且つ追加制御レジスタに対応する制御記憶に対する追加
制御情報が保持されている場合は追加制御レジスタに保
持されている対応する追加制御記憶を選択し、追加読み
出し指示フィールドにより対応する制御記憶に格納され
ている制御情報の代わりに追加制御情報を読み出すこと
が指示され、且つ追加制御レジスタに対応する制御記憶
に対する追加制御情報が保持されていない場合は追加制
御記憶の出力を選択する。制御回路は追加読み出し指示
フィールドによって、Ｎ個の制御記憶の内のＭ個の制御
記憶に格納されている制御情報の代わりに制御情報の追
加分である追加情報の読み出しが指示されることにより
、（Ｍ−１）サイクルの間、マイクロ命令の更新及び情
報処理装置内の回路の動作を停止させるホールド信号を
出力する。

【００１６】（Ｃ）の構成に於いて、Ｎ個の制御記憶に
格納されている制御情報はそれぞれマイクロ命令中のＮ
個の制御情報アドレスフィールドで示されるアドレスの
内、対応する制御情報アドレスフィールドが示すアドレ
スによって読み出される。マイクロ命令内のＮ個の制御
情報アドレスフィールドで示される各々のアドレス空間
中の或る部分は制御情報のアドレス空間として定義され
、他の部分は追加制御情報のアドレス空間として定義さ
れている。追加制御情報判定手段はＮ個の制御記憶対応
に設けられており、対応する制御情報アドレスフィール
ドが示すアドレスが制御情報のアドレス空間内のアドレ
スなのか、追加制御情報のアドレス空間内のアドレスな
のかを判定する。アドレス選択手段はＮ個の追加制御情
報判定手段の内の或る１個の追加制御情報判定手段が対
応する制御情報アドレスフィールドが示すアドレスが追
加制御情報のアドレス空間内のアドレスであると判定す
ることにより、上記或る追加制御情報判定手段に対応す
る制御情報アドレスフィールドが示すアドレスを選択し
、Ｍ個の追加制御情報判定手段が対応する対応する制御
情報アドレスが示すアドレスが追加制御情報のアドレス
空間内のアドレスであると判定することにより上記Ｍ個
の追加制御情報判定手段に対応する制御情報アドレスフ
ィールドが示すアドレスをＭサイクルかけて順次選択す
る。追加制御記憶はアドレス選択手段が選択したアドレ
スによって示される追加制御情報を出力し、追加制御記
憶から順次出力される第１番目から第（Ｍ−１）番目ま
での追加制御情報は追加制御レジスタに保持される。 各制御記憶対応に設けられている制御情報セレクタは対
応する追加制御情報判定手段により制御情報アドレスフ
ィールドが示すアドレスが制御情報のアドレス空間内の
アドレスであると判定された場合は対応する制御記憶の
出力を選択し、対応する追加制御情報判定手段により制
御情報アドレスフィールドが示すアドレスが追加制御情
報のアドレス空間内のアドレスであり、且つ追加制御レ
ジスタに対応する制御記憶に対する追加制御情報が保持
されている場合は追加制御レジスタに保持されている対
応する追加制御情報を選択し、対応する追加制御情報判
定手段により制御情報アドレスフィールドが示すアドレ
スが追加制御情報のアドレス空間内のアドレスであると
判定され、且つ追加制御レジスタに対応する制御記憶に
対する追加制御情報が保持されていない場合は追加制御
記憶の出力を選択する。

【００１７】

【実施例】次に本発明の実施例について図面を参照して
詳細に説明する。図１は本発明の一実施例のブロック図
であり、第１，第２の制御記憶１，２と、追加制御記憶
３と、制御レジスタ４と、アドレスセレクタ５と、制御
情報セレクタ６，７と、制御回路８とから構成されてい
る。

【００１８】第１，第２の制御記憶１，２は読み出し専
用の記憶装置であり、情報処理装置の制御情報を格納し
ている。また、第１，第２の制御記憶１，２はマイクロ
命令を保持している制御レジスタ４の出力の一部である
制御情報アドレス９，１０を読み出しアドレスとしてお
り、マイクロ命令で示された制御情報を出力する。

【００１９】アドレスセレクタ５はマイクロ命令を保持
している制御レジスタ４の出力の一部である制御記憶セ
レクト信号１１に従い、制御情報アドレス９か、制御情
報アドレス１０かの一方を選択する。

【００２０】追加制御記憶３は第１，第２の制御記憶１
，２に格納されている制御情報の追加分である追加制御
情報を格納しておく読み書き可能な記憶装置であり、ア
ドレスセレクタ５の出力を読み出しアドレスとしている
。即ち、制御記憶セレクト信号１１により、第１の制御
記憶１の追加分を読み出すか、第２の制御記憶２の追加
分を読み出すかを指定し、制御情報アドレス９か制御情
報アドレス１０で追加分の制御情報のアドレスを与えれ
ば、追加制御記憶３から指定した制御記憶に対する制御
情報の追加分が出力される。

【００２１】制御情報セレクタ６は第１の制御記憶１の
出力である制御情報と追加制御記憶３の出力である追加
制御情報との内の一方を選択するセレクタで、制御回路
８によって生成されたセレクト信号１３によって制御さ
れる。制御情報セレクタ７は第２の制御記憶２の出力で
ある制御情報と追加制御記憶３の出力である追加制御情
報との内の一方を選択するセレクタで、制御回路８によ
って生成されたセレクト信号１４によって制御される。

【００２２】制御回路８は制御情報セレクタ６，７に対
するセレクト信号１３，１４を生成する。追加制御情報
読み出し指示信号１２により追加制御情報の読み出しが
指示されていない場合は第１，第２の制御記憶１，２の
出力を選択させるセレクト信号１３，１４を生成し、追
加制御情報読み出し指示信号１２により追加制御情報の
読み出しが指示され、且つ制御記憶セレクト信号１１が
第１の制御記憶１を指示している場合は追加制御記憶３
，第２の制御記憶２の出力を選択させるセレクト信号１
３，１４を生成し、追加制御情報読み出し指示信号１２
により追加制御情報の読み出しが指示され、且つ制御記
憶セレクト信号１１が第２の制御記憶２を指示している
場合は第１の制御記憶１，追加制御記憶３の出力を選択
させるセレクト信号１３，１４を生成する。

【００２３】次に本実施例の動作を説明する。先ず、始
めに制御レジスタ４にマイクロ命令が格納される。この
マイクロ命令には、制御情報の組み合わせの内のどれを
使うかを指示する制御情報アドレスフィールド、即ち第
１の制御記憶１及び第２の制御記憶２のアドレスとなる
制御情報アドレス９及び制御情報アドレス１０が含まれ
ている。また、その他にも追加制御情報を読み出す時に
第１の制御記憶１に対する追加制御情報を読み出すのか
、第２の制御記憶２に対する追加制御情報を読み出すの
かを指示する制御記憶セレクト信号１１と、追加の制御
情報を読み出すことを指示する信号である追加制御情報
読み出し指示信号１２も含まれている。

【００２４】通常の動作に於いては、追加制御情報は使
わないので、マイクロ命令に含まれている追加制御情報
読み出し指示信号１２で追加制御情報を読み出さないこ
とを指示する。すると、制御回路８は制御情報セレクタ
６，７に対して第１，第２の制御記憶１，２の出力を選
択させるセレクト信号１３，１４を出力する。従って、
通常の動作に於いては制御情報アドレス９，１０によっ
て読み出された第１，第２の制御記憶１，２の内容が制
御情報セレクタ６，７から出力され、情報処理装置の制
御に使用される。

【００２５】また、追加制御情報を使用する場合は、マ
イクロ命令に含まれている追加制御情報読み出し指示信
号１２で追加制御情報の読み出しを行なうことを指示す
ると共に、第１の制御記憶１に対する追加制御情報を使
用するのか、第２の制御記憶２に対する追加制御情報を
使用するのかを制御記憶セレクト信号１１により指示す
る。ここで、例えば、制御記憶セレクト信号１１により
第１の制御記憶１に対する追加制御情報を使用すること
が指示されたとすると、アドレスセレクタ５は制御情報
アドレス９を選択する。この時、制御情報アドレス９を
、使用する追加制御情報のアドレスとすれば、追加制御
記憶３から使用する追加制御情報が読み出される。また
、制御回路８は制御記憶セレクト信号１１により第１の
制御記憶１に対する追加制御情報を使用することが指示
されると、制御情報セレクタ６に対して追加制御記憶３
の出力である追加制御情報を選択するように指示する。 これらの制御により、第１の制御記憶１に対する追加制
御記憶３から読出された追加制御情報が制御情報セレク
タ６から出力され、情報処理装置の制御に使用される。 尚、この時、第２の制御記憶２からは通常の制御情報が
出力され、制御情報セレクタ７によって選択される。制
御記憶セレクト信号１１により第２の制御記憶２に対す
る追加制御情報を使用することが指示された場合はそれ
らに対応した動作が行なわれる。

【００２６】図２は制御回路８の構成例を示す回路図で
あり、３個のゲート回路Ｇ１〜Ｇ３から構成されている
。ゲート回路Ｇ１は制御記憶セレクト信号１１を入力と
し、それを反転させた信号ａ及び反転させない信号ｂを
出力する。ゲート回路Ｇ２はゲート回路Ｇ１の出力信号
ａと追加制御情報読み出し指示信号１２とを入力とし、
両者の論理積を反転させた信号ｃ及び両者の論理積を示
す信号ｄを出力する。ゲート回路Ｇ３はゲート回路Ｇ１
の出力信号ｂと追加制御情報読み出し指示信号１２とを
入力とし、両者の論理積を反転させた信号ｅ及び両者の
論理積を示す信号ｆを出力する。ゲート回路Ｇ２の出力
信号ｃ，ｄは制御情報セレクタ６を制御するセレクト信
号１３となり、制御情報セレクタ６は信号ｃが“１”の
場合は第１の制御記憶１の出力を選択し、信号ｄが“１
”の場合は追加制御記憶３の出力を選択する。 また、ゲート回路Ｇ３の出力信号ｅ，ｆは制御情報セレ
クタ７を制御するセレクト信号１４となり、制御情報セ
レクタ７は信号ｅが“１”の場合は第２の制御記憶２の
出力を選択し、信号ｆが“１”の場合は追加制御記憶３
の出力を選択する。

【００２７】従って、追加制御情報読み出し指示信号１
２を“０”とし、追加制御情報の読み出しを行なわない
ことを指示した場合は、ゲート回路Ｇ２，Ｇ３の出力信
号ｃ，ｅが“１”となり、制御情報セレクタ６，７は第
１，第２の制御記憶１，２の出力を選択する。また、追
加制御情報読み出し指示信号１２を“１”として追加制
御情報の読み出しを行なうことを指示し、且つ制御記憶
セレクト信号１１を“０”として第１の制御記憶１に対
する追加制御情報を指示した場合はゲート回路Ｇ２，Ｇ
３の出力信号ｄ，ｅが“１”となり、制御情報セレクタ
６，７は追加制御記憶３，第２の制御記憶２の出力を選
択する。また、追加制御情報読み出し指示信号１２を“
１”として追加制御情報の読み出しを行なうことを指示
し、且つ制御記憶セレクト信号１１を“１”として第２
の制御記憶２に対する追加制御情報を指示した場合は、
ゲート回路Ｇ２，Ｇ３の出力信号ｃ，ｆが“１”となり
、制御情報セレクタ６，７は第１の制御記憶１の出力及
び追加制御記憶３の出力を選択する。

【００２８】一般的な情報処理装置では制御情報の組み
合わせパターンは十分吟味されているので、追加分の制
御情報の組み合わせパターンというものは少ないと考え
られる。従って、第１の制御記憶１に対する追加制御情
報と第２の制御記憶２に対する追加制御情報とを同時に
読み出す可能性は少ないといえるので、このような構成
で実際は十分といえる。

【００２９】しかし、追加制御情報の組み合わせパター
ンが多かったり、最初から通常の制御記憶に入りきらな
かった場合等は、追加制御情報を読み出す機会が多く、
複数の制御記憶に対する追加制御情報を同時に読み出す
ことが必要になる可能性が多くなる。このような場合に
は次のような構成が考えられる。

【００３０】図３は本発明の他の実施例のブロック図で
あり、第１，第２の制御記憶２１，２２と、追加制御記
憶２３と、制御レジスタ２４と、アドレスセレクタ２５
と、制御情報セレクタ２６，２７と、制御回路２８と、
追加制御レジスタ３５と、演算回路３６とから構成され
ている。

【００３１】本実施例は図１に示した実施例と比べて以
下のような相違点がある。

【００３２】図１に示した実施例では、追加制御情報読
み出し指示信号１２と、制御記憶セレクト信号１１がマ
イクロ命令に含まれていたが、このままでは同時に追加
制御情報を読み出すことを指示できないので、これらの
代わりに第１，第２の制御情報に対する追加制御情報の
読み出しを指示する読み出し指示信号３１，３２が設け
られている。また、本実施例の制御情報セレクタ２６は
制御回路２８からのセレクト信号３３に従って第１の制
御記憶２１の出力，追加制御記憶２３の出力，追加制御
レジスタ３５の出力の内の１つを選択し、制御情報セレ
クタ２７は第２の制御記憶２２の出力或いは追加制御記
憶２３の内の一方を選択する。

【００３３】また、本実施例では図１での制御回路８の
代わりに以下の機能を有する制御回路２８が設けられて
いる。

【００３４】制御回路２８は読み出し指示信号３１，３
２がどちらも追加制御情報の読み出しを指示していない
場合は、制御情報セレクタ２６，２７に対して第１，第
２の制御記憶２１，２２の出力を選択させるセレクト信
号３３，３４を出力する。

【００３５】読み出し指示信号３１，３２の内の読み出
し指示信号３１のみが追加制御情報の読み出しを指示し
ている場合は制御情報セレクタ２６，２７に対して追加
制御記憶２３，第２の制御記憶２２の出力を選択させる
セレクト信号３３，３４を出力すると共にアドレスセレ
クタ２５に対して制御情報アドレス２９を選択させるア
ドレスセレクト信号３７を出力する。また、読み出し指
示信号３１，３２の内の読み出し指示信号３２のみが追
加制御情報の読み出しを指示している場合は制御情報セ
レクタ２６，２７に対して第１の制御記憶２１，追加制
御記憶２３の出力を選択させるセレクト信号３３，３４
を出力すると共にアドレスセレクタ２５に対して制御情
報アドレス３０を選択させるアドレスセレクト信号３７
を出力する。

【００３６】読み出し指示信号３１，３２が両方とも追
加制御情報の読み出しを指示している場合は、追加制御
記憶２３から２回に分けて追加制御情報を読み出すため
に、先ず、第１クロックサイクルに於いてアドレスセレ
クタ２５に第１の制御記憶２１に対する制御情報アドレ
ス２９を選択させるアドレスセレクト信号３７を出力す
る。また、第１クロックサイクルに於いては追加制御情
報がまだ揃っていないので、マイクロ命令の更新、即ち
制御レジスタ２４の更新を抑止させると共に制御情報セ
レクタ２６，２７の出力によって制御されている演算回
路３６の動作を停止させるホールド信号３８を第１クロ
ックサイクルの間だけ出力する。次の第２クロックサイ
クルに於いてはアドレスセレクタ２５に対して制御情報
アドレス３０を選択させるアドレスセレクタ信号３７を
、制御情報セレクタ２６，２７に対して追加制御レジス
タ３５，追加制御記憶２３の出力を選択させるセレクト
信号３３，３４を出力する。

【００３７】図４は制御回路２８の構成例を示す回路図
であり、ゲート回路Ｇ４１〜Ｇ４３と、インバータＩＮ
１，ＩＮ２と、アンドゲートＡＮＤと、レジスタＲＧと
から構成されている。

【００３８】ゲート回路Ｇ４１は読み出し指示信号３１
，３２とレジスタＲＧの出力信号ｈを反転したインバー
タＩＮ２の出力信号ｉとを入力とし、それらが全て“１
”の場合、その出力信号ｇを“１”とする。尚、ゲート
回路４１の出力信号ｇはホールド信号３８となる。 ゲート回路Ｇ４２は読み出し指示信号３１とインバータ
ＩＮ２の出力信号ｉとを入力とし、両者の論理積を示す
信号ｋ及び両者の論理積を反転させた信号ｌを出力する
。ゲート回路Ｇ４３は読み出し指示信号３２を入力とし
、それを反転した信号ｏ及び反転しない信号ｎを出力す
る。インバータＩＮ１は読み出し指示信号３１を反転さ
せた信号ｊを出力し、インバータＩＮ２はレジスタＲＧ
の出力信号ｈを反転させた信号ｉを出力する。アンドゲ
ートＡＮＤは読み出し指示信号３１とレジスタＲＧの出
力信号ｈとを入力とし、両者の論理積を示す信号ｍを出
力する。レジスタＲＧはクロックサイクルを示すクロッ
クに同期してゲート回路Ｇ４１の出力信号ｇを保持する
。尚、レジスタＲＧには初期設定時に“０”が設定され
ている。

【００３９】ゲート回路Ｇ４２の出力信号ｋ，ｌはアド
レスセレクタ２５を制御するアドレスセレクト信号３７
となり、アドレスセレクタ２５は信号ｋが“１”の場合
は制御情報アドレス２９を選択し、信号ｌが“１”の場
合は制御情報アドレス３０を選択する。インバータＩＮ
１の出力信号ｊ，ゲート回路Ｇ４２の出力信号ｋ，アン
ドゲートＡＮＤの出力信号ｍは制御情報セレクタ２６を
制御するセレクト信号３３となり、制御情報セレクタ２
６は信号ｊが“１”の場合は第１の制御記憶２１の出力
を、信号ｋが“１”の場合は追加制御記憶２３の出力を
、信号ｍが“１”の場合は追加制御レジスタ３５の出力
を選択する。ゲート回路Ｇ４３の出力信号ｎ，ｏは制御
情報セレクタ２７を制御するセレクト信号３４となり、
制御情報セレクタ２７は信号ｎが“１”の場合は追加制
御記憶２３の出力を、信号ｏが“１”の場合は第２の制
御記憶２２の出力を選択する。

【００４０】従って、読み出し指示信号３１，３２を共
に“０”とし、追加制御情報の読み出しを行なわないこ
とを指示すると、インバータＩＮ１の出力信号ｊ，ゲー
ト回路Ｇ４３の出力信号ｏが“１”となり、制御情報セ
レクタ２６，２７は第１，第２の制御記憶２１，２２の
出力を選択する。

【００４１】読み出し指示信号３１，３２の内、読み出
し指示信号３１のみを“１”とし、第１の制御記憶２１
に対する追加制御情報の読み出しを行なうことを指示し
た場合は、ゲート回路Ｇ４２，Ｇ４３の出力信号ｋ，ｏ
が“１”となる。この結果、アドレスセレクタ２５は制
御情報アドレス２９を、制御情報セレクタ２６，２７は
追加制御記憶２３の出力，第２の制御記憶２２の出力を
選択する。また、読み出し指示信号３２のみを“１”と
し、第２の制御記憶２２に対する追加制御記憶の読み出
しを行なうことを指示した場合はゲート回路Ｇ４２の出
力信号ｌ，インバータＩＮ１の出力信号ｊ，ゲート回路
Ｇ４３の出力信号ｎが“１”となる。この結果、アドレ
スセレクタ２５は制御情報アドレス３０を、制御情報セ
レクタ２６，２７は第１の制御記憶２１の出力，追加制
御記憶２３の出力を選択する。

【００４２】また、読み出し指示信号３１，３２を両方
とも“１”とし、第１，第２の制御記憶２１，２２に対
する追加制御記憶２３の読み出しを行なうことを指示し
た場合は、第１クロックサイクルに於いてゲート回路Ｇ
４２の出力信号ｋが“１”となり、アドレスセレクタ２
５により制御情報アドレス２９が選択され、追加制御記
憶２３から上記制御情報アドレス２９が示す制御情報が
出力される。また、第１クロックサイクルに於いてはゲ
ート回路Ｇ４１の出力信号ｇ（ホールド信号３８）が“
１”となり、制御レジスタ２４の更新及び演算回路３６
の動作を抑止する。次の第２クロックサイクルへの変化
時、クロックに同期してレジスタＲＧはゲート回路Ｇ４
１の出力信号ｇ（“１”）を保持し、追加制御レジスタ
３５は追加制御記憶２３の出力を保持する。これにより
、第２クロックサイクルに於いてはゲート回路Ｇ４２の
出力信号ｌが“１”となり、アドレスセレクタ２５が制
御情報アドレス３０を選択し、追加制御記憶２３から上
記制御情報アドレス３０が示す制御情報が出力される。 また、第２クロックサイクルに於いてはアンドゲートＡ
ＮＤの出力信号ｍ，ゲート回路Ｇ４３の出力信号ｎが“
１”となり、制御情報セレクタ２６，２７は追加制御レ
ジスタ３５，追加制御記憶２３の出力を選択する。

【００４３】図５は図３に於ける第１，第２の制御記憶
２１，２２及び追加制御記憶２３のアドレスの割り付け
例を示した図であり、第１，第２の制御記憶２１，２２
及び追加制御記憶２３は同一のアドレス空間を有してい
る。第１，第２の制御記憶２１，２２は制御情報アドレ
ス２９，３０を読み出しアドレスとしている。追加制御
記憶２３の上位部には第１の制御記憶２１に対する追加
制御情報が、下位部には第２の制御記憶２２に対する追
加制御情報が格納される。

【００４４】図６は図３の動作を示すタイミングチャー
トであり、以下各図を参照して本実施例の動作を説明す
る。

【００４５】図３に於いて、制御レジスタ２４に保持さ
れるマイクロ命令の読み出し指示信号３１，３２により
追加制御情報の読み出しを行なわないことが指示される
と、制御回路２８は制御情報セレクタ２６，２７に対し
て第１，第２の制御記憶２１，２２の出力を選択させる
セレクト信号３３，３４を出力する。これにより、制御
情報セレクタ２６，２７は第１，第２の制御記憶２１，
２２の出力を選択し、演算回路３６の制御に使用する。

【００４６】また、制御レジスタ２４に保持されるマイ
クロ命令の読み出し指示信号３１，３２により一方の制
御記憶（例えば第１の制御記憶２１）に対する追加制御
情報の読み出しを行なうことが指示されると、図６のク
ロックサイクルＴ１に示すように、アドレスセレクタ２
５は制御情報アドレス２９を、制御情報セレクタ２６，
２７は追加制御記憶２３の出力，第２の制御記憶２２の
出力を選択する。

【００４７】また、制御レジスタ２４に保持されるマイ
クロ命令の読み出し指示信号３１，３２により第１，第
２の制御記憶２１，２２に対する追加制御情報の読み出
しが同時に指示された場合は、制御回路２８は図６のク
ロックサイクルＴ３に示すように、ホールド信号３８を
出力し、制御レジスタ２４の更新を抑止させると共に、
演算回路３６の動作を停止させる。また、この時、制御
回路２８はアドレスセレクタ２５に対して制御情報アド
レス２９を選択させるアドレスセレクト信号３７を出力
する。従って、制御情報アドレス２９に追加制御情報の
アドレスを設定しておけば、追加制御記憶２３から第１
の制御記憶２１に対する追加制御記憶が出力され、追加
制御情報レジスタ３５に格納される。また、制御回路２
８はクロックサイクルＴ３からクロックサイクルＴ４へ
の変化時、ホールド信号３８の出力を停止し、制御レジ
スタ２４の更新，演算回路３６の動作を再開させる。

【００４８】次のクロックサイクルＴ４に於いては制御
回路２８はアドレスセレクタ２５に対して制御情報アド
レス３０を選択させるアドレスセレクト信号３７を出力
し、制御情報セレクタ２６，２７に追加制御レジスタ３
５，追加制御記憶２３の出力を選択させるセレクト信号
３３，３４を出力する。従って、制御情報アドレス３０
に追加制御情報のアドレスを設定しておけば、制御情報
セレクタ２６からは追加制御レジスタ３５の出力（第１
の制御記憶２１に対する追加制御情報）が、制御情報セ
レクタ２７からは追加制御記憶２３の出力（第２の制御
記憶２２に対する追加制御情報）が出力される。

【００４９】以上のように、本実施例によれば、２つの
追加制御情報の読み出しが同時に指示された場合でも２
クロックサイクルをかけて、２つの追加制御情報を同時
に読み出すことが可能になる。

【００５０】図７は本発明のその他の実施例のブロック
図である。本実施例は基本的には図３に示した実施例と
同じであり、異なっているのは、図３に於ける読み出し
指示信号３１，３２の代わりに制御情報アドレス２９，
３０の値が追加制御情報のアドレスを示しているか否か
を判定する追加アドレスコンパレータ５１，５２の出力
信号を制御回路２８に加えている点である。

【００５１】図８は図７に於ける制御情報アドレス２９
，３０が示すアドレス空間を示した図である。制御情報
アドレス２９が示すアドレス空間のアドレスＡ１〜Ａ２
には追加制御記憶２３が、Ａ２＋１〜Ａ４には第１の制
御記憶２１が割り当てられている。また、制御情報アド
レス３０のアドレスＡ１〜Ａ２には第２の制御記憶２２
が、Ａ２＋１〜Ａ３には追加制御記憶２３が、Ａ３＋１
〜Ａ４には第２の制御記憶２２が割り当てられている。

【００５２】本実施例では制御レジスタ２４に保持され
るマイクロ命令の制御情報アドレス２９，３０の値によ
って、追加アドレスコンパレータ５１，５２で第１，第
２の制御記憶２１，２２に対する追加制御情報の読み出
しが指示されているか否かを判定する。即ち、追加アド
レスコンパレータ５１は制御情報アドレス２９がＡ１〜
Ａ２の場合は第１の制御記憶２１に対する追加制御情報
の読み出しを行なうことを指示する図３の読み出し指示
信号３１に相当する信号を制御回路２８に加える。また
、追加アドレスコンパレータ５２は制御情報アドレス３
０がアドレスＡ２＋１〜Ａ３の場合は第２の制御記憶２
２に対する追加制御情報の読み出しを行なうことを指示
する図３の読み出し指示信号３２に相当する信号を制御
回路２８に加える。

【００５３】本実施例は上述した部分の動作が図３の実
施例と異なっており、他の部分は図３の実施例と同様の
動作をする。このように、本実施例は制御情報アドレス
２９，３０に基づいて追加制御情報の読み出しが指示さ
れているか否かを判定するようにしたものであり、図３
の実施例のような読み出し指示信号３１，３２が不要と
なるので、マイクロ命令の長さを短くすることが可能に
なる。

【００５４】

【発明の効果】以上説明したように、本発明は、追加読
み出し指示フィールドによってＮ個の制御記憶の内の或
る１個の制御記憶に対する追加制御情報の読み出しが指
示された場合、マイクロ命令に含まれるＮ個の制御情報
アドレスフィールドが示すアドレスの内の上記或る１個
の制御記憶に対応する制御情報アドレスフィールドが示
すアドレスを選択して読み出しアドレスとして追加制御
記憶に供給するアドレス選択手段を設けたものであり、
Ｎ個の制御記憶に対して１個の追加制御記憶を設けるだ
けで良いので、各制御記憶対応に追加制御記憶を設けな
ければならなかった従来例に比較してハードウェア量を
少なくすることができる効果がある。また、本発明は、
追加読み出し指示フィールドによってＭ個の制御記憶に
対する追加制御情報の読み出しが指示された場合、マイ
クロ命令に含まれるＮ個の制御情報アドレスフィールド
が示すアドレスの内、上記Ｍ個の制御記憶に対応する制
御情報アドレスフィールドが示すアドレスをＭサイクル
かけて順次出力するアドレス選択手段と、アドレス選択
手段から順次出力されたアドレスによって追加制御記憶
から読み出された追加制御情報を保持しておく追加制御
レジスタとを備えたものであり、同時に複数の追加制御
情報の読み出しが指示された場合でも、Ｎ個の制御記憶
に対して１個の追加制御記憶を設ければ良いので、従来
例に比較してハードウェア量を少なくすることができる
効果がある。また、更に、本発明は制御情報アドレスフ
ィールドが示すアドレスに基づいて追加制御情報の読み
出しが指示されているか否かを判定する追加制御情報判
定手段を設けたものであるので、マイクロ命令の長さを
短くすることができる効果がある。

【図面の簡単な説明】

【図１】本発明の一実施例のブロック図である。

【図２】制御回路８の構成例を示す回路図である。

【図３】本発明の他の実施例のブロック図である。

【図４】制御回路２８の構成例を示す回路図である。

【図５】図３に於けるアドレス割り付け例を示す図であ
る。

【図６】図３のタイミングチャートである。

【図７】本発明のその他の実施例のブロック図である。

【図８】図７に於けるアドレス割り付け例を示す図であ
る。

【図９】従来例のブロック図である。

【符号の説明】

１，２，２１，２２，６１，６３…制御記憶３，２３，
６２，６４…追加制御記憶 ４，２４，６５…制御レジスタ ５，２５…アドレスセレクタ ６，７，２６，２７，６６，６７…制御情報セレクタ８
，２８…制御回路 ３５…追加制御レジスタ ３６…演算回路

Claims (3)

【特許請求の範囲】
1. 【請求項１】　　マイクロプログラムにより演算制御を
   行なう情報処理装置に於いて、前記情報処理装置を制御
   する制御情報が格納され、マイクロ命令内のＮ個の制御
   情報アドレスフィールドで示されるアドレスを各々の読
   み出しアドレスとするＮ個の読み出し専用の制御記憶と
   、前記Ｎ個の制御記憶の内の或る１個の制御記憶に格納
   されている制御情報の代わりに制御情報の追加分である
   追加制御情報を読み出すことを指示する前記マイクロ命
   令内の追加読み出し指示フィールドに応答して前記或る
   １個の制御記憶に対応する制御情報アドレスフィールド
   が示すアドレスを選択するアドレス選択手段と、前記Ｎ
   個の制御記憶に格納されている制御情報の追加分である
   追加制御情報が格納され、前記アドレス選択手段の出力
   を読み出しアドレスとする１個の読み書き可能な追加制
   御記憶と、前記Ｎ個の制御記憶の各々に対応して設けら
   れ、前記追加読み出し指示フィールドにより対応する制
   御記憶に格納されている制御情報の代わりに前記追加制
   御記憶に格納されている追加制御情報の読み出しが指示
   されている場合は前記追加制御記憶の出力を選択し、前
   記追加読み出し指示フィールドにより対応する制御記憶
   に格納されている制御情報の代わりに前記追加制御記憶
   に格納されている追加制御情報の読み出しが指示されて
   いない場合は対応する制御記憶の出力を選択する制御情
   報セレクタとを備えたことを特徴とする情報処理装置。
2. 【請求項２】　　マイクロプログラムにより演算制御を
   行なう情報処理装置に於いて、前記情報処理装置を制御
   する制御情報が格納され、マイクロ命令内のＮ個の制御
   情報アドレスフィールドで示されるアドレスを各々の読
   み出しアドレスとするＮ個の読み出し専用の制御記憶と
   、前記Ｎ個の制御記憶の内の或る１個の制御記憶に格納
   されている制御情報の代わりに制御情報の追加分である
   追加制御情報を読み出すことを指示する前記マイクロ命
   令内の追加読み出し指示フィールドに応答して前記或る
   １個の制御記憶に対応する制御情報アドレスフィールド
   が示すアドレスを選択し、前記Ｎ個の制御記憶の内のＭ
   （２≦Ｍ≦Ｎ）個の制御記憶に格納されている制御情報
   の代わりに制御情報の追加分である追加制御情報を読み
   出すことを指示する前記マイクロ命令内の追加読み出し
   指示フィールドに応答して前記Ｍ個の制御記憶に対応す
   る制御情報アドレスフィールドが示すＭ個のアドレスを
   Ｍサイクルかけて順次選択するアドレス選択手段と、前
   記Ｎ個の制御記憶に格納されている制御情報の追加分で
   ある追加制御情報が格納され、前記アドレス選択手段の
   出力を読み出しアドレスとする１個の読み書き可能な追
   加制御記憶と、前記追加制御記憶から前記アドレス選択
   手段の出力に応答して順次出力されるＭ個の追加制御情
   報の内、第１番目から第（Ｍ−１）番目までに出力され
   た追加制御情報を保持する追加制御レジスタと、前記追
   加読み出し指示フィールドにより前記Ｎ個の制御記憶の
   内のＭ個の制御記憶に格納されている制御情報の代わり
   に制御情報の追加分である追加情報の読み出しが指示さ
   れることにより、（Ｍ−１）サイクルの間、マイクロ命
   令の更新及び前記情報処理装置内の回路の動作を停止さ
   せるホールド信号を出力する制御回路と、前記Ｎ個の制
   御記憶の各々に対応して設けられ、前記追加読み出し指
   示フィールドにより対応する制御記憶に格納されている
   制御情報の代わりに前記追加制御記憶に格納されている
   追加制御情報を読み出すことが指示されなかった場合は
   対応する制御記憶の出力を選択し、前記追加読み出し指
   示フィールドにより対応する制御記憶に格納されている
   制御情報の代わりに前記追加制御記憶に格納されている
   追加制御情報の読み出しが指示され、且つ前記追加制御
   レジスタに対応する制御記憶に対する追加制御情報が保
   持されている場合は前記追加制御レジスタに保持されて
   いる対応する追加制御情報を選択し、前記追加読み出し
   指示フィールドにより対応する制御記憶に格納されてい
   る制御情報の代わりに前記追加制御記憶に格納されてい
   る追加制御情報の読み出しが指示され、且つ前記追加制
   御レジスタに対応する制御記憶に対する追加制御情報が
   保持されていない場合は前記追加制御記憶の出力を選択
   する制御情報セレクタとを備えたことを特徴とする情報
   処理装置。
3. 【請求項３】　　マイクロプログラムにより演算制御を
   行なう情報処理装置に於いて、マイクロ命令内のＮ個の
   制御情報アドレスフィールドで示される各々のアドレス
   空間の中の或る部分を制御情報のアドレス空間とし、他
   の部分を追加制御情報のアドレス空間と定義しておくと
   共に、前記情報処理装置を制御する制御情報が格納され
   、マイクロ命令内のＮ個の制御情報アドレスフィールド
   で示されるアドレスを各々の読み出しアドレスとするＮ
   個の読み出し専用の制御記憶と、該Ｎ個の制御記憶対応
   に設けられ、前記マイクロ命令内のＮ個の制御情報アド
   レスフィールドで示される各々のアドレスが制御情報の
   アドレス空間内のアドレスか、追加制御情報のアドレス
   空間内のアドレスかを判定するＮ個の追加制御情報判定
   手段と、該Ｎ個の追加制御情報判定手段の内の或る１個
   の追加制御情報判定手段が対応する制御情報アドレスフ
   ィールドが示すアドレスが追加制御情報のアドレス空間
   内のアドレスであると判定することにより前記或る１個
   の追加制御情報判定手段に対応する制御情報アドレスフ
   ィールドが示すアドレスを選択し、前記Ｎ個の追加制御
   情報判定手段の内のＭ（２≦Ｍ≦Ｎ）個の追加制御情報
   判定手段が対応する制御情報アドレスフィールドが示す
   アドレスが前記追加制御情報のアドレス空間内のアドレ
   スであると判定することにより前記Ｍ個の追加制御情報
   判定手段に対応する制御情報アドレスフィールドが示す
   Ｍ個のアドレスをＭサイクルかけて順次選択するアドレ
   ス選択手段と、前記Ｎ個の制御記憶に格納されている制
   御情報の追加分である追加制御情報が格納され、前記ア
   ドレス選択手段の出力を読み出しアドレスとする追加制
   御記憶と、前記追加制御記憶から前記アドレス選択手段
   の出力に応答して順次出力されるＭ個の追加制御情報の
   内、第１番目から第Ｍ番目までに出力された追加制御情
   報を保持する追加制御レジスタと、前記Ｎ個の追加制御
   情報判定手段の内のＭ個の追加制御情報判定手段が対応
   する制御情報アドレスフィールドが示すアドレスが追加
   制御情報のアドレス空間であると判定することにより、
   （Ｍ−１）サイクルの間、マイクロ命令の更新及び前記
   情報処理装置内の回路の動作を停止させるホールド信号
   を出力する制御回路と、前記Ｎ個の制御記憶の各々に対
   応して設けられ、対応する追加制御情報判定手段により
   制御情報アドレスフィールドが示すアドレスが制御情報
   のアドレス空間内のアドレスであると判定された場合は
   対応する制御記憶の出力を選択し、対応する追加制御情
   報判定手段により制御情報アドレスフィールドが示すア
   ドレスが追加制御情報のアドレス空間内のアドレスであ
   ると判定され、且つ前記追加制御レジスタに対応する制
   御記憶に対する追加制御情報が保持されている場合は前
   記追加制御レジスタに保持されている対応する追加制御
   情報を選択し、対応する追加制御情報判定手段により制
   御情報アドレスフィールドが示すアドレスが追加制御情
   報のアドレス空間内のアドレスであると判定され、且つ
   前記追加制御レジスタに対応する制御記憶に対する追加
   制御情報が保持されていない場合は前記追加制御記憶の
   出力を選択する制御情報セレクタとを設けたことを特徴
   とする情報処理装置。