JPH0412850B2 - - Google Patents
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- JPH0412850B2 JPH0412850B2 JP60033864A JP3386485A JPH0412850B2 JP H0412850 B2 JPH0412850 B2 JP H0412850B2 JP 60033864 A JP60033864 A JP 60033864A JP 3386485 A JP3386485 A JP 3386485A JP H0412850 B2 JPH0412850 B2 JP H0412850B2
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- JP
- Japan
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- microinstruction
- read
- microinstructions
- chip select
- way
- Prior art date
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- 238000012360 testing method Methods 0.000 claims description 24
- 230000004044 response Effects 0.000 claims description 2
- 238000000034 method Methods 0.000 description 12
- 238000010586 diagram Methods 0.000 description 4
- 230000000694 effects Effects 0.000 description 4
- 238000007796 conventional method Methods 0.000 description 2
- 230000006870 function Effects 0.000 description 2
- 230000010354 integration Effects 0.000 description 2
- 238000010187 selection method Methods 0.000 description 1
Classifications
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F9/00—Arrangements for program control, e.g. control units
- G06F9/06—Arrangements for program control, e.g. control units using stored programs, i.e. using an internal store of processing equipment to receive or retain programs
- G06F9/22—Microcontrol or microprogram arrangements
- G06F9/26—Address formation of the next micro-instruction ; Microprogram storage or retrieval arrangements
- G06F9/262—Arrangements for next microinstruction selection
- G06F9/264—Microinstruction selection based on results of processing
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- Software Systems (AREA)
- Theoretical Computer Science (AREA)
- Physics & Mathematics (AREA)
- General Engineering & Computer Science (AREA)
- General Physics & Mathematics (AREA)
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明は、水平型のマイクロプログラムで制御
される計算機において、各マイクロ命令の演算結
果をテストして、次のマイクロ命令および次の次
のマイクロ命令に対する分岐を併せ行う制御記憶
分岐方式に関する。
される計算機において、各マイクロ命令の演算結
果をテストして、次のマイクロ命令および次の次
のマイクロ命令に対する分岐を併せ行う制御記憶
分岐方式に関する。
水平型のマイクロプログラムで制御される計算
機において、次の、或いは次の次のマイクロ命令
を複数個、同時に読み出しておき、例えば、一つ
前のマイクロ命令の演算結果を、該マイクロ命令
のテストフイールドの条件によつてテストし、そ
のテスト結果によつて、上記次の、或いは次の次
のマイクロ命令を選択することにより、マイクロ
分岐を可能とする方式が知られている。
機において、次の、或いは次の次のマイクロ命令
を複数個、同時に読み出しておき、例えば、一つ
前のマイクロ命令の演算結果を、該マイクロ命令
のテストフイールドの条件によつてテストし、そ
のテスト結果によつて、上記次の、或いは次の次
のマイクロ命令を選択することにより、マイクロ
分岐を可能とする方式が知られている。
一般に、マイクロ分岐の分岐可能数が多ければ
多い程、マイクロプログラミングに柔軟性が出て
きて、マイクロプログラムの生成が容易となる
他、マクロ命令を実行する為のマイクロステツプ
の数が少なくて済み、当該計算機の性能向上に繋
がるものである。
多い程、マイクロプログラミングに柔軟性が出て
きて、マイクロプログラムの生成が容易となる
他、マクロ命令を実行する為のマイクロステツプ
の数が少なくて済み、当該計算機の性能向上に繋
がるものである。
然し、同時に複数のマイクロ命令を読み出して
おいて、上記演算結果をテストした結果で、マイ
クロ分岐を制御する、所謂制御記憶のウエイ選択
による方法で、分岐可能数を増加させることは、
制御記憶のメモリステツプの数を増加させること
になる為、該制御記憶の出力を受信する側の機能
ブロツクの入力端子の数を増加させ、該受信機能
ブロツクの高集積化を妨げることになる問題があ
り、上記メモリチツプの数を増加させることな
く、且つ受信側の端子数を増加させないで分岐可
能数を増加させる方式が求められていた。
おいて、上記演算結果をテストした結果で、マイ
クロ分岐を制御する、所謂制御記憶のウエイ選択
による方法で、分岐可能数を増加させることは、
制御記憶のメモリステツプの数を増加させること
になる為、該制御記憶の出力を受信する側の機能
ブロツクの入力端子の数を増加させ、該受信機能
ブロツクの高集積化を妨げることになる問題があ
り、上記メモリチツプの数を増加させることな
く、且つ受信側の端子数を増加させないで分岐可
能数を増加させる方式が求められていた。
一般に、水平型のマイクロプログラムで制御さ
れる計算機においては、マイクロ命令の演算結果
をテストして、例えば、次のマイクロ命令を選択
する方法等により、マイクロ分岐、即ち制御記憶
分岐を行つている。
れる計算機においては、マイクロ命令の演算結果
をテストして、例えば、次のマイクロ命令を選択
する方法等により、マイクロ分岐、即ち制御記憶
分岐を行つている。
一方、経済化を指向して、制御記憶にアクセス
速度の遅いメモリを使用し、1τアクセス、2τリー
ド（即ち、アドレスの送出は1τ毎であるが、該ア
ドレスに対応するデータが読み出される迄には、
2τが必要であることを意味する）の制御方式によ
つても、見掛け上は1τアクセス毎に、マイクロ命
令を読み出すことができる。
速度の遅いメモリを使用し、1τアクセス、2τリー
ド（即ち、アドレスの送出は1τ毎であるが、該ア
ドレスに対応するデータが読み出される迄には、
2τが必要であることを意味する）の制御方式によ
つても、見掛け上は1τアクセス毎に、マイクロ命
令を読み出すことができる。
然し、この場合、アドレスは1τ毎にしか送出さ
れないので、次のマイクロ命令のアドレスは、該
マイクロ命令の読み出し前のサイクルで確定して
いる必要がある。
れないので、次のマイクロ命令のアドレスは、該
マイクロ命令の読み出し前のサイクルで確定して
いる必要がある。
従つて、制御記憶分岐（以下、CS分岐と云う）
を行う為には、例えば制御記憶（以下、CSと云
う）を複数のウエイからなる構成とし、CS分岐
の成功、不成功に拘わらず、両方の場合のマイク
ロ命令を同時に読み出し、リードレジスタにセツ
トする時に、上記マイクロ命令の分岐成功、不成
功の信号により、上記読み出したマイクロ命令の
何れかを選択する方式が考えられる。
を行う為には、例えば制御記憶（以下、CSと云
う）を複数のウエイからなる構成とし、CS分岐
の成功、不成功に拘わらず、両方の場合のマイク
ロ命令を同時に読み出し、リードレジスタにセツ
トする時に、上記マイクロ命令の分岐成功、不成
功の信号により、上記読み出したマイクロ命令の
何れかを選択する方式が考えられる。
第３図は、このようなCS分岐方式をブロツク
図で示したもので、１はアドレスレジスタ、２は
ウエイ選択ビツト、３０，３１はCSウエイＡ，
Ｂ，４はマルチプレクサ（MPX），５はCS−リ
ードレジスタ（以下、CSDRと云う）、６は演算
回路、７はテスト回路である。第４図は該従来方
式の制御記憶分岐の動作をタイムチヤートで示し
たもので、以下第４図を参照しながら、第３図に
よつて従来技術によるCS分岐方式を説明する。
図で示したもので、１はアドレスレジスタ、２は
ウエイ選択ビツト、３０，３１はCSウエイＡ，
Ｂ，４はマルチプレクサ（MPX），５はCS−リ
ードレジスタ（以下、CSDRと云う）、６は演算
回路、７はテスト回路である。第４図は該従来方
式の制御記憶分岐の動作をタイムチヤートで示し
たもので、以下第４図を参照しながら、第３図に
よつて従来技術によるCS分岐方式を説明する。
先ず、アドレスレジスタ１にマイクロ命令１の
アドレスが設定されると、該アドレスレジスタ１
の特定のビツトからチツプセレクト信号（図示せ
ず）が送出され、例えば、２つのウエイで構成さ
れているCSウエイＡ３０、CSウエイＢ３１が同
時に読み出される。｛第４図、ａ参照｝ 一方、該アクセスの１つ前のCSアクセスによ
つて、CSDR５にセツトされたマイクロ命令に
より、該マイクロ命令の各フイールドのデータに
従つた所定の演算が演算回路６で実行され、該演
算結果がテスト回路７でテストされて、ウエイ選
択ビツト２を0/1の何れかにセツトするように動
作する。｛第４図、ｂ参照｝ 該ウエイ選択ビツト２は、アドレスレジスタ１
の最下位ビツトを構成しており、該アドレスレジ
スタ１によつてアクセスされ、上記読み出された
２つのマイクロ命令，′の何れかをマルチプ
レクサ（MPX）４を制御して選択するように機
能し、CSDR５にセツトされ実行されているマイ
クロ命令０の次の分岐先、例えば、を決定す
る。
アドレスが設定されると、該アドレスレジスタ１
の特定のビツトからチツプセレクト信号（図示せ
ず）が送出され、例えば、２つのウエイで構成さ
れているCSウエイＡ３０、CSウエイＢ３１が同
時に読み出される。｛第４図、ａ参照｝ 一方、該アクセスの１つ前のCSアクセスによ
つて、CSDR５にセツトされたマイクロ命令に
より、該マイクロ命令の各フイールドのデータに
従つた所定の演算が演算回路６で実行され、該演
算結果がテスト回路７でテストされて、ウエイ選
択ビツト２を0/1の何れかにセツトするように動
作する。｛第４図、ｂ参照｝ 該ウエイ選択ビツト２は、アドレスレジスタ１
の最下位ビツトを構成しており、該アドレスレジ
スタ１によつてアクセスされ、上記読み出された
２つのマイクロ命令，′の何れかをマルチプ
レクサ（MPX）４を制御して選択するように機
能し、CSDR５にセツトされ実行されているマイ
クロ命令０の次の分岐先、例えば、を決定す
る。
このような従来方式によつて、分岐数を増加さ
せる為には、CSの数、即ちウエイ数を増加させ
る必要があり、該CSの出力を受信する機能ブロ
ツク｛例えば、マルチプレクサ（MPX）４，
CSDR５等を含んだ機能ブロツク｝の入力端子数
を増加させ、当該機能ブロツクの高集積化を妨げ
る要因となる問題があつた。
せる為には、CSの数、即ちウエイ数を増加させ
る必要があり、該CSの出力を受信する機能ブロ
ツク｛例えば、マルチプレクサ（MPX）４，
CSDR５等を含んだ機能ブロツク｝の入力端子数
を増加させ、当該機能ブロツクの高集積化を妨げ
る要因となる問題があつた。
本発明は上記従来の欠点に鑑み、CSの出力を
受信する機能ブロツクの入力端子数を増加させる
ことなくCS分岐可能数を増加させる方法を提供
することを目的とするものである。
受信する機能ブロツクの入力端子数を増加させる
ことなくCS分岐可能数を増加させる方法を提供
することを目的とするものである。
この目的は、マイクロ命令の演算結果のテスト
結果で、制御記憶に対するアドレスのチツプセレ
クトビツトを制御して次の次のマイクロ命令の分
岐を制御する方法と、マイクロ命令の演算結果の
テスト結果で、制御記憶から読み出された次のマ
イクロ命令の複数個から一つを選択する前記従来
のウエイ選択ビツトを制御する方法とを併せ行う
ようにした本発明の制御記憶分岐方式によつて達
成される。
結果で、制御記憶に対するアドレスのチツプセレ
クトビツトを制御して次の次のマイクロ命令の分
岐を制御する方法と、マイクロ命令の演算結果の
テスト結果で、制御記憶から読み出された次のマ
イクロ命令の複数個から一つを選択する前記従来
のウエイ選択ビツトを制御する方法とを併せ行う
ようにした本発明の制御記憶分岐方式によつて達
成される。
即ち、本発明によれば、水平型のマイクロプロ
グラムで制御される計算機において一般に、メモ
リのアドレス設定読み出しデータ迄の論理遅延
より、チツプセレクタの設定読み出しデータ迄
の論理遅延の方が小さいことを利用して、1τアク
セス、2τリードのCSをアクセスするのに、先ず、
アドレスを確定しておき、次にその時実行中の演
算結果を待つて、やや遅れてチツプセレクト信号
を確定するようにし、該チツプセレクト信号によ
つて、ドツトオアされた、例えば２ウエイのCS
読み出し出力の一方を選択するようにしたもので
あるので、該演算結果を出力した次の次のマイク
ロ命令に対するCS分岐が可能になる他、従来技
術による次のマイクロ命令に対するCS分岐を併
用することにより、分岐数≧４のCS分岐が容易
に構成でき、該CS出力を受信する機能ブロツク
に対する入力端子数を増加させないで、CS分岐
数を増加させることができる効果がある。
グラムで制御される計算機において一般に、メモ
リのアドレス設定読み出しデータ迄の論理遅延
より、チツプセレクタの設定読み出しデータ迄
の論理遅延の方が小さいことを利用して、1τアク
セス、2τリードのCSをアクセスするのに、先ず、
アドレスを確定しておき、次にその時実行中の演
算結果を待つて、やや遅れてチツプセレクト信号
を確定するようにし、該チツプセレクト信号によ
つて、ドツトオアされた、例えば２ウエイのCS
読み出し出力の一方を選択するようにしたもので
あるので、該演算結果を出力した次の次のマイク
ロ命令に対するCS分岐が可能になる他、従来技
術による次のマイクロ命令に対するCS分岐を併
用することにより、分岐数≧４のCS分岐が容易
に構成でき、該CS出力を受信する機能ブロツク
に対する入力端子数を増加させないで、CS分岐
数を増加させることができる効果がある。
以下本発明の実施例を図面によつて詳述する。
第１図は本発明の一実施例をブロツク図で示した
ものであり、第２図は本発明によるCS分岐の動
作をタイムチヤートで示した図である。第１図、
第２図において、第３図、第４図と同じ符号は同
じ対象物、及び動作を示しており、テスト回路７
の結果によつて、アドレスレジスタ１のチツプセ
レクトビツト２′を制御する回路が、本発明を実
施するのに必要な部分である。
第１図は本発明の一実施例をブロツク図で示した
ものであり、第２図は本発明によるCS分岐の動
作をタイムチヤートで示した図である。第１図、
第２図において、第３図、第４図と同じ符号は同
じ対象物、及び動作を示しており、テスト回路７
の結果によつて、アドレスレジスタ１のチツプセ
レクトビツト２′を制御する回路が、本発明を実
施するのに必要な部分である。
以下、第２図のタイムチヤートを参照しながら
第１図によつて、本発明によるCS分岐方式を説
明する。
第１図によつて、本発明によるCS分岐方式を説
明する。
先ず、サイクルＫ１において、アドレスレジス
タにマイクロ命令１のアドレスが設定される
と、サイクルＫ２において、CS＃０３０とCS
＃２３０′、又はCS＃１３１とCS＃３３１′の何
れかからマイクロ命令，′が読み出され、一
つ前のマイクロ命令の演算フイールドによつて
制御される演算回路６の演算結果を、テスト回路
７でテストした結果（ウエイセレクト信号）に基
づいてセツトされたウエイ選択ビツト２の出力信
号（WSEL）でマルチプレクサ（MPX）４を制
御することにより、マイクロ命令，′の何れ
かにCS分岐を行うことができる。
タにマイクロ命令１のアドレスが設定される
と、サイクルＫ２において、CS＃０３０とCS
＃２３０′、又はCS＃１３１とCS＃３３１′の何
れかからマイクロ命令，′が読み出され、一
つ前のマイクロ命令の演算フイールドによつて
制御される演算回路６の演算結果を、テスト回路
７でテストした結果（ウエイセレクト信号）に基
づいてセツトされたウエイ選択ビツト２の出力信
号（WSEL）でマルチプレクサ（MPX）４を制
御することにより、マイクロ命令，′の何れ
かにCS分岐を行うことができる。
同じようにして、サイクルＫ３においては、マ
イクロ命令，′の何れかにCS分岐を行うこと
ができる。｛第２図、ａ〜ｃ参照｝これらは、上
記従来技術と同一原理に基づくCS分岐である。
イクロ命令，′の何れかにCS分岐を行うこと
ができる。｛第２図、ａ〜ｃ参照｝これらは、上
記従来技術と同一原理に基づくCS分岐である。
本発明においては、上記ウエイ選択によるCS
分岐の他に、マイクロ命令の演算結果をテスト
回路７でテストした結果（チツプセレクト信号）
に基づいてセツトされるチツプセレクトビツト
２′が設けられており、一般に、アドレスの設定
読み出しデータ迄の論理遅延により、チツプセ
レクトビツトの設定読み出しデータ迄の論理遅
延の方が小さいことから、サイクルＫ２でマイク
ロ命令，′に対するアドレスが確定され、サ
イクルＫ３で該アドレスに対するマイクロ命令
，′を読み出すのに必要なチツプセレクトビ
ツト２′の出力信号（CSEL）を、図示のタイミ
ングで送出すれば良いことに着目し、マイクロ命
令（即ち、２つ前のマイクロ命令）の演算結果
をテスト回路７でテストした信号（チツプセレク
ト信号）で、上記アドレスレジスタ１のチツプセ
レクトビツト２′をセツトし、その出力信号
（CSEL）で、CS＃０３０とCS＃２３０′、又は
CS＃１３１とCS＃３３１′の何れかを選択し、
その出力をドツトオアして得られる２つのマイク
ロ命令から、従来方式のウエイ選択信号
（WSEL）｛この場合は、１つ前のマイクロ命令１
の演算結果をテスト回路７でテストした信号（ウ
エイセレクト信号）でセツトされたウエイ選択ビ
ツト２の出力信号｝で、その何れかを選択するよ
うに制御することにより、前の前のマイクロ命令
、及び前のマイクロ命令に対するCS分岐を
合わせて、分岐数４≧０のCS分岐を構成するこ
とができる。該CS分岐をマイクロ命令から見
れば、次の次のCS分岐を意味し、マイクロ命令
から見れば次のCS分岐を意味していることに
なる。｛第２図、ａ〜ｄ参照｝ 第２図のタイムチヤートにおいては、チツプセ
レクトビツト2′を制御することにより、２つのマ
イクロ命令２，２′の何れかを選択することが示
されているが、この本発明によるCS分岐に、従
来方式のウエイ選択方式を併用すると、該マイク
ロ命令，′は、第１図のCS＃０３０とCS
＃２３０′又はCS＃１３１とCS＃３３１′の何れ
かから読み出された２つのマイクロ命令の何れか
を選択することを意味し、該選択されたマイクロ
命令、又は′で示される２つのマイクロ命令
から、ウエイ選択信号（WSEL）によつてマルチ
プレクサ（MPX）４を制御することにより、そ
の何れかを選択することができるので、結局、サ
イクルＫ３において、CS＃０〜＃３から読み出
された４つのマイクロ命令の内の１つを選択し
て、該マイクロ命令、例えばマイクロ命令の一
方にCS分岐を行うことができることが理解され
る。
分岐の他に、マイクロ命令の演算結果をテスト
回路７でテストした結果（チツプセレクト信号）
に基づいてセツトされるチツプセレクトビツト
２′が設けられており、一般に、アドレスの設定
読み出しデータ迄の論理遅延により、チツプセ
レクトビツトの設定読み出しデータ迄の論理遅
延の方が小さいことから、サイクルＫ２でマイク
ロ命令，′に対するアドレスが確定され、サ
イクルＫ３で該アドレスに対するマイクロ命令
，′を読み出すのに必要なチツプセレクトビ
ツト２′の出力信号（CSEL）を、図示のタイミ
ングで送出すれば良いことに着目し、マイクロ命
令（即ち、２つ前のマイクロ命令）の演算結果
をテスト回路７でテストした信号（チツプセレク
ト信号）で、上記アドレスレジスタ１のチツプセ
レクトビツト２′をセツトし、その出力信号
（CSEL）で、CS＃０３０とCS＃２３０′、又は
CS＃１３１とCS＃３３１′の何れかを選択し、
その出力をドツトオアして得られる２つのマイク
ロ命令から、従来方式のウエイ選択信号
（WSEL）｛この場合は、１つ前のマイクロ命令１
の演算結果をテスト回路７でテストした信号（ウ
エイセレクト信号）でセツトされたウエイ選択ビ
ツト２の出力信号｝で、その何れかを選択するよ
うに制御することにより、前の前のマイクロ命令
、及び前のマイクロ命令に対するCS分岐を
合わせて、分岐数４≧０のCS分岐を構成するこ
とができる。該CS分岐をマイクロ命令から見
れば、次の次のCS分岐を意味し、マイクロ命令
から見れば次のCS分岐を意味していることに
なる。｛第２図、ａ〜ｄ参照｝ 第２図のタイムチヤートにおいては、チツプセ
レクトビツト2′を制御することにより、２つのマ
イクロ命令２，２′の何れかを選択することが示
されているが、この本発明によるCS分岐に、従
来方式のウエイ選択方式を併用すると、該マイク
ロ命令，′は、第１図のCS＃０３０とCS
＃２３０′又はCS＃１３１とCS＃３３１′の何れ
かから読み出された２つのマイクロ命令の何れか
を選択することを意味し、該選択されたマイクロ
命令、又は′で示される２つのマイクロ命令
から、ウエイ選択信号（WSEL）によつてマルチ
プレクサ（MPX）４を制御することにより、そ
の何れかを選択することができるので、結局、サ
イクルＫ３において、CS＃０〜＃３から読み出
された４つのマイクロ命令の内の１つを選択し
て、該マイクロ命令、例えばマイクロ命令の一
方にCS分岐を行うことができることが理解され
る。
以上、詳細に説明したように、本発明の制御記
憶分岐方式は、水平型のマイクロプログラムで制
御される計算機において、前述のように、一般
に、メモリのアドレス読み出しデータ迄の論理
遅延より、チツプセレクト読み出しデータ迄の
論理遅延の方が小さいことを利用して、1τアクセ
ス、2τリードのCSをアクセスするのに、先ず、
アドレスを確定しておき、次にその時実行中の演
算結果を待つて、やや遅れてチツプセレクト信号
を確定するようにし、該チツプセレクト信号によ
つて、ドツトオアされた、例えば２ウエイのCS
読み出し出力の一方を選択するようにしたもので
あるので、該演算結果を出力した次の次のマイク
ロ命令に対するCS分岐が可能になる他、従来技
術による次のマイクロ命令に対するCS分岐を併
用することにより、分岐数≧４のCS分岐が容易
に構成でき、該CS出力を受信する機能ブロツク
に対する入力端子数を増加させないで、CS分岐
数を増加させることができる効果がある。
憶分岐方式は、水平型のマイクロプログラムで制
御される計算機において、前述のように、一般
に、メモリのアドレス読み出しデータ迄の論理
遅延より、チツプセレクト読み出しデータ迄の
論理遅延の方が小さいことを利用して、1τアクセ
ス、2τリードのCSをアクセスするのに、先ず、
アドレスを確定しておき、次にその時実行中の演
算結果を待つて、やや遅れてチツプセレクト信号
を確定するようにし、該チツプセレクト信号によ
つて、ドツトオアされた、例えば２ウエイのCS
読み出し出力の一方を選択するようにしたもので
あるので、該演算結果を出力した次の次のマイク
ロ命令に対するCS分岐が可能になる他、従来技
術による次のマイクロ命令に対するCS分岐を併
用することにより、分岐数≧４のCS分岐が容易
に構成でき、該CS出力を受信する機能ブロツク
に対する入力端子数を増加させないで、CS分岐
数を増加させることができる効果がある。
第１図は本発明の一実施例をブロツク図で示し
た図、第２図は本発明によるCS分岐の動作をタ
イムチヤートで示した図、第３図は従来技術によ
るCS分岐方式をブロツク図で示した図、第４図
は従来方式によるCS分岐の動作をタイムチヤー
トで示した図、 である。 図において、１はアドレスレジスタ、２はウエ
イセレクトビツト、２′はチツプセレクトビツト、
３０，３１，３０′，３１′は制御記憶（CS＃０
〜＃３）、４はマルチプレクサ（MPX）、５はCS
リードレジスタ（CSDR）、６は演算回路、７は
テスト回路、CSEL，WSELは制御信号、，
，〜はマイクロ命令、Ｋ１〜Ｋ３はサイク
ル、をそれぞれ示す。
た図、第２図は本発明によるCS分岐の動作をタ
イムチヤートで示した図、第３図は従来技術によ
るCS分岐方式をブロツク図で示した図、第４図
は従来方式によるCS分岐の動作をタイムチヤー
トで示した図、 である。 図において、１はアドレスレジスタ、２はウエ
イセレクトビツト、２′はチツプセレクトビツト、
３０，３１，３０′，３１′は制御記憶（CS＃０
〜＃３）、４はマルチプレクサ（MPX）、５はCS
リードレジスタ（CSDR）、６は演算回路、７は
テスト回路、CSEL，WSELは制御信号、，
，〜はマイクロ命令、Ｋ１〜Ｋ３はサイク
ル、をそれぞれ示す。
Claims (1)
- 【特許請求の範囲】 １ おのおのが複数のチツプにより構成された複
数のウエイからなる制御記憶から読み出された水
平型のマイクロプログラムで制御される計算機に
おいて、 マイクロ命令の演算結果をテストして、該マイ
クロ命令の次の次のマイクロ命令を読み出すため
前記複数のウエイのそれぞれにおいて前記複数の
チツプの中の一つを選択するチツプセレクト信号
を生成すると共に、前記マイクロ命令の次のマイ
クロ命令を決定するため前記演算中のマイクロ命
令の前のマイクロ命令の演算結果のテスト結果で
チツプ選択されて読み出された前記複数のウエイ
から一つのウエイを選択するウエイ選択信号を生
成するテスト回路と、 前記ウエイ選択信号によつて前記複数のウエイ
から読み出された複数のマイクロ命令から一つを
選択するマルチプレクサとを備え、 前記テスト回路は、或るマイクロ命令による演
算結果をテストして、次の次のマイクロ命令を指
定する前記チツプセレクト信号を出力し、次いで
前記マイクロ命令の次のマイクロ命令の演算結果
をテストしてウエイ選択信号を出力し、 前記マルチプレクサは、該ウエイ選択信号によ
り、前記チツプセレクト信号によつて選択された
前記各ウエイのチツプから読み出された複数のマ
イクロ命令の一つを選択するよう構成したことを
特徴とする制御記憶分岐方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3386485A JPS61216029A (ja) | 1985-02-22 | 1985-02-22 | 制御記憶分岐方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3386485A JPS61216029A (ja) | 1985-02-22 | 1985-02-22 | 制御記憶分岐方式 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS61216029A JPS61216029A (ja) | 1986-09-25 |
| JPH0412850B2 true JPH0412850B2 (ja) | 1992-03-05 |
Family
ID=12398364
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3386485A Granted JPS61216029A (ja) | 1985-02-22 | 1985-02-22 | 制御記憶分岐方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS61216029A (ja) |
Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5585965A (en) * | 1978-12-21 | 1980-06-28 | Hitachi Ltd | Microprogram branch system |
| JPS5822450A (ja) * | 1981-08-03 | 1983-02-09 | バロ−ス・コ−ポレ−シヨン | マイクロプログラムされたデ−タ処理システム |
| JPS5899840A (ja) * | 1981-12-08 | 1983-06-14 | Toshiba Corp | 制御記憶装置 |
| JPS58182755A (ja) * | 1982-04-21 | 1983-10-25 | Hitachi Ltd | マイクロ・プログラム制御方式 |
-
1985
- 1985-02-22 JP JP3386485A patent/JPS61216029A/ja active Granted
Patent Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5585965A (en) * | 1978-12-21 | 1980-06-28 | Hitachi Ltd | Microprogram branch system |
| JPS5822450A (ja) * | 1981-08-03 | 1983-02-09 | バロ−ス・コ−ポレ−シヨン | マイクロプログラムされたデ−タ処理システム |
| JPS5899840A (ja) * | 1981-12-08 | 1983-06-14 | Toshiba Corp | 制御記憶装置 |
| JPS58182755A (ja) * | 1982-04-21 | 1983-10-25 | Hitachi Ltd | マイクロ・プログラム制御方式 |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS61216029A (ja) | 1986-09-25 |
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