JPH09288506A - プログラム可能なシーケンス制御回路 - Google Patents
プログラム可能なシーケンス制御回路Info
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- JPH09288506A JPH09288506A JP8135628A JP13562896A JPH09288506A JP H09288506 A JPH09288506 A JP H09288506A JP 8135628 A JP8135628 A JP 8135628A JP 13562896 A JP13562896 A JP 13562896A JP H09288506 A JPH09288506 A JP H09288506A
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- Japan
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- control
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- circuit
- memory
- signal
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- G—PHYSICS
- G05—CONTROLLING; REGULATING
- G05B—CONTROL OR REGULATING SYSTEMS IN GENERAL; FUNCTIONAL ELEMENTS OF SUCH SYSTEMS; MONITORING OR TESTING ARRANGEMENTS FOR SUCH SYSTEMS OR ELEMENTS
- G05B19/00—Programme-control systems
- G05B19/02—Programme-control systems electric
- G05B19/04—Programme control other than numerical control, i.e. in sequence controllers or logic controllers
- G05B19/05—Programmable logic controllers, e.g. simulating logic interconnections of signals according to ladder diagrams or function charts
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Abstract
(57)【要約】
【課題】 フローチャートの記述と殆んどそのまゝシミ
ュレートする形でプログラム設定することができ、しか
も従来のハードワイヤードロジック方式のもののように
シーケンスの段数に応じてハード的に回路を増加しない
で済み、しかもそれらの結線も必要としないストアード
ロジック方式の汎用型のプログラム可能なシーケンス制
御回路を提供することを課題とする。 【解決手段】 メモリ２１と、メモリアドレス生成回路
２２と、内部制御回路２３と、デコーダを用いた出力信
号選択回路２４とマルチプレクサを用いた入力信号選択
回路２５を設ける。
ュレートする形でプログラム設定することができ、しか
も従来のハードワイヤードロジック方式のもののように
シーケンスの段数に応じてハード的に回路を増加しない
で済み、しかもそれらの結線も必要としないストアード
ロジック方式の汎用型のプログラム可能なシーケンス制
御回路を提供することを課題とする。 【解決手段】 メモリ２１と、メモリアドレス生成回路
２２と、内部制御回路２３と、デコーダを用いた出力信
号選択回路２４とマルチプレクサを用いた入力信号選択
回路２５を設ける。
Description
【０００１】
【発明の属する技術分野】本発明は、本発明者が先に開
発したプログラム可能なシーケンス制御回路（特公昭５
６−２１１７１号公報開示）の改良に関し、詳しくは、
フローチャートの記述と殆んどそのまゝシミユレートす
る形でプログラム設定することができ、シーケンス制御
実行時における１クロックタイムでフローチャート１ス
テージ分の制御動作を行うことができる汎用型のプログ
ラム可能なシーケンス制御回路に関するものである。
発したプログラム可能なシーケンス制御回路（特公昭５
６−２１１７１号公報開示）の改良に関し、詳しくは、
フローチャートの記述と殆んどそのまゝシミユレートす
る形でプログラム設定することができ、シーケンス制御
実行時における１クロックタイムでフローチャート１ス
テージ分の制御動作を行うことができる汎用型のプログ
ラム可能なシーケンス制御回路に関するものである。
【０００２】
【従来の技術】本発明者が先に提案したプログラム可能
なシーケンス制御回路は、図１に示すように、第１〜第
３の端子、即ちシーケンス信号出力端子Ｓ、ジャンプ条
件信号入力端子Ｔ、ジャンプ先指定信号入力端子Ｒを１
組として、之をシーケンス段数に応じて適数組配置し、
且つ各組の第１と第２の端子の信号の各論理積の論理和
を第１の変数とし、当該段の第３の端子の信号の論理値
を第２の変数とし、さらに前段の第１の端子の信号の論
理値を第３の変数として当該段のシーケンス信号の論理
値を定める論理関数の回路を設けると共に、その入出力
信号線を前述のそれぞれの論理に従って前記各端子に接
続し、且つ第１の端子には所要の信号遅延回路を直列に
配して接続することにより前記端子の各組が任意のシー
ケンスプログラムの任意の実行段に対応できるようにし
たことを特徴とするプログラム可能なシーケンス制御回
路である。
なシーケンス制御回路は、図１に示すように、第１〜第
３の端子、即ちシーケンス信号出力端子Ｓ、ジャンプ条
件信号入力端子Ｔ、ジャンプ先指定信号入力端子Ｒを１
組として、之をシーケンス段数に応じて適数組配置し、
且つ各組の第１と第２の端子の信号の各論理積の論理和
を第１の変数とし、当該段の第３の端子の信号の論理値
を第２の変数とし、さらに前段の第１の端子の信号の論
理値を第３の変数として当該段のシーケンス信号の論理
値を定める論理関数の回路を設けると共に、その入出力
信号線を前述のそれぞれの論理に従って前記各端子に接
続し、且つ第１の端子には所要の信号遅延回路を直列に
配して接続することにより前記端子の各組が任意のシー
ケンスプログラムの任意の実行段に対応できるようにし
たことを特徴とするプログラム可能なシーケンス制御回
路である。
【０００３】そして、例えば図２に例示したフローチャ
ートに示す内容をプログラムする場合は、図３に示すよ
うに各端子を接続するという回路構成上の仕様がハード
ワイヤードロジック方式であり、使用上の便利さ、分り
易さは抜群であったが、ハードの規模に相応して上記の
組の数を増加しなければならないことと、結線を必要と
するため使用範囲は自ずから限定されていた。
ートに示す内容をプログラムする場合は、図３に示すよ
うに各端子を接続するという回路構成上の仕様がハード
ワイヤードロジック方式であり、使用上の便利さ、分り
易さは抜群であったが、ハードの規模に相応して上記の
組の数を増加しなければならないことと、結線を必要と
するため使用範囲は自ずから限定されていた。
【０００４】
【発明が解決しようとする課題】そこで本発明は、フロ
ーチャートの記述と殆んどそのまゝシミュレートする形
でプログラム設定することができ、しかも従来のワイヤ
ードロジック方式のもののようにシーケンスの段数に応
じてハード的に回路を増加しないで済み、しかもそれら
の結線も必要としないストアードロジック方式の汎用型
のプログラム可能なシーケンス制御回路を提供すること
を課題とするものである。
ーチャートの記述と殆んどそのまゝシミュレートする形
でプログラム設定することができ、しかも従来のワイヤ
ードロジック方式のもののようにシーケンスの段数に応
じてハード的に回路を増加しないで済み、しかもそれら
の結線も必要としないストアードロジック方式の汎用型
のプログラム可能なシーケンス制御回路を提供すること
を課題とするものである。
【０００５】
【課題を解決するための手段】本発明は、前方式の発明
後、ストアードロジック方式への転換について種々検討
の結果、ようやく、前方式の論理構想をそのまゝ継承す
る形でその実用化に成功したもので、前方式の利点を活
かし、適用範囲（シーケンス段数）の飛躍的な拡大を達
成することができたものである。
後、ストアードロジック方式への転換について種々検討
の結果、ようやく、前方式の論理構想をそのまゝ継承す
る形でその実用化に成功したもので、前方式の利点を活
かし、適用範囲（シーケンス段数）の飛躍的な拡大を達
成することができたものである。
【０００６】すなわち、本発明は、メモリとメモリアド
レス生成回路と、このアドレス生成回路に接続するバ
ス、即ち目的別データ伝送するためのそれぞれのバスの
動作を個別に制御するための内部制御回路と、出力信号
選択回路及び入力信号選択回路を備えたロジックシステ
ムであって、前記メモリには使用上、目的の動作を行わ
せる前提として、外部への出力信号の１つを特定するた
めの第１の制御用コードと、外部よりの入力信号の１つ
を特定するための第２の制御用コードと、また、必要に
より予め定める分岐先コードと、さらに必要により外部
バスを設ける場合には、外部バス制御に関与する規定コ
ードをそれぞれプログラム設定上の仕様にもとづいて事
前に書き込むものとし、
レス生成回路と、このアドレス生成回路に接続するバ
ス、即ち目的別データ伝送するためのそれぞれのバスの
動作を個別に制御するための内部制御回路と、出力信号
選択回路及び入力信号選択回路を備えたロジックシステ
ムであって、前記メモリには使用上、目的の動作を行わ
せる前提として、外部への出力信号の１つを特定するた
めの第１の制御用コードと、外部よりの入力信号の１つ
を特定するための第２の制御用コードと、また、必要に
より予め定める分岐先コードと、さらに必要により外部
バスを設ける場合には、外部バス制御に関与する規定コ
ードをそれぞれプログラム設定上の仕様にもとづいて事
前に書き込むものとし、
【０００７】内部制御回路は、このロジックシステムに
おいて所定の動作を行わせるために、後記の第１〜第３
の制御により、前記メモリアドレスを自動的に更新し
て、クロック信号に同期し継続的に既に書き込んである
目的別の各データをメモリより読み出し、前記制御用コ
ードの１つが読み出されたときは、当該制御用コードに
より前記出力信号選択回路を動作させて、複数の動作予
定の出力信号の１つを動作させ、他方
おいて所定の動作を行わせるために、後記の第１〜第３
の制御により、前記メモリアドレスを自動的に更新し
て、クロック信号に同期し継続的に既に書き込んである
目的別の各データをメモリより読み出し、前記制御用コ
ードの１つが読み出されたときは、当該制御用コードに
より前記出力信号選択回路を動作させて、複数の動作予
定の出力信号の１つを動作させ、他方
【０００８】ｉ） 前記制御用コードと同時に読み出さ
れる別の制御用コードにより、さらに前記入力信号選択
回路を動作させて外部よりの入力信号の１つを特定して
前記内部制御回路に入力させ、
れる別の制御用コードにより、さらに前記入力信号選択
回路を動作させて外部よりの入力信号の１つを特定して
前記内部制御回路に入力させ、
【０００９】ｉｉ） 同様に、外部バスの制御に関与す
る前記規定コードは、直接前記内部制御回路に入力さ
せ、
る前記規定コードは、直接前記内部制御回路に入力さ
せ、
【００１０】ｉｉｉ） 必要により、外部より直接、前
記内部制御回路に入力させる信号を設定する場合も前記
内部制御回路に入力させ、
記内部制御回路に入力させる信号を設定する場合も前記
内部制御回路に入力させ、
【００１１】これらｉ），ｉｉ），ｉｉｉ）の各入力信
号について、その論理値をそれぞれの変数として、これ
らに処理コードを適用すると共に、制御目的別の定義を
行って、それらをデコードすることにより目的の制御関
数を定め、各関数値はすべて統一して真か偽か何れかに
限定することとして、これら当該関数を定めることと
し、その結果別の関数をそれぞれハードロジックとし、
号について、その論理値をそれぞれの変数として、これ
らに処理コードを適用すると共に、制御目的別の定義を
行って、それらをデコードすることにより目的の制御関
数を定め、各関数値はすべて統一して真か偽か何れかに
限定することとして、これら当該関数を定めることと
し、その結果別の関数をそれぞれハードロジックとし、
【００１２】内部制御回路の制御は、当該ハードロジッ
クの各出力信号により、予め定めた通常の順序に対応す
るコードをきめるインクリメンタよりのデータを当該バ
スを通じてアドレス生成回路に入力させる第１の制御、
メモリより出力される分岐先制御コードを同様にアドレ
ス生成回路に入力させる第２の制御、及び外部バスの内
容を同様にアドレス生成回路に入力させる第３の制御を
行い、これら第１〜第３の制御のうち何れか１つを、メ
モリアドレス更新毎に自動的に行うことを特徴とするプ
ログラム可能なシーケンス制御回路である。
クの各出力信号により、予め定めた通常の順序に対応す
るコードをきめるインクリメンタよりのデータを当該バ
スを通じてアドレス生成回路に入力させる第１の制御、
メモリより出力される分岐先制御コードを同様にアドレ
ス生成回路に入力させる第２の制御、及び外部バスの内
容を同様にアドレス生成回路に入力させる第３の制御を
行い、これら第１〜第３の制御のうち何れか１つを、メ
モリアドレス更新毎に自動的に行うことを特徴とするプ
ログラム可能なシーケンス制御回路である。
【００１３】
【作用】本発明によれば、フローチャートの記述を殆ど
そのままシミュレートする形でプログラム設定すること
ができ、シーケンス制御実行時においては１クロックタ
イムでフローチャート１ステージ分のシーケンス制御動
作を行わせることができる。
そのままシミュレートする形でプログラム設定すること
ができ、シーケンス制御実行時においては１クロックタ
イムでフローチャート１ステージ分のシーケンス制御動
作を行わせることができる。
【００１４】
【発明の実施の形態】図４は本発明の実施例のブロック
で、２１はメモリ、２２はメモリアドレス生成回路、２
３は内部制御回路、２４はデコーダを用いた出力信号選
択回路、２５はマルチプレクサを用いた入力信号選択回
路である。なお、図中バス線又は信号線上の記号ｌ，
ｍ，ｓ，ｔ，ｃ等はバスの巾（信号コードの巾）即ちビ
ット数を示すものである。
で、２１はメモリ、２２はメモリアドレス生成回路、２
３は内部制御回路、２４はデコーダを用いた出力信号選
択回路、２５はマルチプレクサを用いた入力信号選択回
路である。なお、図中バス線又は信号線上の記号ｌ，
ｍ，ｓ，ｔ，ｃ等はバスの巾（信号コードの巾）即ちビ
ット数を示すものである。
【００１５】以下、理解を容易にするため、図４に示す
本発明方式にかゝるプログラム可能なシーケンス制御回
路を図１に示した従来方式のプログラム可能なシーケン
ス制御回路と比較し乍ら説明する。
本発明方式にかゝるプログラム可能なシーケンス制御回
路を図１に示した従来方式のプログラム可能なシーケン
ス制御回路と比較し乍ら説明する。
【００１６】両者の外見上の一致点は、それぞれＪｎ，
Ｒｎ，Ｓｌ，Ｔｍ等の記号で示された箇所であるが、こ
れらは前者（先に発明した従来方式）においては実在の
端子名であり、配線がある時はその点の信号名ともな
る。一方後者（本発明）においては実際の入出力信号名
でもあり、プログラム設定上のソフト記号（これは後者
の実配線に相当する）でもある。
Ｒｎ，Ｓｌ，Ｔｍ等の記号で示された箇所であるが、こ
れらは前者（先に発明した従来方式）においては実在の
端子名であり、配線がある時はその点の信号名ともな
る。一方後者（本発明）においては実際の入出力信号名
でもあり、プログラム設定上のソフト記号（これは後者
の実配線に相当する）でもある。
【００１７】即ち、プログラム設定上の仕様は、略同様
となっていることが分る。
となっていることが分る。
【００１８】そして前者においては、基本的論理機能と
して（ａ）シーケンス出力信号Ｓ１，（ｂ）条件入力信
号Ｔｍ，（ｃ）ジャンプ信号Ｊｍを規定し、これら３種
の信号はシーケンス各段に３個を１組みとして設ける各
端子における各入出力信号とし、予め定める論理機能に
より、シーケンス各段における所定の制御動作（Ｓ１か
らの配線によりその信号を用いること）を行わせるもの
である。
して（ａ）シーケンス出力信号Ｓ１，（ｂ）条件入力信
号Ｔｍ，（ｃ）ジャンプ信号Ｊｍを規定し、これら３種
の信号はシーケンス各段に３個を１組みとして設ける各
端子における各入出力信号とし、予め定める論理機能に
より、シーケンス各段における所定の制御動作（Ｓ１か
らの配線によりその信号を用いること）を行わせるもの
である。
【００１９】一方後者においては、前記（ａ）の相応し
て、多数の出力信号（シーケンス出力信号）のうちの１
つを特定するための選択コードＳｌを（ｂ）に相応し
て、多数の入力のうちの１つを特定するための選択コー
ドＴｍを、（ｃ）に相応して、その時点でのメモリアド
レスを特定するための分岐先コードＪｎ，を、それぞ
れ、各シーケンスステージに対応する各メモリアドレス
に書き込むこと、同様に前記後段に相応しては、既にメ
モリに格納してある各データを読み出すことにより、そ
れぞれの信号に関連するそれぞれの論理機能を作動させ
ることにより所定のシーケンス制御動作を行わせるもの
である。
て、多数の出力信号（シーケンス出力信号）のうちの１
つを特定するための選択コードＳｌを（ｂ）に相応し
て、多数の入力のうちの１つを特定するための選択コー
ドＴｍを、（ｃ）に相応して、その時点でのメモリアド
レスを特定するための分岐先コードＪｎ，を、それぞ
れ、各シーケンスステージに対応する各メモリアドレス
に書き込むこと、同様に前記後段に相応しては、既にメ
モリに格納してある各データを読み出すことにより、そ
れぞれの信号に関連するそれぞれの論理機能を作動させ
ることにより所定のシーケンス制御動作を行わせるもの
である。
【００２０】ここで、定義としての用語、前者における
“ジャンプ”は、後者における“分岐”と同義語とす
る。
“ジャンプ”は、後者における“分岐”と同義語とす
る。
【００２１】さらに具体的には、前発明の論理的構成は
【００２２】
【数１】
【００２３】基本ロジックとして、これをシーケンス各
段に固定回路として具備することとしている。
段に固定回路として具備することとしている。
【００２４】このことから、この装置における信号の動
作、即ち信号処理の論理的過程を明確にするには式
（１）に信号実行値を代入すればよい。そのことによっ
て表Ａが得られる。
作、即ち信号処理の論理的過程を明確にするには式
（１）に信号実行値を代入すればよい。そのことによっ
て表Ａが得られる。
【００２５】
【表１】
【００２６】ここで、必要により用語の定義をする。
【００２７】前発明（前者）においては、既述のとおり
シーケンス各段における３つの組の端子をそれぞれＳ，
Ｔ，Ｒとし、Ｓはシーケンス出力信号の出力端子、Ｔは
条件入力信号の入力端子、Ｒはジャンプ信号の入力端子
としている。
シーケンス各段における３つの組の端子をそれぞれＳ，
Ｔ，Ｒとし、Ｓはシーケンス出力信号の出力端子、Ｔは
条件入力信号の入力端子、Ｒはジャンプ信号の入力端子
としている。
【００２８】これらの記号は、その端子自体、その端子
における信号、も同じく表示する。各記号に添字のある
もの、例えばＴｍは複数のＴ端子のうち特定の１つをさ
し、また記号Ｓｌは、シーケンス出力信号またはシーケ
ンス制御信号の何れも指称するが、区別するときは
“ ”等によることとする。
における信号、も同じく表示する。各記号に添字のある
もの、例えばＴｍは複数のＴ端子のうち特定の１つをさ
し、また記号Ｓｌは、シーケンス出力信号またはシーケ
ンス制御信号の何れも指称するが、区別するときは
“ ”等によることとする。
【００２９】シーケンス出力信号とシーケンス制御信号
との違いは、前者が端子に外部配線がない状態で生じて
いる有効信号をさし、後者は配線があってこの有効信号
が利用状態である時のものをさす。
との違いは、前者が端子に外部配線がない状態で生じて
いる有効信号をさし、後者は配線があってこの有効信号
が利用状態である時のものをさす。
【００３０】またシーケンス出力信号は単にシーケンス
信号、シーケンス制御信号は単に制御信号と呼ぶことも
ある。従ってシーケンス信号があって、当該段での制御
信号が存在しない場合もしばしばある。
信号、シーケンス制御信号は単に制御信号と呼ぶことも
ある。従ってシーケンス信号があって、当該段での制御
信号が存在しない場合もしばしばある。
【００３１】さて、前掲の表Ａに戻って、位置Ｉ〜ＩＶ
は動作中の各端子の入出力信号の論理状態のすべてを示
しているが、詳しくは
は動作中の各端子の入出力信号の論理状態のすべてを示
しているが、詳しくは
【００３２】Ｉ Ｒに信号がなく、ジャンプ条件成立信
号が有効でないとき、シーケンス出力は次段に移る
号が有効でないとき、シーケンス出力は次段に移る
【００３３】ＩＩ Ｒに信号がなく、ジャンプ条件成立
信号が有効であるとき当該段のシーケンス出力は“０”
となる従って全段この条件のときは初期状態となる（Ｅ
ＮＤ）。
信号が有効であるとき当該段のシーケンス出力は“０”
となる従って全段この条件のときは初期状態となる（Ｅ
ＮＤ）。
【００３４】ＩＩＩ Ｒに信号があり、ジャンプ条件成
立信号が有効でないとき、シーケンス出力は次段に移
る。
立信号が有効でないとき、シーケンス出力は次段に移
る。
【００３５】ＩＶ Ｒに信号があり、ジャンプ条件成立
信号有効であるとき、シーケンス出力は隣接の何段かを
飛ばして、この段（Ｒに信号のある）に移る。
信号有効であるとき、シーケンス出力は隣接の何段かを
飛ばして、この段（Ｒに信号のある）に移る。
【００３６】と説明できる。
【００３７】本発明においては、既述のとおり、前発明
をストアードロジック方式に変換したことから、システ
ム構成の主体はメモリとなり、従って動作の基本はメモ
リのリード、ライトである。このことは直接、メモリア
ドレスの更新又は変更の操作につながり、これはまた云
うまでもなくメモリアドレスに関するデータの入出力の
制御ということになる。メモリアドレス生成回路におい
て出力信号は出放しであって差し支えないとすれば入力
に関する制御だけが残る。
をストアードロジック方式に変換したことから、システ
ム構成の主体はメモリとなり、従って動作の基本はメモ
リのリード、ライトである。このことは直接、メモリア
ドレスの更新又は変更の操作につながり、これはまた云
うまでもなくメモリアドレスに関するデータの入出力の
制御ということになる。メモリアドレス生成回路におい
て出力信号は出放しであって差し支えないとすれば入力
に関する制御だけが残る。
【００３８】そこで表Ａの論理状態区分に対応する“制
御”を導入するとすれば、先ず表ＡのＩ〜ＩＶについ
て、前記
御”を導入するとすれば、先ず表ＡのＩ〜ＩＶについ
て、前記
【００３９】Ｉ，ＩＩＩと同じ結果を得るための制御を
順序制御
順序制御
【００４０】ＩＩと同じ結果を得るための制御をＥＮＤ
制御
制御
【００４１】ＩＶ同じ結果を得るための制御を分岐制御
【００４２】と規定して、さらにこの内容について図４
と図１を参照しながら定義すると、
と図１を参照しながら定義すると、
【００４３】（Ａ） 順序制御とは、前発明において、
シーケンス出力信号が隣接する次段に移ることである。
に対し本発明においては、通常の順序として定めてある
次のメモリアドレスコード（システム上ではシーケンス
ステージコード、以下同じ）をメモリアドレス生成回路
に設定する操作のことであり、
シーケンス出力信号が隣接する次段に移ることである。
に対し本発明においては、通常の順序として定めてある
次のメモリアドレスコード（システム上ではシーケンス
ステージコード、以下同じ）をメモリアドレス生成回路
に設定する操作のことであり、
【００４４】（Ｂ） ＥＮＤ制御とは、同じく、全段の
シーケンス出力（信号）が、すべて’０’となる（即ち
初期段階に戻る）ことである，に対し本発明においては
関連バスの初期状態をアドレスコードとして、メモリア
ドレス生成回路に設定する操作のことであり
シーケンス出力（信号）が、すべて’０’となる（即ち
初期段階に戻る）ことである，に対し本発明においては
関連バスの初期状態をアドレスコードとして、メモリア
ドレス生成回路に設定する操作のことであり
【００４５】（Ｃ） 分岐制御とは、同じく、シーケン
ス出力を予め任意に指定する他段に生じさせることであ
る，に対し本発明では予め指定する特定のメモリアドレ
スコードをメモリアドレス生成回路に設定する操作のこ
とである。
ス出力を予め任意に指定する他段に生じさせることであ
る，に対し本発明では予め指定する特定のメモリアドレ
スコードをメモリアドレス生成回路に設定する操作のこ
とである。
【００４６】ここで、前記各制御のための論理関数を定
める当り、前発明の論理構想を継承することとし、前記
式（１）の適用範囲を考慮すると、その過程で、先ず
める当り、前発明の論理構想を継承することとし、前記
式（１）の適用範囲を考慮すると、その過程で、先ず
【００４７】
【数２】
【００４８】となる。なぜなら本発明においては図４で
も明らかなようにＳ＝Ｈ＝１であり、さらに入力信号Ｔ
ｌ〜Ｔｍ即ちＴｌ＋Ｔｚ＋…………＋Ｔｍはシステム内
にＴとして入力されていることによる。
も明らかなようにＳ＝Ｈ＝１であり、さらに入力信号Ｔ
ｌ〜Ｔｍ即ちＴｌ＋Ｔｚ＋…………＋Ｔｍはシステム内
にＴとして入力されていることによる。
【００４９】従って、式（１）は、下記式（２）と等価
である。
である。
【００５０】
【数３】
【００５１】便宜のため右辺の括弧を外すと、式（３）
となる。
となる。
【００５２】
【数４】
【００５３】さて、表Ａによると式（１） （即ち式
（３）に同じ）の値は
（３）に同じ）の値は
【００５４】１． 状態区分Ｉ，ＩＩＩにおいては´Ｓ
´即ちＨ／Ｌ何れかの値であり、且つ、この値は式
（１）の第１項にだけ依存している。
´即ちＨ／Ｌ何れかの値であり、且つ、この値は式
（１）の第１項にだけ依存している。
【００５５】２． 同じく、ＩＩにおいては、第１項と
第２項の論理和により、常に´Ｌ´である。
第２項の論理和により、常に´Ｌ´である。
【００５６】３． 同じく、ＩＶにおいては、第１項と
第２項の論理和により、常に´Ｈ´である。
第２項の論理和により、常に´Ｈ´である。
【００５７】以上によりＩ〜ＩＶのすべての制御に関与
できるのは式（１）即ち式（３）の第２項のみである。
できるのは式（１）即ち式（３）の第２項のみである。
【００５８】なお１に関し、本発明においては´Ｓ´
は、既述のように、メモリ書込値によるので、第１項は
無関係となる。
は、既述のように、メモリ書込値によるので、第１項は
無関係となる。
【００５９】よって、本発明における前記主旨の制御関
数は、表Ａの各区分毎の各変数の実行論理値を同式に代
入することにより
数は、表Ａの各区分毎の各変数の実行論理値を同式に代
入することにより
【００６０】
【外２】
【００６１】よって、これらの関数を目的別に整理する
と
と
【００６２】 順序制御関数 Ｘ＝ｘ＋ｘ’………（４）
【００６３】
【外３】
【００６４】が導入される。念のため各関数は更に簡略
化できる。
化できる。
【００６５】これらの関数Ｘ，Ｙ，Ｚをハードロジック
とし、その出力を前記の各制御信号として、図４のＸ、
Ｙ，Ｚのとおり実用化できる。
とし、その出力を前記の各制御信号として、図４のＸ、
Ｙ，Ｚのとおり実用化できる。
【００６６】次に同意の制御関数は別の視点からも随意
に構成できることは云うまでもない。
に構成できることは云うまでもない。
【００６７】例えば、制御に関与する入力信号を規定し
て、任意のコードを適用し、さらにこれらをデコードす
ることによっても同様の目的の関数を得ることができ
る。但し前提として使用目的を定義すること、且つ関数
値を予めＨ／Ｌ何れかに限定することが必須である。
て、任意のコードを適用し、さらにこれらをデコードす
ることによっても同様の目的の関数を得ることができ
る。但し前提として使用目的を定義すること、且つ関数
値を予めＨ／Ｌ何れかに限定することが必須である。
【００６８】又、バスの制御によく用いられる３ステー
トバッファを使用できない時の方法としは、前記デコー
ド出力をエンコードし、その出力コードによりデータ群
を直接（バスを通すことなく）マルチプレクスする方式
もある。
トバッファを使用できない時の方法としは、前記デコー
ド出力をエンコードし、その出力コードによりデータ群
を直接（バスを通すことなく）マルチプレクスする方式
もある。
【００６９】このことについて、さらに詳しく説明する
と、
と、
【００７０】デコード信号は、通常単信号であるので制
御線として使い易い。
御線として使い易い。
【００７１】図６のとおりｅ，ｆ，ｇ，ｈ，ｉはそれぞ
れ別のコード信号をデコードして得られたものとする
と、これを再びエンコードして用いる場合がある。
れ別のコード信号をデコードして得られたものとする
と、これを再びエンコードして用いる場合がある。
【００７２】それは、これらの信号線が動作上競合する
おそれのある場合に、使用上優先順位をつけることで、
それを回避する。これを実現するには、通常プライオリ
ティエンコーダを利用するが、図６に示したとおり、信
号群ｅ〜ｉを優先順位の高いものから、このロジックデ
バイスの端子の指定順位仕様に従ってそれぞれ入力す
る。図６ではｈが第１順位、ｅが第２順位、以下３，
４，５の順位毎にｆ，ｉ，ｇをそれぞれ入力するための
予め配線をする。
おそれのある場合に、使用上優先順位をつけることで、
それを回避する。これを実現するには、通常プライオリ
ティエンコーダを利用するが、図６に示したとおり、信
号群ｅ〜ｉを優先順位の高いものから、このロジックデ
バイスの端子の指定順位仕様に従ってそれぞれ入力す
る。図６ではｈが第１順位、ｅが第２順位、以下３，
４，５の順位毎にｆ，ｉ，ｇをそれぞれ入力するための
予め配線をする。
【００７３】このような回路構成においては、制御線ｅ
〜ｉが、同時に動作してもｈだけを有効とするよう、こ
のデコーダは第１順位の選択コードのみを出力する。
〜ｉが、同時に動作してもｈだけを有効とするよう、こ
のデコーダは第１順位の選択コードのみを出力する。
【００７４】従って、付随するロジックデバイスとして
マルチプレクサに種別毎にデータ例えばデータＡ、デー
タＢ、データＣ…のうちデータＡを第１順位で選択した
いデータであるとすると、そのような結果を得るための
仕様に従って予め配線しておくことにより、同上デバイ
スの出力線に各データ群のうちデータＡだけを出力させ
ることができる。
マルチプレクサに種別毎にデータ例えばデータＡ、デー
タＢ、データＣ…のうちデータＡを第１順位で選択した
いデータであるとすると、そのような結果を得るための
仕様に従って予め配線しておくことにより、同上デバイ
スの出力線に各データ群のうちデータＡだけを出力させ
ることができる。
【００７５】第１順位の処理が終った場合、制御信号ｈ
を無効とする処置をすれば第２順位の処理が行われ、こ
の目的がデータＢを選択するものとすれば、デバイスの
仕様に従いそれを実現出来る配線をしておくことによ
り、制御信号ｅにより同様前記デバイスの出力にデータ
Ｂが得られる。
を無効とする処置をすれば第２順位の処理が行われ、こ
の目的がデータＢを選択するものとすれば、デバイスの
仕様に従いそれを実現出来る配線をしておくことによ
り、制御信号ｅにより同様前記デバイスの出力にデータ
Ｂが得られる。
【００７６】以下ｆ，ｉ，ｇについても同様である。
【００７７】これを例えば図４のメモリアドレス生成回
路２２に入力するとすれば、制御様式は異るが同様の結
果が得られる。
路２２に入力するとすれば、制御様式は異るが同様の結
果が得られる。
【００７８】さらに、前述の“ＥＮＤ制御”の応用拡大
もあり得る。ＥＮＤ制御は、既述のとおり、動作を初期
状態に戻すことであり、この時データは何も与えられな
いことが特徴である。
もあり得る。ＥＮＤ制御は、既述のとおり、動作を初期
状態に戻すことであり、この時データは何も与えられな
いことが特徴である。
【００７９】そこで、この制御過程において、所用のデ
ータを与える措置を並行して行えばそれらのデータをシ
ステムは受け取ることができる。
ータを与える措置を並行して行えばそれらのデータをシ
ステムは受け取ることができる。
【００８０】シーケンス処理の各ステージにおいて、た
またまではあるが便利に利用されている処理事項として
２ウエイ分岐、３ウエイ分岐、多重分岐等があり、さら
に飛越し、割込み等は必ず必要な処理事項でもある。
またまではあるが便利に利用されている処理事項として
２ウエイ分岐、３ウエイ分岐、多重分岐等があり、さら
に飛越し、割込み等は必ず必要な処理事項でもある。
【００８１】これらはすべて前記の主たる制御（ＥＮＤ
及び他の制御）に伴う副次的制御として対処可能であ
り、既述の制御関数の決定の技術をもって容易に必要な
副次的制御を付加することができる。
及び他の制御）に伴う副次的制御として対処可能であ
り、既述の制御関数の決定の技術をもって容易に必要な
副次的制御を付加することができる。
【００８２】ついでに、ＥＮＤ制御と副次的制御を組み
合せた制御の場合、ＥＮＤ制御における´ＥＮＤ´の意
味がなくなるので“特定分岐制御”と呼ぶことにする。
合せた制御の場合、ＥＮＤ制御における´ＥＮＤ´の意
味がなくなるので“特定分岐制御”と呼ぶことにする。
【００８３】これらの副次的制御について、更に具体的
に説明すると、即ち本システムに付加するとすれば図７
のようになる。
に説明すると、即ち本システムに付加するとすれば図７
のようになる。
【００８４】ここで目的別の制御関数を作るに当り、こ
れら制御に関与する新たな原信号（変数）Ｅ，Ｆ，ｒを
追加して、任意の処理コード（ここでは２進コード）を
適用すると表Ｂのようになる。表Ｂにおける各信号（変
数）をもとに、既存ロジックの論理機能も勘案して目的
の制御関数を得るためデコード処理関数を決定すれば、
例えば表Ｂ，右欄の１，２、３，４となる。
れら制御に関与する新たな原信号（変数）Ｅ，Ｆ，ｒを
追加して、任意の処理コード（ここでは２進コード）を
適用すると表Ｂのようになる。表Ｂにおける各信号（変
数）をもとに、既存ロジックの論理機能も勘案して目的
の制御関数を得るためデコード処理関数を決定すれば、
例えば表Ｂ，右欄の１，２、３，４となる。
【００８５】
【表２】
【００８６】ついで、この各関数を処理目的毎に、下記
（１），（２），（３），（４）と定義する。ここで、
（１），（２），（３），（４）と定義する。ここで、
【００８７】（１） ３ウエイ分岐制御とは、モデルデ
ータに比較して´より大´，´より小´，´等しい´，
の何れかによって分岐先を異にする制御である（ついで
ながら２ウエイ分岐とは以上の比較結果のうち１つを落
としたもの）。この制御の要点は、例えば比較回路を設
ける，分岐先データ（３種）を用意する，これに制御を
作動させるということになる。なお、この回路構成及び
制御のあり方は図７の当該部分に示してある。
ータに比較して´より大´，´より小´，´等しい´，
の何れかによって分岐先を異にする制御である（ついで
ながら２ウエイ分岐とは以上の比較結果のうち１つを落
としたもの）。この制御の要点は、例えば比較回路を設
ける，分岐先データ（３種）を用意する，これに制御を
作動させるということになる。なお、この回路構成及び
制御のあり方は図７の当該部分に示してある。
【００８８】（２） 多重分岐とは、本システムにおい
ては、簡単のためその時点で与えられたデータに従って
分岐先をきめるということと解する。従って制御の本質
は既述の´分岐制御´と変りはないが、異なる点は分岐
先をメモリに書き込まないで任意に外部からデータを与
えることである。その制御のあり方は、図７の当該部分
に示したとおりである。
ては、簡単のためその時点で与えられたデータに従って
分岐先をきめるということと解する。従って制御の本質
は既述の´分岐制御´と変りはないが、異なる点は分岐
先をメモリに書き込まないで任意に外部からデータを与
えることである。その制御のあり方は、図７の当該部分
に示したとおりである。
【００８９】（３） 飛越し制御とは、外見は分岐制御
と変りはないが、並行処理を伴うことが異なる。本シス
テムにおいては次の処置の範囲で行うこととする。本シ
ステムでの並行処理とは、別のレジスタにインクリメン
タの内容を移すことである。（回路構成は、図７では省
略）
と変りはないが、並行処理を伴うことが異なる。本シス
テムにおいては次の処置の範囲で行うこととする。本シ
ステムでの並行処理とは、別のレジスタにインクリメン
タの内容を移すことである。（回路構成は、図７では省
略）
【００９０】（４） 割込み制御とは、進行中のプログ
ラムを随時中断して別のプログラムを実行することであ
るが、制御の手順は（３）と同じである。異る点は飛越
制御においては、´処理名目´をプログラムできるが割
込み制御においては、不可であり、従ってアドレスデー
タ（いわゆるベクトル，又はベクタ）も外部から供給し
なければならない。この制御についても図７の当該部分
に示されたとおりである。
ラムを随時中断して別のプログラムを実行することであ
るが、制御の手順は（３）と同じである。異る点は飛越
制御においては、´処理名目´をプログラムできるが割
込み制御においては、不可であり、従ってアドレスデー
タ（いわゆるベクトル，又はベクタ）も外部から供給し
なければならない。この制御についても図７の当該部分
に示されたとおりである。
【００９１】ついでながら、前記（３），（４）におい
ては共に´リターン´処理、本システムでは、前記によ
り別のレジスタに一時保存されたインクリメンタの内容
をもとに戻す処置が必要であるが、´制御´の作成手順
については、既に説明ずみのものと同様であるのでこの
´制御´については省略する。
ては共に´リターン´処理、本システムでは、前記によ
り別のレジスタに一時保存されたインクリメンタの内容
をもとに戻す処置が必要であるが、´制御´の作成手順
については、既に説明ずみのものと同様であるのでこの
´制御´については省略する。
【００９２】さらに、上記と同目的の制御であっても、
説明ずみのものとは異なる方式もあり得るのでその方途
について要点をのべる。
説明ずみのものとは異なる方式もあり得るのでその方途
について要点をのべる。
【００９３】特に上記のうち、表Ｂの（１），（２）に
ついては図７でも分るとおり、すべてシステム外部で構
成できる。従ってわざわざ制御線をつくる必要はないと
も解される。即ちこの制御線はシステムのシーケンス出
力信号（Ｓｌ…Ｓｌ）を必要に応じて随意に使用すれば
よいことになる。
ついては図７でも分るとおり、すべてシステム外部で構
成できる。従ってわざわざ制御線をつくる必要はないと
も解される。即ちこの制御線はシステムのシーケンス出
力信号（Ｓｌ…Ｓｌ）を必要に応じて随意に使用すれば
よいことになる。
【００９４】さらに表Ｂの（３）についても、関連バス
を外部に延長する措置（即ち当該バスの端子をシステム
外縁に設ける）を予めとっておけば、全く同様のことが
云える。
を外部に延長する措置（即ち当該バスの端子をシステム
外縁に設ける）を予めとっておけば、全く同様のことが
云える。
【００９５】これは、本システムの一般使用法にすぎな
いので説明は省略する。但し、プログラムの仕様につい
ては、判断記号に対し、外部制御線の指定（即ち選択制
御コードの記述）が必要となる。
いので説明は省略する。但し、プログラムの仕様につい
ては、判断記号に対し、外部制御線の指定（即ち選択制
御コードの記述）が必要となる。
【００９６】ついでながら、既に述べた各制御関数によ
る当該ハードロジックに代り、ソフトウエアでの処理が
可能なことは、技術的常識であるので、この場合は当然
本発明の適用範囲となる。
る当該ハードロジックに代り、ソフトウエアでの処理が
可能なことは、技術的常識であるので、この場合は当然
本発明の適用範囲となる。
【００９７】次に、本装置のプログラム設定の仕様につ
いて説明する。
いて説明する。
【００９８】図２は、前述のようにフローチャートの１
例であるが、本発明装置においてプログラムする場合、
フロチャートの各ステージにおける各論理要素をなるべ
く簡略形のシンボル（記号）で記述するとすれば図５の
ようにこれらシンボルを殆どそのままメモリに書き込む
ことでよい。
例であるが、本発明装置においてプログラムする場合、
フロチャートの各ステージにおける各論理要素をなるべ
く簡略形のシンボル（記号）で記述するとすれば図５の
ようにこれらシンボルを殆どそのままメモリに書き込む
ことでよい。
【００９９】但し、“：？”は、装置内では入力後キャ
ンセルされるので、特に使用しなくてもよい。
ンセルされるので、特に使用しなくてもよい。
【０１００】ついでに記号Ｓｌ，Ｔｍ，Ｊｎ等に代わる
ものとして、Ｓｌについては、ＭＯＴＯＲ１５，ＯＮ
ＬＡＭＰ２０ ＯＦＦなど、Ｔｍについては光センサ
５、リミットＳＷ７など、Ｊｎについては、いわゆるラ
ベルなどを入力記号としてもよいが、もともとＳｌとＴ
ｍは複数の信号のうちの１つを特定するための制御用コ
ードであることの主旨から、なるべくこれらをそのまま
利用するか、コード自体が、本来の目的に添うものであ
るのが望ましい。
ものとして、Ｓｌについては、ＭＯＴＯＲ１５，ＯＮ
ＬＡＭＰ２０ ＯＦＦなど、Ｔｍについては光センサ
５、リミットＳＷ７など、Ｊｎについては、いわゆるラ
ベルなどを入力記号としてもよいが、もともとＳｌとＴ
ｍは複数の信号のうちの１つを特定するための制御用コ
ードであることの主旨から、なるべくこれらをそのまま
利用するか、コード自体が、本来の目的に添うものであ
るのが望ましい。
【０１０１】但し、本旨にかけ離れた´表現´であって
も、別に設ける変換装置で対処することが可能である。
も、別に設ける変換装置で対処することが可能である。
【０１０２】さて、図３及び図５についてプログラム設
定の実例について説明する。
定の実例について説明する。
【０１０３】但し、その前に、プログラム設定上装置の
内部仕様に関して、メモリに何も書き込まれていないと
きは、メモリ上は´０´即ち論理´Ｌ´としておく。又
Ｒ項については、単独でＲの論理を書き込むことができ
るし、Ｊｎが書き込まれたときは同時にＲ＝Ｈが書き込
まれるものとする。
内部仕様に関して、メモリに何も書き込まれていないと
きは、メモリ上は´０´即ち論理´Ｌ´としておく。又
Ｒ項については、単独でＲの論理を書き込むことができ
るし、Ｊｎが書き込まれたときは同時にＲ＝Ｈが書き込
まれるものとする。
【０１０４】さて、前発明においては、図２のフローチ
ャトに対するプログラム設定として、前述のように図３
のとおりプログラム配線する。一方本発明においては同
じく図５のとおりのメモリ書き込みのソフトウエアとす
る。
ャトに対するプログラム設定として、前述のように図３
のとおりプログラム配線する。一方本発明においては同
じく図５のとおりのメモリ書き込みのソフトウエアとす
る。
【０１０５】図３においては、付記された説明どおり各
段における入出力信号とそれらに伴う結果としての動作
が行われるが、それらに対応して本発明における各動作
状態を説明すると、
段における入出力信号とそれらに伴う結果としての動作
が行われるが、それらに対応して本発明における各動作
状態を説明すると、
【０１０６】ｉ） シーケンスステージ１（メモリアド
レス１）では、メモリ書き込みずみのソフトロジックＪ
３，Ｐ：？がある。
レス１）では、メモリ書き込みずみのソフトロジックＪ
３，Ｐ：？がある。
【０１０７】これらは、図３の第１段のＰの論理がＨな
ら３へ分岐、Ｌなら下へ抜けるに相当する。実行時には
メモリ書き込みずみのＪ３（このとき同時にＲ＝Ｈが書
き込まれることは既述のとおり）のコード、Ｒの論理
値、入力信号ＴｍのＴに相当するＰが読み出される。
ら３へ分岐、Ｌなら下へ抜けるに相当する。実行時には
メモリ書き込みずみのＪ３（このとき同時にＲ＝Ｈが書
き込まれることは既述のとおり）のコード、Ｒの論理
値、入力信号ＴｍのＴに相当するＰが読み出される。
【０１０８】その時の論理動作の状態は
【０１０９】
【表３】
【０１１０】この時Ｒ，Ｐ（即ちＴ）の論理により、Ｔ
＝Ｈなら、本文中に説明のとおり論理関数（６）による
ハードロジックの出力信号Ｚ＝Ｈで分岐制御線Ｚが動作
し、図４によれば、Ｊ３のコードをメモリアドレス生成
回路に入力し、次のステージ即ち´３´を決定する。即
ちステージ３に分岐する。
＝Ｈなら、本文中に説明のとおり論理関数（６）による
ハードロジックの出力信号Ｚ＝Ｈで分岐制御線Ｚが動作
し、図４によれば、Ｊ３のコードをメモリアドレス生成
回路に入力し、次のステージ即ち´３´を決定する。即
ちステージ３に分岐する。
【０１１１】又、Ｔ＝Ｌなら、上の表のとおり同じく
（４）のハードロジックの出力信号Ｘ＝Ｈとなり、順序
制御線Ｘが動作し、図４によれば、インクリメンタ２２
１のアドレスコードをアドレス生成回路２２に設定し、
この場合は次のステージ´２´に進むことになる。
（４）のハードロジックの出力信号Ｘ＝Ｈとなり、順序
制御線Ｘが動作し、図４によれば、インクリメンタ２２
１のアドレスコードをアドレス生成回路２２に設定し、
この場合は次のステージ´２´に進むことになる。
【０１１２】即ち両者の動作は１：１によく対応してい
る。
る。
【０１１３】ｉｉ） ステージ２（メモリアドレス２）
では、前同、ソフトロジックＳｌがある。これは、図３
の第２段の作業Ｓｌに相当する。実行時におけるメモリ
読み出しによりＲ，Ｔ及び制御コードＳ，が各論理回路
に与えられる。この時点で、各信号の論理状態は、
では、前同、ソフトロジックＳｌがある。これは、図３
の第２段の作業Ｓｌに相当する。実行時におけるメモリ
読み出しによりＲ，Ｔ及び制御コードＳ，が各論理回路
に与えられる。この時点で、各信号の論理状態は、
【０１１４】
【表４】
【０１１５】この時、制御コードＳｌにより外部の選択
回路デコーダが作動してシーケンス出力Ｓｌが特定さ
れ、これがシーケンス制御信号として作業´Ｓｌ´とな
る。なお、制御関数値は上表のとおり関数（４）に相当
するロジック回路により順序制御信号Ｘ＝Ｈが出力され
るのでシーケンスは２から３に進むことになる。
回路デコーダが作動してシーケンス出力Ｓｌが特定さ
れ、これがシーケンス制御信号として作業´Ｓｌ´とな
る。なお、制御関数値は上表のとおり関数（４）に相当
するロジック回路により順序制御信号Ｘ＝Ｈが出力され
るのでシーケンスは２から３に進むことになる。
【０１１６】ｉｉ） 次にステージ３においては、Ｑ：
？がある。
？がある。
【０１１７】これは、図３の第３段のＱ＝ＨならＥＮ
Ｄ，Ｑ＝Ｌなら下へ進むに相当する。実行時に、メモリ
よりのデータＲ・Ｑ（Ｔ）が読み出されて、下記の論理
動作により
Ｄ，Ｑ＝Ｌなら下へ進むに相当する。実行時に、メモリ
よりのデータＲ・Ｑ（Ｔ）が読み出されて、下記の論理
動作により
【０１１８】
【表５】
【０１１９】ｉｖ） 以下第４段に対する第４ステージ
のＪ４，Ｔ：？ 第５段に対する第５ステージのＪｚ，Ｋ：？ ，につい
ても両発明の相似の対応は、上述のとおり説明できる。
のＪ４，Ｔ：？ 第５段に対する第５ステージのＪｚ，Ｋ：？ ，につい
ても両発明の相似の対応は、上述のとおり説明できる。
【０１２０】
【発明の効果】以上のとおり、発明によれば、一般に行
われているプログラム言語のように命令、専用語、規約
シンボル、即ちラダー記号、ロジックシンボル等の概念
が殆どないので使用上便利で分りやすく極めて効率的に
プログラムの設定を行うことができる。また、従来方式
のようにシーケンスの段数に応じてハードを増加した
り、結線の手間がなく、従って適用範囲の飛躍的拡大を
達成することができる。
われているプログラム言語のように命令、専用語、規約
シンボル、即ちラダー記号、ロジックシンボル等の概念
が殆どないので使用上便利で分りやすく極めて効率的に
プログラムの設定を行うことができる。また、従来方式
のようにシーケンスの段数に応じてハードを増加した
り、結線の手間がなく、従って適用範囲の飛躍的拡大を
達成することができる。
【図１】従来のプログラム可能なシーケンス制御回路の
ブロック図である。
ブロック図である。
【図２】プログラムしようとするフローチャートの一例
を示す図である。
を示す図である。
【図３】従来のシーケンス制御回路による場合のプログ
ラム配線図を示す図である。
ラム配線図を示す図である。
【図４】本発明の実施例のブロック図である。
【図５】本発明の実施例回路において図２に示すフロー
チャートを実行する場合のプログラム設定（メモリ書き
込み）を示す図である。
チャートを実行する場合のプログラム設定（メモリ書き
込み）を示す図である。
【図６】出力信号選択回路の実施例を示すブロック図で
ある。
ある。
【図７】本発明の異なる実施例の回路図である。
２１ メモリ ２２ メモリアドレス生成回路 ２３ 内部制御回路 ２４ 出力信号選択回路 ２５ 入力信号選択回路
─────────────────────────────────────────────────────
【手続補正書】
【提出日】平成８年７月８日
【手続補正１】
【補正対象書類名】明細書
【補正対象項目名】特許請求の範囲
【補正方法】変更
【補正内容】
【特許請求の範囲】
【手続補正２】
【補正対象書類名】明細書
【補正対象項目名】００１２
【補正方法】変更
【補正内容】
【００１２】 内部制御回路の制御は、当該ハードロジ
ックの各出力信号により、予め定めた通常の順序に対応
するコードをきめるインクリメンタよりのデータを当該
バスを通じてアドレス生成回路に入力させる第１の制
御、メモリより出力される分岐先コードを同様にアドレ
ス生成回路に入力させる第２の制御、及び外部バスの内
容を同様にアドレス生成回路に入力させる第３の制御を
行い、これら第１〜第３の制御のうち何れか１つを、メ
モリアドレス更新毎に自動的に行うことを特徴とするプ
ログラム可能なシーケンス制御回路である。
ックの各出力信号により、予め定めた通常の順序に対応
するコードをきめるインクリメンタよりのデータを当該
バスを通じてアドレス生成回路に入力させる第１の制
御、メモリより出力される分岐先コードを同様にアドレ
ス生成回路に入力させる第２の制御、及び外部バスの内
容を同様にアドレス生成回路に入力させる第３の制御を
行い、これら第１〜第３の制御のうち何れか１つを、メ
モリアドレス更新毎に自動的に行うことを特徴とするプ
ログラム可能なシーケンス制御回路である。
【手続補正３】
【補正対象書類名】明細書
【補正対象項目名】００１４
【補正方法】変更
【補正内容】
【００１４】
【発明の実施の形態】図４は本発明の実施例のブロック
図で、２１はメモリ、２２はメモリアドレス生成回路、
２３は内部制御回路、２４はデコーダを用いた出力信号
選択回路、２５はマルチプレクサを用いた入力信号選択
回路である。なお、図中バス線又は信号線上の記号ｌ，
ｍ，ｓ，ｔ，ｃ等はバスの巾（信号コードの巾）即ちビ
ット数を示すものである。
図で、２１はメモリ、２２はメモリアドレス生成回路、
２３は内部制御回路、２４はデコーダを用いた出力信号
選択回路、２５はマルチプレクサを用いた入力信号選択
回路である。なお、図中バス線又は信号線上の記号ｌ，
ｍ，ｓ，ｔ，ｃ等はバスの巾（信号コードの巾）即ちビ
ット数を示すものである。
【手続補正４】
【補正対象書類名】明細書
【補正対象項目名】００１８
【補正方法】変更
【補正内容】
【００１８】 そして前者においては、基本的論理機能
として（ａ）シーケンス出力信号Ｓ１，（ｂ）条件入力
信号Ｔｍ（ｃ）ジャンプ信号Ｊｎ を規定し、これら３種
の信号はシーケンス各段に３個を組みとして設ける各端
子における各入出力信号とし、予め定める論理機能によ
り、シーケンス各段における所定の制御動作（Ｓ１から
の配線によりその信号を用いること）を行わせるもので
ある。
として（ａ）シーケンス出力信号Ｓ１，（ｂ）条件入力
信号Ｔｍ（ｃ）ジャンプ信号Ｊｎ を規定し、これら３種
の信号はシーケンス各段に３個を組みとして設ける各端
子における各入出力信号とし、予め定める論理機能によ
り、シーケンス各段における所定の制御動作（Ｓ１から
の配線によりその信号を用いること）を行わせるもので
ある。
【手続補正５】
【補正対象書類名】明細書
【補正対象項目名】００１９
【補正方法】変更
【補正内容】
【００１９】 一方後者においては、前記（ａ）に相応
して、多数の出力信号（シーケンス出力信号）のうちの
１つを特定するための選択コードＳ１を（ｂ）に相応し
て多数の入力のうちの１つを特定するための選択コード
Ｔｍを、（ｃ）に相応して、その時点でのメモリアドレ
スを特定するための分岐先コードＪｎ，を、それぞれ各
シーケンスステージに対応する各メモリアドレスに書き
込むこと、同様に前記後段に相応しては、既にメモリに
格納してある各データを読み出すことにより、それぞれ
の信号に関連するそれぞれの論理機能を作動させること
により所定のシーケンス制御動作を行わせるものであ
る。
して、多数の出力信号（シーケンス出力信号）のうちの
１つを特定するための選択コードＳ１を（ｂ）に相応し
て多数の入力のうちの１つを特定するための選択コード
Ｔｍを、（ｃ）に相応して、その時点でのメモリアドレ
スを特定するための分岐先コードＪｎ，を、それぞれ各
シーケンスステージに対応する各メモリアドレスに書き
込むこと、同様に前記後段に相応しては、既にメモリに
格納してある各データを読み出すことにより、それぞれ
の信号に関連するそれぞれの論理機能を作動させること
により所定のシーケンス制御動作を行わせるものであ
る。
【手続補正６】
【補正対象書類名】明細書
【補正対象項目名】００３１
【補正方法】変更
【補正内容】
【００３１】 さて、前掲の表Ａに戻って区分１〜ＩＶ
は動作中の各端子の入出力信号の論理状態のすべてを示
しているが、詳しくは
は動作中の各端子の入出力信号の論理状態のすべてを示
しているが、詳しくは
【手続補正７】
【補正対象書類名】明細書
【補正対象項目名】００３５
【補正方法】変更
【補正内容】
【００３５】 ＩＶＲに信号があり、ジャンプ条件成立
信号が有効であるとき、シーケンス出力は隣接の何段か
を飛ばして、この段（Ｒに信号のある）に移る。
信号が有効であるとき、シーケンス出力は隣接の何段か
を飛ばして、この段（Ｒに信号のある）に移る。
【手続補正８】
【補正対象書類名】明細書
【補正対象項目名】００４６
【補正方法】変更
【補正内容】
【００４６】 ここで、前記各制御のための論理関数を
定めるに当り、前発明の論理構想を継承することとし、
前記式（１）の適用範囲を考慮すると、その過程で、先
ず
定めるに当り、前発明の論理構想を継承することとし、
前記式（１）の適用範囲を考慮すると、その過程で、先
ず
【手続補正９】
【補正対象書類名】明細書
【補正対象項目名】００５８
【補正方法】変更
【補正内容】
【００５８】 即ち、本発明においては′Ｓ′は、既述
のように、メモリ書込値によるので、第１項は無関係と
なる。
のように、メモリ書込値によるので、第１項は無関係と
なる。
【手続補正１０】
【補正対象書類名】明細書
【補正対象項目名】００８５
【補正方法】変更
【補正内容】
【００８５】
【表２】
【手続補正１１】
【補正対象書類名】明細書
【補正対象項目名】００９０
【補正方法】変更
【補正内容】
【００９０】 （４）割込み制御とは、進行中のプログ
ラムを随時中断して別のプログラムを実行することであ
るが、制御の手順は（３）と同じである。異る点は飛越
制御においては、′処理項目′をプログラムできるが割
込み制御においては、不可である。こゝではアドレスデ
ータ（いわゆるベクトル，又はベクタ）も外部から供給
することとする。この制御についても図７の当該部分に
示されたとおりである。
ラムを随時中断して別のプログラムを実行することであ
るが、制御の手順は（３）と同じである。異る点は飛越
制御においては、′処理項目′をプログラムできるが割
込み制御においては、不可である。こゝではアドレスデ
ータ（いわゆるベクトル，又はベクタ）も外部から供給
することとする。この制御についても図７の当該部分に
示されたとおりである。
【手続補正１２】
【補正対象書類名】明細書
【補正対象項目名】００９７
【補正方法】変更
【補正内容】
【００９７】 次に本装置のプログラム設定の仕様につ
いて説明する。分りやすいため、プログラムの各要素は
１ステージ毎に並列的にメモリに格納されるものとする
が、実際には、これら各要素は縦続的に格納することに
しても差支えない。
いて説明する。分りやすいため、プログラムの各要素は
１ステージ毎に並列的にメモリに格納されるものとする
が、実際には、これら各要素は縦続的に格納することに
しても差支えない。
【手続補正１３】
【補正対象書類名】明細書
【補正対象項目名】０１０３
【補正方法】変更
【補正内容】
【０１０３】 但し、その前に、プログラム設定上装置
の内部仕様に関して、メモリに何も書き込まれていない
ときは、メモリ上は′０′即ち論理′Ｌ′としておく。
又Ｒ項については、単独でＲの論理を書き込むことがで
きるし、Ｊｎが書き込まれたときは同時にＲ＝Ｈが書き
込まれるものとする。
の内部仕様に関して、メモリに何も書き込まれていない
ときは、メモリ上は′０′即ち論理′Ｌ′としておく。
又Ｒ項については、単独でＲの論理を書き込むことがで
きるし、Ｊｎが書き込まれたときは同時にＲ＝Ｈが書き
込まれるものとする。
【手続補正１４】
【補正対象書類名】明細書
【補正対象項目名】０１２０
【補正方法】変更
【補正内容】
【０１２０】
【発明の効果】以上のとおり、発明によれば、一般に行
われているプログラム言語のように命令、専用語、規約
シンボル、即ちラダー記号、ロジックゲートシンボル等
の概念が殆どないので使用上便利で分りやすく極めて効
率的にプログラムの設定を行うことができる。また、従
来方式のようにシーケンスの段数に応じてハードを増加
したり、結線の手間がなく、従って適用範囲の跳躍的拡
大を達成することができる。
われているプログラム言語のように命令、専用語、規約
シンボル、即ちラダー記号、ロジックゲートシンボル等
の概念が殆どないので使用上便利で分りやすく極めて効
率的にプログラムの設定を行うことができる。また、従
来方式のようにシーケンスの段数に応じてハードを増加
したり、結線の手間がなく、従って適用範囲の跳躍的拡
大を達成することができる。
【手続補正１５】
【補正対象書類名】図面
【補正対象項目名】図２
【補正方法】変更
【補正内容】
【図２】
Claims (1)
- 【請求項１】 メモリと、メモリアドレス生成回路と、
このアドレス生成回路に接続するバス、目的別のデータ
を伝送するための前記それぞれのバスの動作を個別に制
御するための内部制御回路と、出力信号選択回路及び入
力信号選択回路を備えたロジックシステムであって、前
記メモリには使用上、目的の動作を行わせる前提とし
て、外部への出力信号の１つを特定するための第１の制
御用コードと、外部よりの入力信号の１つを特定するた
めの第２の制御用コードと、また、必要により予め定め
る分岐先コードと、さらに必要により外部バスを設ける
場合には、外部バス制御に関与する規定コードを、それ
ぞれプログラム設定上の仕様にもとづいて事前に書き込
むものとし、 内部制御回路は、このロジックシステムにおいて所定の
動作を行わせるために後記の第１〜第３の制御により、
前記メモリのメモリアドレスを自動的に更新して、クロ
ック信号に同期し継続的に既に書き込んである目的別の
各データをメモリより読み出し、前記制御用コードの１
つが読み出されたときは、当該制御用コードにより前記
出力信号選択回路を動作させて、複数の動作予定の出力
信号の１つを動作させ、他方 ｉ） 前記制御用コードと同時に読み出される別の制御
用コードにより、前記入力信号に選択回路を動作させて
外部よりの入力信号の１つを特定して前記内部制御回路
に入力させ、 ｉｉ） 同様に、外部バスの制御に関与する前記規定コ
ードは、直接前記内部制御回路に入力させ、 ｉｉｉ） 必要により、外部より直接、前記内部制御回
路に入力させる信号を設定する場合も前記内部制御回路
入力させ、 これらｉ），ｉｉ），ｉｉｉ）の各入力信号について、
その論理値をそれぞれの変数として、これらに処理コー
ドを適用すると共に、制御目的別の定義を行って、それ
らをデコードすることにより目的の制御関数を定め、各
関数値はすべて統一して真か偽か何れかに限定すること
として、これら当該関数を定めることとし、その結果別
の関数をそれぞれハードロジックとし、 内部制御同路の制御は、当該ハードロジックの各出力信
号により、予め定めた通常の順序に対応するコードをき
めるインクリメンタよりのデータを当該バスを通じてア
ドレス生成回路に入力させる第１の制御、メモリより出
力される分岐先制御コードを同様にアドレス生成回路に
入力させる第２の制御、及び外部バスの内容を同様にア
ドレス生成回路に入力させる第３の制御を行い、これら
１〜第３の制御のうち何れか１つを、メモリアドレス更
新毎に自動的に行うことを特徴とするプログラム可能な
シーケンス制御回路。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8135628A JP2984913B2 (ja) | 1996-04-23 | 1996-04-23 | プログラム可能なシーケンス制御回路 |
| US08/839,307 US5940313A (en) | 1996-04-23 | 1997-04-18 | Programmable sequence control device simulating flow chart sequences |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8135628A JP2984913B2 (ja) | 1996-04-23 | 1996-04-23 | プログラム可能なシーケンス制御回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH09288506A true JPH09288506A (ja) | 1997-11-04 |
| JP2984913B2 JP2984913B2 (ja) | 1999-11-29 |
Family
ID=15156258
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP8135628A Expired - Fee Related JP2984913B2 (ja) | 1996-04-23 | 1996-04-23 | プログラム可能なシーケンス制御回路 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US5940313A (ja) |
| JP (1) | JP2984913B2 (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US20060195631A1 (en) * | 2005-01-31 | 2006-08-31 | Ramasubramanian Rajamani | Memory buffers for merging local data from memory modules |
| US7827462B2 (en) * | 2005-03-31 | 2010-11-02 | Intel Corporation | Combined command and data code |
Family Cites Families (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4167788A (en) * | 1975-04-05 | 1979-09-11 | Junichi Senba | Programmable sequence control device simulating flow chart sequences |
| US5633813A (en) * | 1994-05-04 | 1997-05-27 | Srinivasan; Seshan R. | Apparatus and method for automatic test generation and fault simulation of electronic circuits, based on programmable logic circuits |
-
1996
- 1996-04-23 JP JP8135628A patent/JP2984913B2/ja not_active Expired - Fee Related
-
1997
- 1997-04-18 US US08/839,307 patent/US5940313A/en not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JP2984913B2 (ja) | 1999-11-29 |
| US5940313A (en) | 1999-08-17 |
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Legal Events
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