JPS6235693B2 - - Google Patents

Description

【発明の詳細な説明】 本発明は制御記憶装置に関する。マイクロプロ
グラムを用いる中央処理装置（以下CPU）にお
いては、マイクロプログラムを制御記憶装置に格
納するが、この制御記憶装置の構成がそのCPU
の性能を決定する程重要である。

とくに、その高速化のためには従来から種々の
工夫がなされている。

その一つとして、制御記憶装置を２バンク化
し、条件分岐のマイクロ命令に対しては、その条
件成立側および条件不成立側の両方の分岐先メモ
リに同時にアクセスし、条件成立の場合に行うべ
き次の命令と条件不成立の場合に行うべき次の命
令とを、まだ条件の成立・不成立が決定する前か
ら読出しを開始し、これが読み出されてマイクロ
命令レジスタに格納される時点で、そのときまで
にすでに得られている分岐条件の成立・不成立の
結果に応答して、読み出された二つのマイクロ命
令のうちのいずれか一方を選択し、これをマイク
ロ命令レジスタに格納するという方式が用いられ
ている。

しかし、最近の高集積化されたメモリ素子を制
御メモリに利用しようとするとメモリ素子の構成
上から、２バンク化が必らずしも有利とはいえな
くなつている。

すなわち、64KビツトRAM（ランダムアクセ
スメモリ）等の高集積化されたメモリ集積回路が
現われているが、一般に、これらのRAMは１メ
モリアドレス当り１ビツトの容量をもつ構成のチ
ツプであり、例えば64KビツトRAMを用いて１
メモリアドレス当り32ビツトの容量を有するメモ
リ回路を構成すると、64KビツトRAMチツプ32
個必要となり、その全記憶容量は32÷８×64＝
256Kバイトとなる。これが最小のメモリ単位と
なりこれより小さくすることはできない。これは
制御メモリとして用いるためにはやゝ容量が大き
すぎその一部を使用することになる。

２バンク化する場合には、１バンクの場合の半
分の容量のものを２組必要とすることになるが、
上述のように、最小単位が256Kバイトでありこ
れを半分にすることができないので、２バンク化
しなくてもすでに必要以上の容量のものが、これ
を２バンク化することでますますその不整合度を
大きくしてしまうことになる。

そこで、上述の２バンク方式の１バンク化が以
下のようにして、行なわれている。すなわち、条
件分岐マイクロ命令が現われると、まず、その条
件不成立側（但し条件不成立になる確率の高いも
のとする）をアクセスし、その側の分岐先命令を
読み出してマイクロ命令レジスタに格納し、実際
に条件不成立の場合にはこの命令をそのまま用
い、またもし逆に、条件が成立した場合には、す
でに読み出されているマイクロ命令の実行を抑止
し、再び制御メモリをアクセスしなおして条件成
立側の分岐先命令を読み出し、これをマイクロ命
令レジスタに格納して用いる。

この方式は、条件成立・不成立の確率の差が大
きい場合には有効であるが、両者の差が小さい場
合（つまり、おのおの発生確率が50％に近い場
合）には必らずしも有利な方式とはいい難い。

本発明の目的は従来の上述の欠点を除去するに
ある。

静的な随時読出し可能メモリ素子で構成され複
数のマイクロ命令を格納する制御メモリと、読出
しクロツク、所定の第１時間だけ読出しクロツク
から遅延した反転クロツクおよび第１時間より長
い所定の第２時間だけ読出しクロツクから遅延し
たラツチクロツクを発生するクロツク発生制御回
路と、 入力するアドレスを読出しクロツクに応答して
保持しこの保持アドレスが変化する度に制御メモ
リの保持アドレスを読出すアドレスレジスタと、 反転クロツクに応答してアドレスレジスタの特
定の１ビツトを強制的に反転するアドレスビツト
反転回路と、 制御メモリから読出されたマイクロ命令をラツ
チクロツクに応答して保持するマイクロ命令レジ
スタとを有し、 マイクロ命令レジスタが保持するマイクロ命令
が条件分岐マイクロ命令であるときにはクロツク
発生制御回路は分岐条件の成立・不成立に応じて
そのときの読出しサイクルにおけるラツチクロツ
ク以降の全クロツクを第１時間だけ遅延させるよ
うに動作することを特徴とする。

つぎに、図面を参照して本発明を詳細に説明す
る。

第１図は本発明の一実施例を示すブロツク図で
ある。

本実施例は、制御メモリ１、マイクロ命令レジ
スタ２、デコーダ３、アドレスレジスタ４、アド
レスレジスタビツト反転回路５、クロツク発生制
御回路６および切替論理回路７を含む。

さて、制御メモリ１の中に格納されているマイ
クロ命令は、アドレスレジスタ４により指定され
たメモリアドレスからマイクロ命令レジスタ２に
読み出され、デコーダ３で解読されて実行され
る。

本実施例で用いる各マイクロ命令は第２図に示
すようにオペレーシヨンフイールドOPとアドレ
スフイールドADとを含んでいる。

また、条件分岐マイクロ命令の分岐条件が成立
しなかつた場合の分岐先アドレスと、分岐条件が
成立した場合の分岐先アドレスとは、後述のよう
に、等価的にアドレスレジスタ４の最低位のビツ
トだけが異なる値で指定できるように構成されて
いる。すなわち、分岐条件が成立しなかつた場合
の分岐先アドレスを奇数アドレスとすると、分岐
条件が成立した場合の分岐先アドレスはそのアド
レスから１を引いた偶数アドレスになり、また逆
に分岐条件が成立しなかつた場合の分岐先アドレ
スを偶数アドレスとすると、分岐条件が成立した
場合の分岐先アドレスはそのアドレスに１を加え
た奇数アドレスとなるような相対関係をもつよう
になつているとする。

さて、マイクロ命令レジスタ２に読み出し格納
されたマイクロ命令のオペレーシヨンコードフイ
ールドOPはデコーダ３によつて解読され、この
命令の実行すべき処理が決定される。

一方、読み出された命令のアドレスフイールド
ADはアドレスレジスタ４に転送され、次に読み
出すべきマイクロ命令の制御メモリ１中のメモリ
アドレスを指定する。

アドレスレジスタ４の、この転送された内容を
用いての制御メモリ１に対する読み出しのための
メモリアクセスは、クロツク発生制御回路６で発
生制御される読出しクロツクRCLにより行なわ
れる。回路６で発生制御される各クロツクは第３
図に示すように一定の周期Ｔをもち相互に同期し
ている。

さて、第３図のクロツクRCLの最初のパルス
RCL１によりあるマイクロ命令のアドレスフイ
ールドADがアドレスレジスタ４に格納され、同
時に同じパルスRCL１によりこのアドレスを用
いて制御メモリ１に対するメモリアクセスを開始
したとする（実際にはアドレスレジスタ４に格納
するためのパルスと、格納された結果の値を用い
て行なうメモリアクセスのパルスとは一般に同じ
ものでなく、後者がある遅れ時間を持つ必要があ
るが、現在の説明の本質には関係しないので、簡
単にするためにクロツクRCLの同じパルスによ
りアドレスレジスタ４に対する格納と、この格納
された内容を用いてのメモリアクセスとを行なう
ものと仮定する。また一般には制御メモリは高速
性を必要とするためスタテイツク型RAM（ラン
ダムアセスメモリ）を使用するので制御メモリに
対するメモリアクセスのパルスは不要の場合が多
いが説明の都合上メモリアクセス開始のタイミン
グを指定する信号としてメモリアクセスのための
パルスを必要とすると仮定する）。

これがすむと、アドレスレジスタ４の最低位の
ビツトはビツト反転回路５により反転される。こ
の反転は、回路６より発生制御される反転クロツ
クICLを用いて行なわれる。この最低位のビツト
が反転されたアドレスレジスタ４の内容を用いて
クロツクICLの同じパルスを用いて再び制御メモ
リ１に対するメモリアクセスを行なう。

第３図に示すように、前記読出しクロツク
RCLと反転クロツクICLとはTDの位相差があ
る。つまり、クロツクRCLのパルスRCL１によ
りあるマイクロ命令のアドレスフイールドADを
用いてメモリアクセスが行なわれると、それより
TDだけ遅れた時点で、クロツクICLのパルスICL
１によりこのアドレスフイールドの最低位のビツ
トだけが反転され、さらにこの反転された値を用
いて同じパルスICL１により、再びメモリアクセ
スが行なわれることになる。

この位相差（遅れ時間）TDは、クロツクRCL
によるメモリアクセスが行なわれその結果読み出
されるマイクロ命令と、クロツクICLによるメモ
リアクセスが行なわれその結果読み出されるマイ
クロ命令との間に相互干渉による誤りが生じない
範囲で、できるだけ小さい値が選ばれている。こ
れについては後述する。

さて、クロツクRCLのRCL１パルスによりメ
モリアクセスされた制御メモリ１の内容（あるマ
イクロ命令のアドレスフイールドADで指定され
た該マイクロ命令のつぎに行うべきマイクロ命
令）は、RCL１パルスの開始時点から、第３図
に示すTAだけ遅れた時点で、読み出されたすべ
てのビツトがマイクロ命令レジスタ２の入力側に
確立するものとする（但し、このTAは特定のパ
ルスRCL１に対する値ではなく、制御メモリ１
に対して常に成立する値とする。つまり、あるパ
ルスを用いてメモリアクセスを行なうと、そのパ
ルスよりTAだけ遅れた時点で、このメモリアク
セスの結果読み出された内容がマイクロ命令レジ
スタ２の入力側に必らず確立するものとする）。
従つて、クロツクRCLに対してTAだけ位相の遅
れた、回路６で発生制御されるラツチクロツク
LCLを用いて、マイクロ命令レジスタ２をラツ
チすれば、クロツクRCLによるメモリアクセス
の結果読み出されたマイクロ命令は、必らずマイ
クロ命令レジスタ２に読み出し格納されることに
なる。現在の例では、パルスRCL１によるメモ
リアクセスの結果読み出されたマイクロ命令は、
ラツチクロツクLCLのパルスLCL１によりマイ
クロ命令レジスタ２に読み出し格納される。

同様に、クロツクICLのパルスICL１によるメ
モリアクセスの結果読み出された制御メモリ１の
内容（上述のマイクロ命令の、アドレスフイール
ドADの最低位のビツトが反転した値で指定され
るマイクロ命令）は、パルスICL１よりTAだけ
遅れた時点ですべてのビツトがマイクロ命令レジ
スタ２の入力側に確立する。従つて、もし、前記
パルスLCL１よりTDだけおくれたパルスLCL′１
（パルスLCL′１はICL１に対してTAだけ遅れて
いるのでパルスLCL１に対してはTDだけ遅れ
る）を用いてマイクロ命令レジスタ２をラツチす
ればこのパルスICL１によるメモリアクセスの結
果読み出されたマイクロ命令をレジスタ２にラツ
チできることになる（但し実際にはこの時点では
LCL′１のパルスは用いられない）。

以上の説明より明らかなように、本実施例にお
いてはクロツクRCLよりTAだけ位相（時間）の
おくれたクロツクLCLを用いてマイクロ命令レ
ジスタ２をラツチすることにより、各マイクロ命
令のアドレスフイールドADで指定されるアドレ
スのマイクロ命令がつぎつぎにマイクロ命令レジ
スタ２に読み出され、これが解読実行されること
により、条件分岐マイクロ命令が現われないかぎ
りマイクロプログラムは正常に進行する。

さて、条件分岐マイクロ命令がマイクロ命令レ
ジスタ２に読み出し格納された場合の本実施例の
動作はつぎのようになる。

今、第３図のラツチクロツクLCLのパルス
LCL２を用いてレジスタ２に格納されたマイク
ロ命令が条件分岐マイクロ命令であつたと仮定す
る。この命令のオペレーシヨンフイールドOPが
デコーダ３で解除され、これが条件分岐マイクロ
命令であることが識別されると、この命令で指定
されている分岐条件の成立・不成立をテストする
ための動作が開始される。

それとともに、まだこのテスト結果が判明する
前の時点で、この条件分岐マイクロ命令のアドレ
スフイールドADはアドレスレジスタ４に転送さ
れ、クロツクRCLのパルスRCL３でレジスタ４
に格納されるとともに、同じパルスRCL３によ
り、この格納されたアドレスレジスタ４の値を用
いて制御メモリ１に対するメモリアクセスを開始
する。

なお、本実施例の条件分岐マイクロ命令のアド
レスフイールドADには、分岐条件が不成立の場
合に分岐すべきマイクロ命令のメモリアドレスが
指定されている。前述のように、この条件分岐マ
イクロ命令の、条件成立の場合に分岐すべきマイ
クロ命令のメモリアドレスは、等価的にこのアド
レスフイールドADの最低位のビツトだけを反転
して得られるアドレスである。

さて、前述のパルスRCL３の時点からTD時間
だけ経過すると、クロツクICLのパルスICL３が
反転回路５に加わり、アドレスレジスタ４の最低
位のビツトを反転し、アドレスレジスタ４の内容
を分岐条件が成立した場合に分岐すべきマイクロ
命令のメモリアドレスを指定するように変更す
る。同時に同じパルスICL３によりこのレジスタ
４の内容を用いて制御メモリ１に対するメモリア
クセスを開始する。

以上の動作により、条件分岐マイクロ命令の分
岐条件不成立の場合に分岐すべきマイクロ命令
は、クロツクRCLの前記パルスRCL３よりTAだ
けおくれたパルス（クロツクLCLの前記パルス
LCL２のつぎに現われるべき第３図LCL３′で示
されるパルス）によつてマイクロ命令レジスタ２
にラツチ格納することができ、また、条件分岐マ
イクロ命令の分岐条件成立の場合に分岐すべきマ
イクロ命令は、クロツクICLの前記パルスICL３
よりTAだけおくれたパルス（これば第３図の上
記パルスLCL３′よりもTDだけおくれたパルス
LCL３）によつてマイクロ命令レジスタ２にラ
ツチ格納することができることになる。このいず
れのマイクロ命令を選択して格納するか（つまり
いずれの側に分岐するか）は以下のようにして行
なわれる。

前述の分岐条件の成立・不成立をテストするた
めの動作が開始すると、このテスト結果は、この
動作を開始してから少くとも周期Ｔの時間以内
に、ステータス情報７００として切替論理回路７
に与えられる。すなわち、この条件分岐マイクロ
命令がパルスLCL２によつて、レジスタ２に格
納されてから、一定のテスト時間TS（但しTS＜
Ｔ）だけ経た時点において、クロツクLCLのつ
ぎのパルスLCL３′が現われる前の時点に確定
し、分岐条件が不成立の場合にはこの時点におい
て、前記ステータス情報７００は確実に“０”に
なり、またもし、分岐条件が成立した場合にはス
テータス情報７００は確実に“１”になる。

さて、切替論理回路７には、デコーダ３が条件
分岐マイクロ命令を解読したときに“１”を出力
する条件分岐マイクロ命令検出信号ライン３００
と、前記ステータス情報７００と、クロツグ
LCLよりも前記一定のテスト時間TSだけ遅れた
時点を指定するタイミング信号７０１（これはク
ロツクLCLよりTSだけ位相（時間）のおくれた
クロツクを用いればよい）とが供給されている。
切替論理回路７は、これらのすべての信号が
“１”になつた時点（すなわち、条件分岐マイク
ロ命令が解読され、かつその分岐条件の成立が確
定した時点）でクロツク制御回路６に対して切替
信号７０２を発生する。

この信号７０２の供給を受けると、クロツク制
御回路６は直ちにクロツクLCLの位相（時間）
をTDだけ遅らせる。この結果、クロツクLCLの
前記パルスLCL２のつぎのパルスは、第３図の
LCL３′で示す通常の時点では発生せず、そのか
わり、それよりもさらにTDだけおくれたパルス
LCL３の時点に発生し、マイクロ命令レジスタ
２をラツチする。このため、マイクロ命令レジス
タ２には、クロツクICLのパルスICL３によるメ
モリアクセスの結果読み出されたマイクロ命令
（つまり、条件分岐命令のアドレスフイールドAD
の最低位のビツトが反転した値で指定されるメモ
リアドレスから読み出された命令、すなわち条件
が成立したときに分岐すべきマイクロ命令）がラ
ツチ格納され、分岐条件が成立した場合の正しい
分岐先アドレスに分岐したことになる。

分岐条件が成立しない場合には、上述の説明よ
り明らかなように、回路７が全く切替信号７０２
を生じないため、条件分岐マイクロ命令のアドレ
スフイールドADで指定されるメモリアドレスの
マイクロ命令が、クロツクLCLの切替が行なわ
れない場合の通常パルスLCL３′でマイクロ命令
レジスタ２にラツチされる。勿論、この場合には
分岐条件が成立しない場合の正しい分岐先に分岐
することになる。

さて、分岐条件が成立した場合には、TDだけ
位相（時間）遅延の与えられた新らしいラツチク
ロツクLCLの最初のパルスLCL３によつて、分
岐条件が成立した場合の分岐先アドレスのマイク
ロ命令がマイクロ命令レジスタ２にラツチされる
とともに、クロツクRCLおよびクロツクICLとも
にそれぞれTDだけ位相（時間）遅延が与えられ
る。この結果、この時点以後クロツクRCL、ク
ロツクICLおよびクロツクLCLの相互時間関係は
最初に述べた状態に戻り、その結果、各マイクロ
命令のアドレスフイールドADで指定されるメモ
リアドレスから読み出されたマイクロ命令がつぎ
に実行すべきマイクロ命令としてマイクロ命令レ
ジスタ２に読み出しラツチされ、かくしてマイク
ロプログラムは正常に進行する。

なお、当然のことながら、本実施例においても
発生する確率が低い側を分岐条件が成立する側に
選ぶものとする。

また、前記TDの値は次のようにして決まる。
まず、第４図に示すように、パルスＰ１によつ
て、最初のメモリアクセスを行なつたと仮定す
る。このパルスＰ１によるメモリアクセスの結果
読み出された制御メモリ１の内容はマイクロ命令
レジスタ２の入力側に現われるが、この現われる
までの最小時間Ｔ１と仮定し、またその最大時間
をＴ２と仮定する。従つて、Ｔ２以後にはパルス
Ｐ１によるメモリアクセスの結果読み出されたメ
モリアドレスの内容は確実にレジスタ２の入力側
に確立することになる。今、ラツチ時点の前後に
それぞれＢ／２の時間幅だけのマージンをとり、
前記パルスＰ１よりTDだけ遅れた第２のパルス
Ｐ２によつてつぎのメモリアクセスを行なつたと
き、最悪の場合でも、このＰ２によるメモリアク
セスの結果読み出されたメモリアドレスの内容が
この設定したマージンの中に入らないようにした
とすると、第４図から明らかなように、 TD＋T1T2＋Ｂ の関係が成立する。これからTDの最小値は TD＝T2−T1＋Ｂ ……(1) に設定することができる。一般に前記各クロツク
の周期ＴはＴ＞T2に選ぶ必要があるので（そう
しないと、あるマイクロ命令を読み出し、その読
み出したマイクロ命令のアドレスフイールドの指
定によつて次のマイクロ命令を読み出すというシ
ーケンスが不可能になる）、Ｂを適当に選ぶこと
により上記(1)式からTD＜Ｔとすることがでる。
また、この場合の前記TAの値は TA＝T2＋Ｂ／２ となる。

以上の説明で明らかな通り、本実施例による
と、条件分岐マイクロ命令が現われた場合、分岐
条件が成立しない場合の処理時間はＴとなり、ま
た分岐条件が成立した場合の処理時間はＴ＋TD
となる。TDの大きさは制御メモリ１の二つの異
なるメモリアドレスからその内容を相互に妨害を
与えることなく読み出せる最小時間間隔で定ま
り、前述のようにTD＜Ｔに設定することができ
る。

これに対して、前述の１バンク化した従来方式
は、分岐条件が成立しない場合の処理時間は本実
施と同様にＴであるが、分岐条件が成立した場合
の処理時間が2Tとなるため、本実施例の方が処
理速度を速くできることは明らかである。

また、本実施例は簡単なハードウエアを用いて
実現できるという利点がある。

なお、本実施例においては、分岐条件成立の場
合と分岐条件不成立の場合の分岐先メモリアドレ
スの区別として、アドレスレジスタの最低位のビ
ツトを反転するように説明したが、これは何も最
低位ビツトに限定する必要はなく予め定めた適当
な位置のビツトを反転して同様に行うことができ
る。

なおまた、本実施例においてはマイクロ命令の
形式としてオペレーシヨンコードフイールドOP
を一個としたがこれは一例にすぎず一個にかぎる
ものでないことは明らかである。

以上のように本発明を用いると、簡単なハード
ウエアで、条件分岐マイクロ命令に対する高速処
理を可能とし、CPUの性能向上を達成できる。

【図面の簡単な説明】

第１図は本発明の一実施例を示すブロツク図、
第２図は本実施例で使用されるマイクロ命令のフ
オーマツトを説明するための図、第３図は本実施
例の動作を説明するためのタイムチアートおよび
第４図は本実施例で使用されているパラメータを
説明するためのタイムチヤートである。 図において、１……制御メモリ、２……マイク
ロ命令レジスタ、３……デコーダ、４……アドレ
スレジスタ、５……アドレスビツト反転回路、６
……クロツク発生制御回路、７……切替論理回
路。

Claims (1)

1. 【特許請求の範囲】 １ 静的な随時読出し可能メモリ素子で構成され
   複数のマイクロ命令を格納する制御メモリと、 読出しクロツク、所定の第１時間だけ読出しク
   ロツクから遅延した反転クロツクおよび第１時間
   より長い所定の第２時間だけ読出しクロツクから
   遅延したラツチクロツクを発生するクロツク発生
   制御回路と、 入力するアドレスを前記読出しクロツクの応答
   して保持しこの保持アドレスが変化する度に制御
   メモリの保持アドレスを読出すアドレスレジスタ
   と、反転クロツクに応答してアドレスレジスタの
   特定の１ビツトを強制的に反転するアドレスビツ
   ト反転回路と、 前記制御メモリから読出されたマイクロ命令を
   ラツチクロツクに応答して保持するマイクロ命令
   レジスタとを有し、 マイクロ命令レジスタが保持するマイクロ命令
   が条件分岐マイクロ命令であるときにはクロツク
   発生制御回路は分岐条件の成立・不成立に応じて
   そのときの読出しサイクルにおけるラツチクロツ
   ク以降の全クロツクを第１時間だけ遅延させるよ
   うに動作することを特徴とする制御記憶装置。