JP2002197862A - 半導体記憶装置 - Google Patents
半導体記憶装置Info
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- JP2002197862A JP2002197862A JP2000398032A JP2000398032A JP2002197862A JP 2002197862 A JP2002197862 A JP 2002197862A JP 2000398032 A JP2000398032 A JP 2000398032A JP 2000398032 A JP2000398032 A JP 2000398032A JP 2002197862 A JP2002197862 A JP 2002197862A
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- 239000004065 semiconductor Substances 0.000 title claims abstract description 22
- 102100024165 G1/S-specific cyclin-D1 Human genes 0.000 abstract description 6
- 101000980756 Homo sapiens G1/S-specific cyclin-D1 Proteins 0.000 abstract description 6
- 102100040862 Dual specificity protein kinase CLK1 Human genes 0.000 description 12
- 102100021569 Apoptosis regulator Bcl-2 Human genes 0.000 description 7
- 108091012583 BCL2 Proteins 0.000 description 7
- 230000000630 rising effect Effects 0.000 description 4
- 230000001360 synchronised effect Effects 0.000 description 4
- 102100040856 Dual specificity protein kinase CLK3 Human genes 0.000 description 3
- 101000749304 Homo sapiens Dual specificity protein kinase CLK3 Proteins 0.000 description 3
- 238000010586 diagram Methods 0.000 description 3
- 102100040844 Dual specificity protein kinase CLK2 Human genes 0.000 description 2
- 102100040858 Dual specificity protein kinase CLK4 Human genes 0.000 description 2
- 101000749294 Homo sapiens Dual specificity protein kinase CLK1 Proteins 0.000 description 2
- 101000749291 Homo sapiens Dual specificity protein kinase CLK2 Proteins 0.000 description 2
- 101000749298 Homo sapiens Dual specificity protein kinase CLK4 Proteins 0.000 description 2
- 238000000034 method Methods 0.000 description 2
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-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
- G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
- G11C7/1015—Read-write modes for single port memories, i.e. having either a random port or a serial port
- G11C7/1045—Read-write mode select circuits
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
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- G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
- G11C7/1015—Read-write modes for single port memories, i.e. having either a random port or a serial port
- G11C7/1018—Serial bit line access mode, e.g. using bit line address shift registers, bit line address counters, bit line burst counters
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Abstract
(57)【要約】
【課題】 バースト長を任意に設定することが可能な半
導体記憶装置を提供する。 【解決手段】 外部アドレスがアドレスレジスタＡＲに
入力され、その出力である内部アドレスがバースト長
決定回路ＢＬＤに与えられ、バースト長設定信号／ＢＬ
が規定するタイミングにおけるこの外部アドレスのレベ
ルに応じてバースト長が決定され、バイナリカウンタ／
ロジックＢＣＬ１がバースト用内部アドレスＡｘ’’
−Ａ０’’と内部アドレスＡ１６’−Ａ（ｘ＋１）’
とをメモリセルアレイＭＣＡに出力する。これにより、
所望のバースト長を有するデータを入出力することがで
きる。
導体記憶装置を提供する。 【解決手段】 外部アドレスがアドレスレジスタＡＲに
入力され、その出力である内部アドレスがバースト長
決定回路ＢＬＤに与えられ、バースト長設定信号／ＢＬ
が規定するタイミングにおけるこの外部アドレスのレベ
ルに応じてバースト長が決定され、バイナリカウンタ／
ロジックＢＣＬ１がバースト用内部アドレスＡｘ’’
−Ａ０’’と内部アドレスＡ１６’−Ａ（ｘ＋１）’
とをメモリセルアレイＭＣＡに出力する。これにより、
所望のバースト長を有するデータを入出力することがで
きる。
Description
【０００１】
【発明の属する技術分野】本発明は半導体記憶装置に係
わり、特にバースト動作を行うものに関する。
わり、特にバースト動作を行うものに関する。
【０００２】
【従来の技術】半導体記憶装置には、システム側からの
クロック入力に同期して動作する同期型ＳＲＡＭが存在
し、所定のビット長のデータを連続してシリアルに入出
力するバースト動作を行うものがある。ここで、連続す
るデータ長をバースト長と称する。
クロック入力に同期して動作する同期型ＳＲＡＭが存在
し、所定のビット長のデータを連続してシリアルに入出
力するバースト動作を行うものがある。ここで、連続す
るデータ長をバースト長と称する。
【０００３】従来の同期型ＳＲＡＭは、図５に示される
ようにアドレスレジスタＡＲ、バイナリカウンタ／ロジ
ックＢＣＬ２、メモリセルアレイＭＣＡを備えていた。
ようにアドレスレジスタＡＲ、バイナリカウンタ／ロジ
ックＢＣＬ２、メモリセルアレイＭＣＡを備えていた。
【０００４】アドレスレジスタＡＲは、図示されていな
いシステム側から例えば１７ビットの外部アドレスＡ１
６−Ａ０と、システム側クロックＣＬＫとを入力され、
クロックＣＬＫに同期して保持し、メモリセルアレイＭ
ＣＡにアドレスＡ１５−Ａ０を出力する。さらに、１７
ビットのうち下位２ビットのアドレスＡ１−Ａ０をバイ
ナリカウンタ／ロジックＢＣＬ２に与える。
いシステム側から例えば１７ビットの外部アドレスＡ１
６−Ａ０と、システム側クロックＣＬＫとを入力され、
クロックＣＬＫに同期して保持し、メモリセルアレイＭ
ＣＡにアドレスＡ１５−Ａ０を出力する。さらに、１７
ビットのうち下位２ビットのアドレスＡ１−Ａ０をバイ
ナリカウンタ／ロジックＢＣＬ２に与える。
【０００５】バイナリカウンタ／ロジックＢＣＬ２は、
クロックＣＬＫと外部アドレスＡ１−Ａ０とを入力さ
れ、クロックＣＬＫに同期してバースト用内部アドレス
Ａ１’−Ａ０’を出力してメモリセルＭＣＡに与える。
即ち、２ビットの外部アドレスＡ１−Ａ０を用いて、連
続的に入出力すべき４ビット分の連続した内部アドレス
Ａ１’−Ａ０’を生成する。また、バイナリカウンタ／
ロジックＢＣＬ２にリセット信号ＲＳＴが与えられる
と、内部アドレスＡ１’−Ａ０’の生成を行わずバース
ト動作が停止する。
クロックＣＬＫと外部アドレスＡ１−Ａ０とを入力さ
れ、クロックＣＬＫに同期してバースト用内部アドレス
Ａ１’−Ａ０’を出力してメモリセルＭＣＡに与える。
即ち、２ビットの外部アドレスＡ１−Ａ０を用いて、連
続的に入出力すべき４ビット分の連続した内部アドレス
Ａ１’−Ａ０’を生成する。また、バイナリカウンタ／
ロジックＢＣＬ２にリセット信号ＲＳＴが与えられる
と、内部アドレスＡ１’−Ａ０’の生成を行わずバース
ト動作が停止する。
【０００６】この装置におけるクロックＣＬＫ、アドレ
ス信号Ａｄｄ、データＤａｔａ、リセット信号ＲＳＴの
動作波形を図６のタイムチャートに示す。
ス信号Ａｄｄ、データＤａｔａ、リセット信号ＲＳＴの
動作波形を図６のタイムチャートに示す。
【０００７】リセット信号ＲＳＴがハイレベルの間、バ
イナリカウンタ／ロジックＢＣＬ２はリセットされて動
作せず、バースト用内部アドレスが生成されないのでバ
ースト動作は行わない。よって、１番目のクロックＣＬ
Ｋ１に同期してアドレスＡｄｄがアドレスレジスタＡＲ
に入力されたときは、１ビットのデータＡのみが入出力
される。
イナリカウンタ／ロジックＢＣＬ２はリセットされて動
作せず、バースト用内部アドレスが生成されないのでバ
ースト動作は行わない。よって、１番目のクロックＣＬ
Ｋ１に同期してアドレスＡｄｄがアドレスレジスタＡＲ
に入力されたときは、１ビットのデータＡのみが入出力
される。
【０００８】リセット信号ＲＳＴがローレベルになる
と、バイナリカウンタ／ロジックＢＣＬ２が内部アドレ
スを生成する。即ち、３番目のクロックＣＬＫ３に同期
して１７ビットの外部アドレスＡｄｄ（Ａ１６−Ａ０）
がアドレスレジスタＡＲに取り込まれて保持され、下位
ビットのアドレスＡ１−Ａ０がバイナリカウンタ／ロジ
ックＢＣＬ２に入力されて内部アドレスＡ１’−Ａ０’
が生成され、メモリセルＭＣＡに与えられる。これによ
り、連続した４ビットのデータＢ、Ｂ＋１、Ｂ＋２、Ｂ
＋３が入出力される。
と、バイナリカウンタ／ロジックＢＣＬ２が内部アドレ
スを生成する。即ち、３番目のクロックＣＬＫ３に同期
して１７ビットの外部アドレスＡｄｄ（Ａ１６−Ａ０）
がアドレスレジスタＡＲに取り込まれて保持され、下位
ビットのアドレスＡ１−Ａ０がバイナリカウンタ／ロジ
ックＢＣＬ２に入力されて内部アドレスＡ１’−Ａ０’
が生成され、メモリセルＭＣＡに与えられる。これによ
り、連続した４ビットのデータＢ、Ｂ＋１、Ｂ＋２、Ｂ
＋３が入出力される。
【０００９】
【発明が解決しようとする課題】しかし、従来の半導体
記憶装置ではバースト長が固定されており、使用者の要
望に応じて任意の長さに設定することができなかった。
上述した回路ではバースト長が４ビットに固定されてい
るので、５ビット以上のデータを連続して読み書きする
場合には、４つおきにアドレス等の初期情報をメモリセ
ルアレイに与える必要があり、動作速度の低下を招いて
いた。
記憶装置ではバースト長が固定されており、使用者の要
望に応じて任意の長さに設定することができなかった。
上述した回路ではバースト長が４ビットに固定されてい
るので、５ビット以上のデータを連続して読み書きする
場合には、４つおきにアドレス等の初期情報をメモリセ
ルアレイに与える必要があり、動作速度の低下を招いて
いた。
【００１０】本発明は上記事情に鑑み、バースト長を自
由に設定することが可能な半導体記憶装置を提供するこ
とを目的とする。
由に設定することが可能な半導体記憶装置を提供するこ
とを目的とする。
【００１１】
【課題を解決するための手段】本発明の半導体記憶装置
は、外部アドレスを与えられ、所定のタイミングにおけ
る前記外部アドレスのレベルに基づいてバースト長を決
定し、バースト長決定信号を出力するバースト長決定回
路と、前記バースト長決定信号と前記外部アドレスとを
与えられてバースト用内部アドレスを出力する内部アド
レス生成回路と、前記外部アドレスと前記バースト用内
部アドレスとを与えられ、データを入力又は出力するメ
モリセルアレイとを備えることを特徴とする。
は、外部アドレスを与えられ、所定のタイミングにおけ
る前記外部アドレスのレベルに基づいてバースト長を決
定し、バースト長決定信号を出力するバースト長決定回
路と、前記バースト長決定信号と前記外部アドレスとを
与えられてバースト用内部アドレスを出力する内部アド
レス生成回路と、前記外部アドレスと前記バースト用内
部アドレスとを与えられ、データを入力又は出力するメ
モリセルアレイとを備えることを特徴とする。
【００１２】また本発明の半導体記憶装置は、Ｎビット
の外部アドレスを入力されて保持し、出力するアドレス
レジスタと、バースト長設定信号と、前記アドレスレジ
スタから出力された前記外部アドレスとを与えられ、前
記バースト長設定信号が規定するタイミングにおけるこ
の前記外部アドレスのレベルに基づいてＰビットのバー
スト長を決定し、バースト長決定信号を出力するバース
ト長決定回路と、前記バースト長決定信号とＮビットの
前記外部アドレスとを与えられ、Ｐビットのバースト用
内部アドレスを生成し、Ｎ−Ｐビットの前記外部アドレ
スをスルーさせて出力する内部アドレス生成回路と、前
記アドレスレジスタからＮビットの前記外部アドレスを
与えられ、前記内部アドレス生成回路から前記バースト
用内部アドレス信号とＮ−Ｐビットの前記外部アドレス
を与えられ、Ｐビットのバースト長を有するデータを入
力又は出力するメモリセルアレイとを備えることを特徴
とする。
の外部アドレスを入力されて保持し、出力するアドレス
レジスタと、バースト長設定信号と、前記アドレスレジ
スタから出力された前記外部アドレスとを与えられ、前
記バースト長設定信号が規定するタイミングにおけるこ
の前記外部アドレスのレベルに基づいてＰビットのバー
スト長を決定し、バースト長決定信号を出力するバース
ト長決定回路と、前記バースト長決定信号とＮビットの
前記外部アドレスとを与えられ、Ｐビットのバースト用
内部アドレスを生成し、Ｎ−Ｐビットの前記外部アドレ
スをスルーさせて出力する内部アドレス生成回路と、前
記アドレスレジスタからＮビットの前記外部アドレスを
与えられ、前記内部アドレス生成回路から前記バースト
用内部アドレス信号とＮ−Ｐビットの前記外部アドレス
を与えられ、Ｐビットのバースト長を有するデータを入
力又は出力するメモリセルアレイとを備えることを特徴
とする。
【００１３】前記バースト長決定回路は、Ｎビット毎に
設けられ、前記バースト長設定信号が所定レベルのとき
それぞれオンし、Ｎビットの前記外部アドレスを前記バ
ースト長決定信号としてそれぞれ出力するスイッチを有
し、前記内部アドレス生成回路は、前記スイッチ毎に設
けられ、それぞれ与えられた前記バースト長決定信号が
バーストを示す場合は対応する前記外部アドレスを用い
て前記バースト用内部アドレスを生成して出力し、バー
ストを示さない場合は対応する前記外部アドレスをスル
ーさせて出力するカウンタを有することができる。
設けられ、前記バースト長設定信号が所定レベルのとき
それぞれオンし、Ｎビットの前記外部アドレスを前記バ
ースト長決定信号としてそれぞれ出力するスイッチを有
し、前記内部アドレス生成回路は、前記スイッチ毎に設
けられ、それぞれ与えられた前記バースト長決定信号が
バーストを示す場合は対応する前記外部アドレスを用い
て前記バースト用内部アドレスを生成して出力し、バー
ストを示さない場合は対応する前記外部アドレスをスル
ーさせて出力するカウンタを有することができる。
【００１４】あるいは、前記バースト長決定回路は、Ｎ
ビット毎に設けられ、前記バースト長設定信号が所定レ
ベルのときそれぞれオンし、Ｎビットの前記外部アドレ
スを前記バースト長決定信号としてそれぞれ出力するス
イッチと、Ｎビット毎に設けられ、リセット信号を与え
られない場合は前記バースト決定信号を与えられて出力
し、前記リセット信号を与えられた場合は前記リセット
信号を出力せず、バースト動作を停止させる論理回路と
を有し、前記内部アドレス生成回路は、前記論理回路毎
に設けられ、それぞれ与えられた前記バースト長決定信
号がバーストを示す場合は対応する前記外部アドレスを
用いて前記バースト用内部アドレスを生成して出力し、
バーストを示さない場合は対応する前記外部アドレスを
スルーさせて出力するカウンタを有することもできる。
ビット毎に設けられ、前記バースト長設定信号が所定レ
ベルのときそれぞれオンし、Ｎビットの前記外部アドレ
スを前記バースト長決定信号としてそれぞれ出力するス
イッチと、Ｎビット毎に設けられ、リセット信号を与え
られない場合は前記バースト決定信号を与えられて出力
し、前記リセット信号を与えられた場合は前記リセット
信号を出力せず、バースト動作を停止させる論理回路と
を有し、前記内部アドレス生成回路は、前記論理回路毎
に設けられ、それぞれ与えられた前記バースト長決定信
号がバーストを示す場合は対応する前記外部アドレスを
用いて前記バースト用内部アドレスを生成して出力し、
バーストを示さない場合は対応する前記外部アドレスを
スルーさせて出力するカウンタを有することもできる。
【００１５】前記内部アドレス生成回路が、Ｐビットの
前記外部アドレスを用いて２Pの前記バースト用内部ア
ドレスを生成するバーストシーケンスが予め設定されて
いてもよい。
前記外部アドレスを用いて２Pの前記バースト用内部ア
ドレスを生成するバーストシーケンスが予め設定されて
いてもよい。
【００１６】
【発明の実施の形態】以下、本発明の一実施の形態につ
いて、図面を参照して説明する。
いて、図面を参照して説明する。
【００１７】本発明の第１の実施の形態による半導体記
憶装置は、図１に示されるように、アドレスレジスタＡ
Ｒ、バースト長決定回路ＢＬＤ、バイナリカウンタ／ロ
ジックＢＣＬ１、メモリセルアレイＭＣＡを備えてい
る。
憶装置は、図１に示されるように、アドレスレジスタＡ
Ｒ、バースト長決定回路ＢＬＤ、バイナリカウンタ／ロ
ジックＢＣＬ１、メモリセルアレイＭＣＡを備えてい
る。
【００１８】アドレスレジスタＡＲは、図示されていな
いシステム側から例えば１７ビットの外部アドレスＡ１
６−Ａ０と、システム側クロックＣＬＫとを入力され、
クロックＣＬＫに同期して保持し、内部アドレスＡ１
６’−Ａ０’を出力し、バースト長決定回路ＢＬＤに与
える。
いシステム側から例えば１７ビットの外部アドレスＡ１
６−Ａ０と、システム側クロックＣＬＫとを入力され、
クロックＣＬＫに同期して保持し、内部アドレスＡ１
６’−Ａ０’を出力し、バースト長決定回路ＢＬＤに与
える。
【００１９】バースト長決定回路ＢＬＤにはさらに、バ
ースト長設定信号／ＢＬが入力され、バースト設定信号
／ＢＬがローレベルの期間中における内部アドレスＡ
１６’−Ａ０’のレベルでバースト長を決定し、バース
ト長決定信号α１６−α０を生成し、内部アドレスＡ
１６’−Ａ０’と共にバイナリカウンタ／ロジックＢＣ
Ｌ１に出力する。また、バースト長決定回路ＢＬＤは、
リセット信号ＲＳＴを入力されるとバースト長決定信号
α１６−α０を生成する動作を停止する。これにより、
バースト動作によるデータの入出力は行われない。
ースト長設定信号／ＢＬが入力され、バースト設定信号
／ＢＬがローレベルの期間中における内部アドレスＡ
１６’−Ａ０’のレベルでバースト長を決定し、バース
ト長決定信号α１６−α０を生成し、内部アドレスＡ
１６’−Ａ０’と共にバイナリカウンタ／ロジックＢＣ
Ｌ１に出力する。また、バースト長決定回路ＢＬＤは、
リセット信号ＲＳＴを入力されるとバースト長決定信号
α１６−α０を生成する動作を停止する。これにより、
バースト動作によるデータの入出力は行われない。
【００２０】バイナリカウンタ／ロジックＢＣＬ１は内
部アドレス生成回路に相当し、クロックＣＬＫに同期
してバースト長決定信号α１６−α０と内部アドレス
Ａ１６’−Ａ０’とを取り込み、バースト用内部アドレ
スとバーストを行わない外部アドレスとを含む内部アド
レスＡ１６’’−Ａ０’’をメモリセルアレイＭＣＡ
に出力する。
部アドレス生成回路に相当し、クロックＣＬＫに同期
してバースト長決定信号α１６−α０と内部アドレス
Ａ１６’−Ａ０’とを取り込み、バースト用内部アドレ
スとバーストを行わない外部アドレスとを含む内部アド
レスＡ１６’’−Ａ０’’をメモリセルアレイＭＣＡ
に出力する。
【００２１】メモリセルアレイＭＣＡは、この内部アド
レスＡ１６’’−Ａ０’’を与えられて、連続したデ
ータの入出力を行う。
レスＡ１６’’−Ａ０’’を与えられて、連続したデ
ータの入出力を行う。
【００２２】バースト長決定回路ＢＬＤと、バイナリカ
ウンタ／ロジックＢＣＬ１の内部構成の一例を図２に示
す。
ウンタ／ロジックＢＣＬ１の内部構成の一例を図２に示
す。
【００２３】バースト長決定回路ＢＬＤは、Ｐチャネル
トランジスタＰＴ及びＮチャネルトランジスタＮＴから
成るスイッチＳＷ１６−ＳＷ０と、ラッチ回路ＬＴ１６
−ＬＴ０と、ＡＮＤ回路ＡＮ１６−ＡＮ０を有する。ス
イッチＳＷ１６−ＳＷ０は、それぞれのＰチャネルトラ
ンジスタＰＴ及びＮチャネルトランジスタＮＴのゲート
に入力される信号に応じてオン・オフする。ここでは、
バースト長設定信号／ＢＬがローレベルで、内部アドレ
スＡ１６’−Ａ０’を取り込むべき期間中にオンする
ように制御される。
トランジスタＰＴ及びＮチャネルトランジスタＮＴから
成るスイッチＳＷ１６−ＳＷ０と、ラッチ回路ＬＴ１６
−ＬＴ０と、ＡＮＤ回路ＡＮ１６−ＡＮ０を有する。ス
イッチＳＷ１６−ＳＷ０は、それぞれのＰチャネルトラ
ンジスタＰＴ及びＮチャネルトランジスタＮＴのゲート
に入力される信号に応じてオン・オフする。ここでは、
バースト長設定信号／ＢＬがローレベルで、内部アドレ
スＡ１６’−Ａ０’を取り込むべき期間中にオンする
ように制御される。
【００２４】スイッチＳＷｘ−ＳＷ０がオンすると、ア
ドレスレジスタＡＲから与えられたｘ＋１ビット長の外
部アドレスＡｘ−Ａ０がラッチ回路ＬＴｘ−ＬＴ０にそ
れぞれ取り込まれて保持され、バースト長決定信号αｘ
−α０がＡＮＤ回路ＡＮｘ−ＡＮ０に出力される。
ドレスレジスタＡＲから与えられたｘ＋１ビット長の外
部アドレスＡｘ−Ａ０がラッチ回路ＬＴｘ−ＬＴ０にそ
れぞれ取り込まれて保持され、バースト長決定信号αｘ
−α０がＡＮＤ回路ＡＮｘ−ＡＮ０に出力される。
【００２５】ここで、外部アドレスＡ１６−Ａ０とバー
スト長との関係であるが、図３、図４を用いて後述する
ように、バースト長設定信号／ＢＬがローレベルの期間
中における外部アドレスＡＮ１６−ＡＮ０のレベルによ
りバースト長が決定される。例えば、アドレスＡ０のみ
がローレベルで他のアドレスＡ１６−Ａ１がハイレベル
の場合はバースト長２1＝２ビットとなる。アドレスＡ
０＝Ｌ又はＨにすることで、２１ビットのデータの連続
した入出力を行うことになる。
スト長との関係であるが、図３、図４を用いて後述する
ように、バースト長設定信号／ＢＬがローレベルの期間
中における外部アドレスＡＮ１６−ＡＮ０のレベルによ
りバースト長が決定される。例えば、アドレスＡ０のみ
がローレベルで他のアドレスＡ１６−Ａ１がハイレベル
の場合はバースト長２1＝２ビットとなる。アドレスＡ
０＝Ｌ又はＨにすることで、２１ビットのデータの連続
した入出力を行うことになる。
【００２６】アドレスＡ１及びＡ０がローレベルで他の
アドレスＡ１６−Ａ２がハイレベルの場合はバースト長
２2＝４ビットとなる。アドレスＡ１及びＡ０をそれぞ
れＬ又はＨの４通りの組合せにより、４ビットのデータ
の連続した入出力を行う。
アドレスＡ１６−Ａ２がハイレベルの場合はバースト長
２2＝４ビットとなる。アドレスＡ１及びＡ０をそれぞ
れＬ又はＨの４通りの組合せにより、４ビットのデータ
の連続した入出力を行う。
【００２７】アドレスＡ２、Ａ１及びＡ０がローレベル
で他のアドレスＡ１６−Ａ３がハイレベルの場合はバー
スト長２3＝８ビットとなる。アドレスＡ２、Ａ１及び
Ａ０をＬ又はＨにする８通りの組合せにより、８ビット
のデータの連続した入出力を行う。
で他のアドレスＡ１６−Ａ３がハイレベルの場合はバー
スト長２3＝８ビットとなる。アドレスＡ２、Ａ１及び
Ａ０をＬ又はＨにする８通りの組合せにより、８ビット
のデータの連続した入出力を行う。
【００２８】バイナリカウンタ／ロジックＢＣＬ１は、
カウンタＣＴ１６−ＣＴ０を有する。このカウンタＣＴ
１６−ＣＴ０には、ＡＮＤ回路ＡＮ１６−ＡＮ０から出
力されたバースト長決定信号α１６−α０と、外部アド
レスＡ１６−Ａ０と、クロックＣＬＫとが入力される。
カウンタＣＴ１６−ＣＴ０を有する。このカウンタＣＴ
１６−ＣＴ０には、ＡＮＤ回路ＡＮ１６−ＡＮ０から出
力されたバースト長決定信号α１６−α０と、外部アド
レスＡ１６−Ａ０と、クロックＣＬＫとが入力される。
【００２９】カウンタＣＴ１６−ＣＴ０は、対応するデ
ータα１６−α０がバーストを示す場合に、クロックＣ
ＬＫに同期して対応する外部アドレスＡ１６−Ａ０をハ
イ／ローに変化させてバースト用内部アドレスＡ１
６’’−Ａ０’’を生成し、メモリセルアレイＭＣＡに
出力する。
ータα１６−α０がバーストを示す場合に、クロックＣ
ＬＫに同期して対応する外部アドレスＡ１６−Ａ０をハ
イ／ローに変化させてバースト用内部アドレスＡ１
６’’−Ａ０’’を生成し、メモリセルアレイＭＣＡに
出力する。
【００３０】より詳細には、各カウンタＣＴ１６−ＣＴ
０は、ＡＮＤ回路ＡＮ１６−ＡＮ０の出力したバースト
決定信号α１６−α０に従って、バースト用内部アドレ
スＡ１６’’−Ａ０’’を出力するか、あるいはアド
レスレジスタＡＲから出力された内部アドレスＡ１
６’−Ａ０’をそのままスルーさせてメモリセルアレイ
ＭＣＡに与えるかを決定する。
０は、ＡＮＤ回路ＡＮ１６−ＡＮ０の出力したバースト
決定信号α１６−α０に従って、バースト用内部アドレ
スＡ１６’’−Ａ０’’を出力するか、あるいはアド
レスレジスタＡＲから出力された内部アドレスＡ１
６’−Ａ０’をそのままスルーさせてメモリセルアレイ
ＭＣＡに与えるかを決定する。
【００３１】例えばバースト長決定信号α０のみが”
０”で、他の信号α１６−α１が”１”である場合、外
部アドレスＡ０がバースト用に用いられ、他の外部アド
レスＡ１６−Ａ１は内部アドレスＡ１６’−Ａ１’が
内部アドレスＡ１６’’−Ａ１’’として、そのまま
メモリセルアレイＭＣＡに与えられる。この場合、カウ
ンタＣＴ０はＡＮＤ回路ＡＮ０から出力されたバースト
長決定信号α０が”０”であるため、所定の手順でハイ
レベル／ローレベルに変化させた内部アドレスＡ０’’
を出力する。他のカウンタＣＴ１６−ＣＴ１は、与えら
れたデータα１６−α１が”１”であるため、内部アド
レスＡ１６’−Ａ０’をメモリセルアレイＭＣＡに出
力する。
０”で、他の信号α１６−α１が”１”である場合、外
部アドレスＡ０がバースト用に用いられ、他の外部アド
レスＡ１６−Ａ１は内部アドレスＡ１６’−Ａ１’が
内部アドレスＡ１６’’−Ａ１’’として、そのまま
メモリセルアレイＭＣＡに与えられる。この場合、カウ
ンタＣＴ０はＡＮＤ回路ＡＮ０から出力されたバースト
長決定信号α０が”０”であるため、所定の手順でハイ
レベル／ローレベルに変化させた内部アドレスＡ０’’
を出力する。他のカウンタＣＴ１６−ＣＴ１は、与えら
れたデータα１６−α１が”１”であるため、内部アド
レスＡ１６’−Ａ０’をメモリセルアレイＭＣＡに出
力する。
【００３２】バースト長決定信号α１及びα０が”０”
で、他のデータα１６−α２が”１”である場合、外部
アドレスＡ１及びＡ０がバースト用に用いられ、他の外
部アドレスＡ１６−Ａ２は内部アドレスＡ１６’−Ａ
２’が内部アドレスＡ１６’’−Ａ２’’として、そ
のままメモリセルアレイＭＣＡに与えられてアクセスに
用いられる。この場合、カウンタＣＴ１及びＣＴ０は、
ＡＮＤ回路ＡＮ１及びＡＮ０から出力されたバースト長
決定信号α０が”０”であるため、所定の手順でそれぞ
れハイレベル／ローレベルに変化させた内部アドレスＡ
１’及びＡ０’を出力する。他のカウンタＣＴ１６−Ｃ
Ｔ２は、与えられたバースト長決定信号α１６−α２
が”１”であるため、内部アドレスＡ１６’−Ａ２’
をメモリセルアレイＭＣＡに出力する。
で、他のデータα１６−α２が”１”である場合、外部
アドレスＡ１及びＡ０がバースト用に用いられ、他の外
部アドレスＡ１６−Ａ２は内部アドレスＡ１６’−Ａ
２’が内部アドレスＡ１６’’−Ａ２’’として、そ
のままメモリセルアレイＭＣＡに与えられてアクセスに
用いられる。この場合、カウンタＣＴ１及びＣＴ０は、
ＡＮＤ回路ＡＮ１及びＡＮ０から出力されたバースト長
決定信号α０が”０”であるため、所定の手順でそれぞ
れハイレベル／ローレベルに変化させた内部アドレスＡ
１’及びＡ０’を出力する。他のカウンタＣＴ１６−Ｃ
Ｔ２は、与えられたバースト長決定信号α１６−α２
が”１”であるため、内部アドレスＡ１６’−Ａ２’
をメモリセルアレイＭＣＡに出力する。
【００３３】次に、上記構成を有する半導体記憶装置に
おける各信号（クロックＣＬＫ、バースト長設定信号／
ＢＬ、外部アドレスＡ２−Ａ０、データＤａｔａ）の動
作波形について、図３、図４のタイムチャートを用いて
説明する。尚、バーストを開始する先頭番地を含むバー
ストシーケンスが予め固定されている場合を第１の実施
の形態、可変である場合を第２の実施の形態とし、それ
ぞれのタイムチャートを図３、図４に示す。
おける各信号（クロックＣＬＫ、バースト長設定信号／
ＢＬ、外部アドレスＡ２−Ａ０、データＤａｔａ）の動
作波形について、図３、図４のタイムチャートを用いて
説明する。尚、バーストを開始する先頭番地を含むバー
ストシーケンスが予め固定されている場合を第１の実施
の形態、可変である場合を第２の実施の形態とし、それ
ぞれのタイムチャートを図３、図４に示す。
【００３４】また、バースト長決定回路ＢＬＤが取り込
むアドレスの長さは、ここでは３ビット（Ａ２−Ａ０）
とする。
むアドレスの長さは、ここでは３ビット（Ａ２−Ａ０）
とする。
【００３５】（１） 第１の実施の形態（バーストシー
ケンスが固定されている場合） 第１クロックＣＬＫ１の立上り時において、バースト長
設定信号／ＢＬがローレベルにある。
ケンスが固定されている場合） 第１クロックＣＬＫ１の立上り時において、バースト長
設定信号／ＢＬがローレベルにある。
【００３６】このバースト長設定信号／ＢＬがローレベ
ルの期間中に、上述したようにスイッチＳＷ２−ＳＷ０
がオンし、第２クロックＣＬＫ２の立ち上がり時に与え
られた外部アドレスＡ２−Ａ０がバースト長決定信号α
２−α０としてＡＮＤ回路ＡＮ２−ＡＮ０を介してカウ
ンタＣＴ２−ＣＴ０に与えられる。
ルの期間中に、上述したようにスイッチＳＷ２−ＳＷ０
がオンし、第２クロックＣＬＫ２の立ち上がり時に与え
られた外部アドレスＡ２−Ａ０がバースト長決定信号α
２−α０としてＡＮＤ回路ＡＮ２−ＡＮ０を介してカウ
ンタＣＴ２−ＣＴ０に与えられる。
【００３７】バースト長設定信号／ＢＬがローレベルの
期間中、アドレスＡ０のみがローレベルで、他のアドレ
スＡ２及びＡ１がハイレベルの場合は、バースト長＝２
1＝２となる。カウンタＣＴ０からは、ローレベルから
ハイレベルに変化する内部アドレスＡ０’’が出力さ
れ、次のサイクル（第３クロックＣＬＫ３、第４クロッ
クＣＬＫ４）でデータＡ、Ａ＋１が順に入出力される。
期間中、アドレスＡ０のみがローレベルで、他のアドレ
スＡ２及びＡ１がハイレベルの場合は、バースト長＝２
1＝２となる。カウンタＣＴ０からは、ローレベルから
ハイレベルに変化する内部アドレスＡ０’’が出力さ
れ、次のサイクル（第３クロックＣＬＫ３、第４クロッ
クＣＬＫ４）でデータＡ、Ａ＋１が順に入出力される。
【００３８】ここで、本実施の形態ではバーストシーケ
ンスが予め固定されており、アドレスＡ０がローレベル
からハイレベルに変化し、２ビットのデータが連続して
出力される。
ンスが予め固定されており、アドレスＡ０がローレベル
からハイレベルに変化し、２ビットのデータが連続して
出力される。
【００３９】さらに、第５クロックＣＬＫ５の立上り時
において、バースト長設定信号／ＢＬがローレベルにあ
る。
において、バースト長設定信号／ＢＬがローレベルにあ
る。
【００４０】バースト長設定信号／ＢＬがローレベルの
期間中にスイッチＳＷ２−ＳＷ０がオンし、第６クロッ
クＣＬＫ６の立ち上がり時に、与えられた外部アドレス
Ａ２０−Ａ０がバースト長決定信号α２−α０としてＡ
ＮＤ回路ＡＮ２−ＡＮ０を介してカウンタＣＴ２−ＣＴ
０に与えられる。
期間中にスイッチＳＷ２−ＳＷ０がオンし、第６クロッ
クＣＬＫ６の立ち上がり時に、与えられた外部アドレス
Ａ２０−Ａ０がバースト長決定信号α２−α０としてＡ
ＮＤ回路ＡＮ２−ＡＮ０を介してカウンタＣＴ２−ＣＴ
０に与えられる。
【００４１】バースト長設定信号／ＢＬがローレベルの
期間中、アドレスＡ１及びＡ０がローレベルで、他のア
ドレスＡ２がハイレベルであり、バースト長＝２2＝４
となる。カウンタＣＴ１、ＣＴ０からそれぞれ内部アド
レスＡ１’’、Ａ０’’が出力され、次のサイクル
（第７クロックＣＬＫ７〜第１０クロックＣＬＫ１０）
でデータＢ、Ｂ＋１、Ｂ＋２、Ｂ＋３が順に入出力され
る。
期間中、アドレスＡ１及びＡ０がローレベルで、他のア
ドレスＡ２がハイレベルであり、バースト長＝２2＝４
となる。カウンタＣＴ１、ＣＴ０からそれぞれ内部アド
レスＡ１’’、Ａ０’’が出力され、次のサイクル
（第７クロックＣＬＫ７〜第１０クロックＣＬＫ１０）
でデータＢ、Ｂ＋１、Ｂ＋２、Ｂ＋３が順に入出力され
る。
【００４２】バーストシーケンスは、アドレス（Ａ１、
Ａ０）＝（Ｌ、Ｌ）、（Ｌ、Ｈ）、（Ｈ、Ｌ）、（Ｈ、
Ｈ）という順序に変化するよう固定されており、このア
ドレスで示されるセルの位置にデータが連続して入出力
される。
Ａ０）＝（Ｌ、Ｌ）、（Ｌ、Ｈ）、（Ｈ、Ｌ）、（Ｈ、
Ｈ）という順序に変化するよう固定されており、このア
ドレスで示されるセルの位置にデータが連続して入出力
される。
【００４３】（２）第２の実施の形態（バーストシーケ
ンスが可変の場合） 第１クロックＣＬＫ１の立上り時に、バースト長設定信
号／ＢＬがローレベルにある。
ンスが可変の場合） 第１クロックＣＬＫ１の立上り時に、バースト長設定信
号／ＢＬがローレベルにある。
【００４４】このバースト長設定信号／ＢＬがローレベ
ルの期間中に、スイッチＳＷ２−ＳＷ０がオンし、第２
クロックＣＬＫ２の立ち上がり時に与えられた外部アド
レスＡ２−Ａ０がバースト長決定信号α２−α０として
ＡＮＤ回路ＡＮ２−ＡＮ０を介してカウンタＣＴ２−Ｃ
Ｔ０に与えられる。
ルの期間中に、スイッチＳＷ２−ＳＷ０がオンし、第２
クロックＣＬＫ２の立ち上がり時に与えられた外部アド
レスＡ２−Ａ０がバースト長決定信号α２−α０として
ＡＮＤ回路ＡＮ２−ＡＮ０を介してカウンタＣＴ２−Ｃ
Ｔ０に与えられる。
【００４５】バースト長設定信号／ＢＬがローレベルの
期間中、アドレスＡ０のみがローレベルで、他のアドレ
スＡ２及びＡ１がハイレベルの場合は、バースト長＝２
1＝２となる。カウンタＣＴ０からは、ローレベルから
ハイレベルに変化する内部アドレスＡ０’’が出力さ
れ、次のサイクル（第３クロックＣＬＫ３、第４クロッ
クＣＬＫ４）でデータＡ、Ａ＋１が順に入出力される。
期間中、アドレスＡ０のみがローレベルで、他のアドレ
スＡ２及びＡ１がハイレベルの場合は、バースト長＝２
1＝２となる。カウンタＣＴ０からは、ローレベルから
ハイレベルに変化する内部アドレスＡ０’’が出力さ
れ、次のサイクル（第３クロックＣＬＫ３、第４クロッ
クＣＬＫ４）でデータＡ、Ａ＋１が順に入出力される。
【００４６】本実施の形態ではバーストシーケンスが固
定されておらず、アドレスＡ０がローレベルからハイレ
ベル、あるいはハイレベルからローレベルに変化し、２
ビットのデータが連続して出力される。
定されておらず、アドレスＡ０がローレベルからハイレ
ベル、あるいはハイレベルからローレベルに変化し、２
ビットのデータが連続して出力される。
【００４７】さらに、第５クロックＣＬＫ５の立上り時
において、バースト長設定信号／ＢＬがローレベルにあ
る。
において、バースト長設定信号／ＢＬがローレベルにあ
る。
【００４８】バースト長設定信号／ＢＬがローレベルの
期間中にスイッチＳＷ２−ＳＷ０がオンし、第６クロッ
クＣＬＫ６の立ち上がり時に、与えられた外部アドレス
Ａ０−Ａ２がバースト長決定信号α２−α０としてＡＮ
Ｄ回路ＡＮ２−ＡＮ０を介してカウンタＣＴ２−ＣＴ０
に与えられる。
期間中にスイッチＳＷ２−ＳＷ０がオンし、第６クロッ
クＣＬＫ６の立ち上がり時に、与えられた外部アドレス
Ａ０−Ａ２がバースト長決定信号α２−α０としてＡＮ
Ｄ回路ＡＮ２−ＡＮ０を介してカウンタＣＴ２−ＣＴ０
に与えられる。
【００４９】バースト長設定信号／ＢＬがローレベルの
期間中、アドレスＡ１及びＡ０がローレベルで、他のア
ドレスＡ２がハイレベルであり、バースト長＝２2＝４
となる。カウンタＣＴ１、ＣＴ０から内部アドレスＡ
１’’、Ａ０’’が生成され、次のサイクル（第７クロ
ックＣＬＫ７〜第１０クロックＣＬＫ１０）でデータ
Ｂ、Ｂ＋１、Ｂ＋２、Ｂ＋３が順に入出力される。
期間中、アドレスＡ１及びＡ０がローレベルで、他のア
ドレスＡ２がハイレベルであり、バースト長＝２2＝４
となる。カウンタＣＴ１、ＣＴ０から内部アドレスＡ
１’’、Ａ０’’が生成され、次のサイクル（第７クロ
ックＣＬＫ７〜第１０クロックＣＬＫ１０）でデータ
Ｂ、Ｂ＋１、Ｂ＋２、Ｂ＋３が順に入出力される。
【００５０】バーストシーケンスは固定されていないの
で、アドレス（Ａ１、Ａ０）は、（Ｌ、Ｌ）、（Ｌ、
Ｈ）、（Ｈ、Ｌ）、（Ｈ、Ｈ）の４つの組合せのうち、
所望の順序で変化するように設定することができる。
で、アドレス（Ａ１、Ａ０）は、（Ｌ、Ｌ）、（Ｌ、
Ｈ）、（Ｈ、Ｌ）、（Ｈ、Ｈ）の４つの組合せのうち、
所望の順序で変化するように設定することができる。
【００５１】上記実施の形態によれば、バースト長を所
望の長さに設定することが可能である。よって、バース
ト長が固定されていた従来の場合と異なり、固定された
バースト長毎にアドレス等の初期情報をメモリセルアレ
イに与える必要がないので、動作を高速化することがで
きる。
望の長さに設定することが可能である。よって、バース
ト長が固定されていた従来の場合と異なり、固定された
バースト長毎にアドレス等の初期情報をメモリセルアレ
イに与える必要がないので、動作を高速化することがで
きる。
【００５２】上述した実施の形態は一例であって、本発
明を限定するものではなく、例えば信号のレベル等は必
要に応じて自由に設定することができる。その一例とし
て、上記実施の形態ではバースト長設定信号／ＢＬがロ
ーレベルの期間中における外部アドレスのレベルによっ
てバースト長を設定しているが、バースト長設定信号／
ＢＬがハイレベルの期間中におけるアドレスのレベルに
よってバースト長を設定してもよい。
明を限定するものではなく、例えば信号のレベル等は必
要に応じて自由に設定することができる。その一例とし
て、上記実施の形態ではバースト長設定信号／ＢＬがロ
ーレベルの期間中における外部アドレスのレベルによっ
てバースト長を設定しているが、バースト長設定信号／
ＢＬがハイレベルの期間中におけるアドレスのレベルに
よってバースト長を設定してもよい。
【００５３】
【発明の効果】以上説明したように、本発明の半導体記
憶装置は、バースト長を所望の長さに設定することがで
きるので、バースト長が固定されていた従来の場合より
動作を高速化することができる。
憶装置は、バースト長を所望の長さに設定することがで
きるので、バースト長が固定されていた従来の場合より
動作を高速化することができる。
【図１】本発明の一実施の形態による半導体記憶装置の
構成を示したブロック図。
構成を示したブロック図。
【図２】同半導体記憶装置におけるバースト長決定回路
及びバイナリカウンタ／ロジックの構成を示した回路
図。
及びバイナリカウンタ／ロジックの構成を示した回路
図。
【図３】本発明の第１の実施の形態の半導体記憶装置に
おける各信号の動作波形を示したタイムチャート。
おける各信号の動作波形を示したタイムチャート。
【図４】本発明の第２の実施の形態の半導体記憶装置に
おける各信号の動作波形を示したタイムチャート。
おける各信号の動作波形を示したタイムチャート。
【図５】従来の半導体記憶装置の構成を示したブロック
図。
図。
【図６】同半導体記憶装置における各信号の動作波形を
示したタイムチャート。
示したタイムチャート。
ＡＲ アドレスレジスタ ＢＣＬ１ バイナリカウンタ／ロジック ＢＬＤ バースト長決定回路 ＭＣＡ メモリセルアレイ ＡＮｘ〜ＡＮ０ ＡＮＤ回路 ＬＴｘ〜ＬＴ０ ラッチ回路 ＳＷｘ〜ＳＷ０ スイッチ ＣＴｘ〜ＣＴ０ カウンタ
Claims (5)
- 【請求項１】外部アドレスを与えられ、所定のタイミン
グにおける前記外部アドレスのレベルに基づいてバース
ト長を決定し、バースト長決定信号を出力するバースト
長決定回路と、 前記バースト長決定信号と前記外部アドレスとを与えら
れてバースト用内部アドレスを出力する内部アドレス生
成回路と、 前記外部アドレスと前記バースト用内部アドレスとを与
えられ、データを入力又は出力するメモリセルアレイ
と、 を備えることを特徴とする半導体記憶装置。 - 【請求項２】Ｎ（Ｎは１以上の整数）ビットの外部アド
レスを入力されて保持し、出力するアドレスレジスタ
と、 バースト長設定信号と、前記アドレスレジスタから出力
された前記外部アドレスを与えられ、前記バースト長設
定信号が規定するタイミングにおけるこの前記外部アド
レスのレベルに基づいてＰ（Ｐは１以上、Ｎ以下の整
数）ビットのバースト長（２P）を決定し、バースト長
決定信号を出力するバースト長決定回路と、 前記バースト長決定信号とＮビットの前記外部アドレス
とを与えられ、Ｐビットのバースト用内部アドレスを生
成し、Ｎ−Ｐビットの前記外部アドレスをスルーさせて
出力する内部アドレス生成回路と、 前記アドレスレジスタからＮビットの前記外部アドレス
を与えられ、前記内部アドレス生成回路から前記バース
ト用内部アドレス信号とＮ−Ｐビットの前記外部アドレ
スを与えられ、Ｐビットのバースト長を有するデータを
入力又は出力するメモリセルアレイと、 を備えることを特徴とする半導体記憶装置。 - 【請求項３】前記バースト長決定回路は、 Ｎビット毎に設けられ、前記バースト長設定信号が所定
レベルのときそれぞれオンし、Ｎビットの前記外部アド
レスを前記バースト長決定信号としてそれぞれ出力する
スイッチを有し、 前記内部アドレス生成回路は、前記スイッチ毎に設けら
れ、それぞれ与えられた前記バースト長決定信号がバー
ストを示す場合は対応する前記外部アドレスを用いて前
記バースト用内部アドレスを生成して出力し、バースト
を示さない場合は対応する前記外部アドレスをスルーさ
せて出力するカウンタを有することを特徴とする請求項
２記載の半導体記憶装置。 - 【請求項４】前記バースト長決定回路は、 Ｎビット毎に設けられ、前記バースト長設定信号が所定
レベルのときそれぞれオンし、Ｎビットの前記外部アド
レスを前記バースト長決定信号としてそれぞれ出力する
スイッチと、 Ｎビット毎に設けられ、リセット信号を与えられない場
合は前記バースト決定信号を与えられて出力し、前記リ
セット信号を与えられた場合は前記リセット信号を出力
せず、バースト動作を停止させる論理回路と、 を有し、 前記内部アドレス生成回路は、前記論理回路毎に設けら
れ、それぞれ与えられた前記バースト長決定信号がバー
ストを示す場合は対応する前記外部アドレスを用いて前
記バースト用内部アドレスを生成して出力し、バースト
を示さない場合は対応する前記外部アドレスをスルーさ
せて出力するカウンタを有することを特徴とする請求項
２記載の半導体記憶装置。 - 【請求項５】前記内部アドレス生成回路が、Ｐビットの
前記外部アドレスを用いて２Pの前記バースト用内部ア
ドレスを生成するバーストシーケンスが予め設定されて
いることを特徴とする請求項２乃至４のいずれかに記載
の半導体記憶装置。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000398032A JP2002197862A (ja) | 2000-12-27 | 2000-12-27 | 半導体記憶装置 |
| US10/010,852 US20020083295A1 (en) | 2000-12-27 | 2001-12-05 | Semiconductor memory |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000398032A JP2002197862A (ja) | 2000-12-27 | 2000-12-27 | 半導体記憶装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2002197862A true JP2002197862A (ja) | 2002-07-12 |
Family
ID=18863077
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2000398032A Pending JP2002197862A (ja) | 2000-12-27 | 2000-12-27 | 半導体記憶装置 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US20020083295A1 (ja) |
| JP (1) | JP2002197862A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2005235289A (ja) * | 2004-02-19 | 2005-09-02 | Yokogawa Electric Corp | Ｓｄｒａｍを備えたメモリ装置 |
Family Cites Families (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6009108A (en) * | 1995-08-31 | 1999-12-28 | Victor Company Of Japan, Ltd. | Multiplexer system for converting variable-length burst data streams into averaged-transfer-rate fixed-length packets |
| US6473814B1 (en) * | 1999-05-03 | 2002-10-29 | International Business Machines Corporation | System for optimally tuning a burst length by setting a maximum burst length based on a latency timer value and adjusting the maximum burst length based on a cache line size |
| US6393500B1 (en) * | 1999-08-12 | 2002-05-21 | Mips Technologies, Inc. | Burst-configurable data bus |
| KR20020014563A (ko) * | 2000-08-18 | 2002-02-25 | 윤종용 | 반도체 메모리 장치 |
-
2000
- 2000-12-27 JP JP2000398032A patent/JP2002197862A/ja active Pending
-
2001
- 2001-12-05 US US10/010,852 patent/US20020083295A1/en not_active Abandoned
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2005235289A (ja) * | 2004-02-19 | 2005-09-02 | Yokogawa Electric Corp | Ｓｄｒａｍを備えたメモリ装置 |
| JP4529474B2 (ja) * | 2004-02-19 | 2010-08-25 | 横河電機株式会社 | Ｓｄｒａｍを備えたメモリ装置 |
Also Published As
| Publication number | Publication date |
|---|---|
| US20020083295A1 (en) | 2002-06-27 |
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