JPH11273399A - 半導体メモリバーンインテスト回路 - Google Patents
半導体メモリバーンインテスト回路Info
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- JPH11273399A JPH11273399A JP10074746A JP7474698A JPH11273399A JP H11273399 A JPH11273399 A JP H11273399A JP 10074746 A JP10074746 A JP 10074746A JP 7474698 A JP7474698 A JP 7474698A JP H11273399 A JPH11273399 A JP H11273399A
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- Japan
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- circuit
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- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C29/00—Checking stores for correct operation ; Subsequent repair; Testing stores during standby or offline operation
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-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
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- G11C29/02—Detection or location of defective auxiliary circuits, e.g. defective refresh counters
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- Tests Of Electronic Circuits (AREA)
- For Increasing The Reliability Of Semiconductor Memories (AREA)
- Test And Diagnosis Of Digital Computers (AREA)
Abstract
(57)【要約】
【課題】 パケットプロトコルによるデバイスＩＤを設
定する半導体メモリにおいて、バーインテスト時にデバ
イスＩＤ比較論理を強制的に一致させ、メモリセル部へ
のタイミング信号を発生させるタイミングジェネレータ
を動作させることで、デバイス全体へのストレス印加を
可能にする半導体メモリバーンインテスト回路を提供す
る。 【解決手段】 ＩＤ比較回路３はパケットピン１から入
力されたデバイスＩＤとあらかじめ設定されたデバイス
ＩＤとの一致／不一致を比較し、一致した場合に‘Ｈ’
を出力する。タイミングジェネレータ８は‘Ｈ’が入力
された場合に動作する。Ｌレベル検知回路６は、バーン
インテスト時に外部ピンが‘Ｌ’でテストモード信号
（Ｔｅｓｔ）を出力する。ＯＲゲート７には、テストモ
ード信号ＴｅｓｔとＩＤ比較回路３の出力が入力され、
バーインテスト時の信号Ｔｅｓｔが‘Ｈ’の場合に出力
が‘Ｈ’になり、タイミングジェネレータ８が動作す
る。
定する半導体メモリにおいて、バーインテスト時にデバ
イスＩＤ比較論理を強制的に一致させ、メモリセル部へ
のタイミング信号を発生させるタイミングジェネレータ
を動作させることで、デバイス全体へのストレス印加を
可能にする半導体メモリバーンインテスト回路を提供す
る。 【解決手段】 ＩＤ比較回路３はパケットピン１から入
力されたデバイスＩＤとあらかじめ設定されたデバイス
ＩＤとの一致／不一致を比較し、一致した場合に‘Ｈ’
を出力する。タイミングジェネレータ８は‘Ｈ’が入力
された場合に動作する。Ｌレベル検知回路６は、バーン
インテスト時に外部ピンが‘Ｌ’でテストモード信号
（Ｔｅｓｔ）を出力する。ＯＲゲート７には、テストモ
ード信号ＴｅｓｔとＩＤ比較回路３の出力が入力され、
バーインテスト時の信号Ｔｅｓｔが‘Ｈ’の場合に出力
が‘Ｈ’になり、タイミングジェネレータ８が動作す
る。
Description
【０００１】
【発明の属する技術分野】本発明は半導体メモリのバー
ンインテストを行う半導体メモリバーンインテスト回路
に関し、メモリセル部制御回路のメモリセル部へのタイ
ミング信号を発生するタイミングジェネレータにもスト
レスを印加することができるバーンインテスト回路に関
する。
ンインテストを行う半導体メモリバーンインテスト回路
に関し、メモリセル部制御回路のメモリセル部へのタイ
ミング信号を発生するタイミングジェネレータにもスト
レスを印加することができるバーンインテスト回路に関
する。
【０００２】
【従来の技術】従来の半導体メモリは、バーンインテス
ト時において、ＩＤｈｉｔ信号を‘Ｈ’にすることがで
きなかったため、メモリセル部へのタイミング信号を発
生するタイミングジェネレータに、ストレスを印加する
ことができないという欠点があった。
ト時において、ＩＤｈｉｔ信号を‘Ｈ’にすることがで
きなかったため、メモリセル部へのタイミング信号を発
生するタイミングジェネレータに、ストレスを印加する
ことができないという欠点があった。
【０００３】本発明はかかる問題点に鑑みてなされたも
のであって、パケットプロトコルによるデバイスＩＤを
設定する半導体メモリにおいて、バーインテスト時にデ
バイスＩＤ比較論理を強制的に一致させ、メモリセル部
へのタイミング信号を発生させるタイミングジェネレー
タを動作させることで、デバイス全体へのストレス印加
を可能にする半導体メモリバーンインテスト回路を提供
することを目的とする。
のであって、パケットプロトコルによるデバイスＩＤを
設定する半導体メモリにおいて、バーインテスト時にデ
バイスＩＤ比較論理を強制的に一致させ、メモリセル部
へのタイミング信号を発生させるタイミングジェネレー
タを動作させることで、デバイス全体へのストレス印加
を可能にする半導体メモリバーンインテスト回路を提供
することを目的とする。
【０００４】
【課題を解決するための手段】本発明に係る半導体メモ
リバーンインテスト回路は、パケットプロトコルにより
デバイスＩＤを設定する半導体メモリにおいて、バーイ
ンテスト時に前記デバイスＩＤを強制的に無視する手段
を有することを特徴とする。
リバーンインテスト回路は、パケットプロトコルにより
デバイスＩＤを設定する半導体メモリにおいて、バーイ
ンテスト時に前記デバイスＩＤを強制的に無視する手段
を有することを特徴とする。
【０００５】本発明に係る他の半導体メモリバーンイン
テスト回路は、パケットピンから入力されたデバイスＩ
Ｄとあらかじめ設定されたデバイスＩＤとの一致／不一
致を比較し、一致した場合に‘Ｈ’を出力するＩＤ比較
回路と、‘Ｈ’が入力された場合に動作するメモリセル
部制御回路と、バーンインテスト時に外部ピンが‘Ｌ’
でテストモード信号（Ｔｅｓｔ）を出力する手段と、前
記信号Ｔｅｓｔと前記ＩＤ比較回路の出力が入力されそ
の出力が前記メモリセル部制御回路に入力されるＯＲゲ
ートとを有し、バーインテスト時の信号Ｔｅｓｔが
‘Ｈ’の場合に前記ＯＲゲートの出力が強制的に‘Ｈ’
になることを特徴とする。
テスト回路は、パケットピンから入力されたデバイスＩ
Ｄとあらかじめ設定されたデバイスＩＤとの一致／不一
致を比較し、一致した場合に‘Ｈ’を出力するＩＤ比較
回路と、‘Ｈ’が入力された場合に動作するメモリセル
部制御回路と、バーンインテスト時に外部ピンが‘Ｌ’
でテストモード信号（Ｔｅｓｔ）を出力する手段と、前
記信号Ｔｅｓｔと前記ＩＤ比較回路の出力が入力されそ
の出力が前記メモリセル部制御回路に入力されるＯＲゲ
ートとを有し、バーインテスト時の信号Ｔｅｓｔが
‘Ｈ’の場合に前記ＯＲゲートの出力が強制的に‘Ｈ’
になることを特徴とする。
【０００６】これらの半導体メモリバーンインテスト回
路において、前記メモリセル部制御回路は、前記ＯＲゲ
ートの出力‘Ｈ’レベルをトリガーとしてクロック同期
で前記メモリセル部のタイミング信号を生成するタイミ
ングジェネレータと、前記テストモード信号Ｔｅｓｔが
‘Ｌ’であれば前記タイミングジェネレータの出力を前
記メモリセル部にそのまま入力し、前記テストモード信
号が‘Ｈ’であればパケット入力に切り替えて前記メモ
リセル部に入力するタイミング信号選択回路とを有する
ように構成することができる。また、前記テストモード
信号Ｔｅｓｔを出力する手段は、外部ピンのＬレベルを
検知し、Ｌレベルならばテストモード信号Ｔｅｓｔを出
力し、Ｈレベルならば‘Ｈ’レベルをラッチするＬレベ
ル検知回路であるように構成することができる。更に、
前記ＯＲゲートの入力には、前記ＩＤ比較回路の出力の
他に、前記テストモード信号ＴｅｓｔとクロックＳＣＫ
とが入力されるＡＮＤゲートの出力が入力されるように
構成することができる。
路において、前記メモリセル部制御回路は、前記ＯＲゲ
ートの出力‘Ｈ’レベルをトリガーとしてクロック同期
で前記メモリセル部のタイミング信号を生成するタイミ
ングジェネレータと、前記テストモード信号Ｔｅｓｔが
‘Ｌ’であれば前記タイミングジェネレータの出力を前
記メモリセル部にそのまま入力し、前記テストモード信
号が‘Ｈ’であればパケット入力に切り替えて前記メモ
リセル部に入力するタイミング信号選択回路とを有する
ように構成することができる。また、前記テストモード
信号Ｔｅｓｔを出力する手段は、外部ピンのＬレベルを
検知し、Ｌレベルならばテストモード信号Ｔｅｓｔを出
力し、Ｈレベルならば‘Ｈ’レベルをラッチするＬレベ
ル検知回路であるように構成することができる。更に、
前記ＯＲゲートの入力には、前記ＩＤ比較回路の出力の
他に、前記テストモード信号ＴｅｓｔとクロックＳＣＫ
とが入力されるＡＮＤゲートの出力が入力されるように
構成することができる。
【０００７】
【発明の実施の形態】以下、本発明の実施例について添
付の図面を参照して具体的に説明する。図１は本発明の
第１実施例に係る半導体メモリバーンインテスト回路を
示すブロック図である。入力レシーバ回路２はパケット
入力（ＲＱ［７：０］）１を内部クロック（ｒｃｌｋ）
の両エッジ同期にて受け取る。ＩＤ比較回路３は入力レ
シーバ回路２の出力（ＲＣＶ［ｎ：０］）のうち、デバ
イスＩＤに相当するビットＲＣＶ［３：０］と、本デバ
イスのデバイスＩＤを格納するデバイスＩＤ格納レジス
タ４の値ＤｅｖＩＤ［３：０］とを比較し、一致したと
きに‘Ｈ’レベルを出力する。デコード回路５は、入力
レシーバ回路２の出力（ＲＣＶ［ｎ：０］）のうち命令
コード（Ｏｐｃｏｄｅ）及びバンク／ロウ／カラムアド
レス（ＢＡＤＲ［３：０］／ＲＡＤＲ［３：／ＣＡＤＲ
［３：０］）をデコードする。Ｌレベル検知回路６は外
部ピンＶＲＥＦのＬレベルを検知し、Ｌレベルならば出
力テストモード信号（Ｔｅｓｔ）を出力し、Ｈレベルな
らば‘Ｈ’レベルをラッチする。ＯＲゲート７は、ＩＤ
比較回路３の出力（ＩＤｈｉｔ＿ｐｒｅ）と、テストモ
ード信号Ｔｅｓｔとの論理ＯＲをとり、出力信号ＩＤｈ
ｉｔを出力する。タイミングジェネレータ８は、信号Ｉ
Ｄｈｉｔ‘Ｈ’レベルをトリガーとして、ｒｃｌｋ同期
でメモリセル部のタイミング信号ｂｓｅｎｓｅ等を生成
する。タイミング信号選択回路９は、テストモード信号
Ｔｅｓｔが‘Ｌ’であれば、タイミングジェネレータ８
の出力ｂｓｅｎｓｅ等をメモリセル部１０にそのまま制
御信号ＢＳＥＮＳＥ等にして入力し、テストモード信号
Ｔｅｓｔが‘Ｈ’であれば、パケット入力ＲＱ［７：
０］を直接ＢＳＥＮＳＥ等々に切り替える。ＤＬＬ（デ
ィレイ・ロックド・ループ）回路１１はクロック入力Ｃ
ＦＭに対し、位相同期クロック信号（ＤＬＬｏｕｔ）を
生成する。クロック選択回路１２はテストモード信号Ｔ
ｅｓｔが‘Ｈ’（又は‘Ｌ’）であれば、内部同期クロ
ックｒｃｌｋをＤＬＬ出力ＤＬＬｏｕｔ（又は直接、外
部クロックＣＦＭ）に切り替えるものである。
付の図面を参照して具体的に説明する。図１は本発明の
第１実施例に係る半導体メモリバーンインテスト回路を
示すブロック図である。入力レシーバ回路２はパケット
入力（ＲＱ［７：０］）１を内部クロック（ｒｃｌｋ）
の両エッジ同期にて受け取る。ＩＤ比較回路３は入力レ
シーバ回路２の出力（ＲＣＶ［ｎ：０］）のうち、デバ
イスＩＤに相当するビットＲＣＶ［３：０］と、本デバ
イスのデバイスＩＤを格納するデバイスＩＤ格納レジス
タ４の値ＤｅｖＩＤ［３：０］とを比較し、一致したと
きに‘Ｈ’レベルを出力する。デコード回路５は、入力
レシーバ回路２の出力（ＲＣＶ［ｎ：０］）のうち命令
コード（Ｏｐｃｏｄｅ）及びバンク／ロウ／カラムアド
レス（ＢＡＤＲ［３：０］／ＲＡＤＲ［３：／ＣＡＤＲ
［３：０］）をデコードする。Ｌレベル検知回路６は外
部ピンＶＲＥＦのＬレベルを検知し、Ｌレベルならば出
力テストモード信号（Ｔｅｓｔ）を出力し、Ｈレベルな
らば‘Ｈ’レベルをラッチする。ＯＲゲート７は、ＩＤ
比較回路３の出力（ＩＤｈｉｔ＿ｐｒｅ）と、テストモ
ード信号Ｔｅｓｔとの論理ＯＲをとり、出力信号ＩＤｈ
ｉｔを出力する。タイミングジェネレータ８は、信号Ｉ
Ｄｈｉｔ‘Ｈ’レベルをトリガーとして、ｒｃｌｋ同期
でメモリセル部のタイミング信号ｂｓｅｎｓｅ等を生成
する。タイミング信号選択回路９は、テストモード信号
Ｔｅｓｔが‘Ｌ’であれば、タイミングジェネレータ８
の出力ｂｓｅｎｓｅ等をメモリセル部１０にそのまま制
御信号ＢＳＥＮＳＥ等にして入力し、テストモード信号
Ｔｅｓｔが‘Ｈ’であれば、パケット入力ＲＱ［７：
０］を直接ＢＳＥＮＳＥ等々に切り替える。ＤＬＬ（デ
ィレイ・ロックド・ループ）回路１１はクロック入力Ｃ
ＦＭに対し、位相同期クロック信号（ＤＬＬｏｕｔ）を
生成する。クロック選択回路１２はテストモード信号Ｔ
ｅｓｔが‘Ｈ’（又は‘Ｌ’）であれば、内部同期クロ
ックｒｃｌｋをＤＬＬ出力ＤＬＬｏｕｔ（又は直接、外
部クロックＣＦＭ）に切り替えるものである。
【０００８】次に、上述の如く構成された半導体メモリ
バーンインテスト回路の動作について、図２のタイミン
グチャート図を参照して説明する。なお、本発明はバー
ンインテスト時の動作に関係するので、バーンインテス
トモード動作に限って説明する。
バーンインテスト回路の動作について、図２のタイミン
グチャート図を参照して説明する。なお、本発明はバー
ンインテスト時の動作に関係するので、バーンインテス
トモード動作に限って説明する。
【０００９】先ず、本デバイスのデバイスＩＤ格納レジ
スタ４に、デバイスＩＤ（Ｄｅｖ［３：０］を設定す
る。設定方法は、外部データピンＳＩＯを外部クロック
ピンＳＣＫのＨエッジ同期でシリアルにとり、本例のよ
うなＤｅｖＩＤ［３：０］の４ビット構成の場合、ＳＣ
Ｋ４サイクルでＤｅｖＩＤ［３：０］＝‘０１１０’を
設定する。
スタ４に、デバイスＩＤ（Ｄｅｖ［３：０］を設定す
る。設定方法は、外部データピンＳＩＯを外部クロック
ピンＳＣＫのＨエッジ同期でシリアルにとり、本例のよ
うなＤｅｖＩＤ［３：０］の４ビット構成の場合、ＳＣ
Ｋ４サイクルでＤｅｖＩＤ［３：０］＝‘０１１０’を
設定する。
【００１０】次に、バーンインテストモードにエントリ
ーする。バーンインテストモードでない場合、外部ピン
ＶＲＥＦはＲＱ［７：０］、ＣＦＭの参照電圧で、ＲＱ
［７：０］、ＣＦＭの（Ｈレベル電圧＋Ｌレベル電圧）
／２程度の固定レベルが与えられるが、ＶＲＥＦを接地
電位まで落とすと、Ｌレベル検出回路が作動し、ｒｃｌ
ｋのＬエッジで、テストモードエントリー信号（Ｔｅｓ
ｔ）を‘Ｈ’ラッチ出力する。
ーする。バーンインテストモードでない場合、外部ピン
ＶＲＥＦはＲＱ［７：０］、ＣＦＭの参照電圧で、ＲＱ
［７：０］、ＣＦＭの（Ｈレベル電圧＋Ｌレベル電圧）
／２程度の固定レベルが与えられるが、ＶＲＥＦを接地
電位まで落とすと、Ｌレベル検出回路が作動し、ｒｃｌ
ｋのＬエッジで、テストモードエントリー信号（Ｔｅｓ
ｔ）を‘Ｈ’ラッチ出力する。
【００１１】テストモード信号Ｔｅｓｔが‘Ｈ’になる
と、内部クロックｒｃｌｋはクロック選択回路１２によ
り直接ＣＦＭピンから供給され、メモリセル制御信号Ｂ
ＳＥＮＳＥ等も外部パケット入力ピンＲＱ［７：０］か
ら直接供給される。ＲＱ［７：０］はメモリセル制御信
号ＢＳＥＮＳＥ等の役割を持つことになるため、ｒｃｌ
ｋの両エッジにおけるＲＱ［７：０］の偶然性の組合
せ、時間タイミングがあわない限り、ＤｅｖＩＤ［３：
０］＝‘０１１０’と一致することがなく、ＩＤ比較回
路３の出力ＩＤｈｉｔ＿ｐｒｅがバーンインテストモー
ド時に‘Ｈ’になる確率は極めて低いが、バーンインテ
スト時はＴｅｓｔ＝‘Ｈ’であるので、無条件に信号Ｉ
Ｄｈｉｔとして‘Ｈ’が出力される。このＩＤｈｉｔ
‘Ｈ’出力により、タイミングジェネレータ８が動作す
ることで、ストレスを印加できる。もし、ＴｅｓｔとＩ
Ｄｈｉｔ＿ｐｒｅの論理ＯＲがなければ、ＯＲゲート７
からＩＤｈｉｔ信号‘Ｈ’が出力されることはほとんど
ないため、タイミングジェネレータ８はほとんど動作せ
ず、ストレスが印加されない。
と、内部クロックｒｃｌｋはクロック選択回路１２によ
り直接ＣＦＭピンから供給され、メモリセル制御信号Ｂ
ＳＥＮＳＥ等も外部パケット入力ピンＲＱ［７：０］か
ら直接供給される。ＲＱ［７：０］はメモリセル制御信
号ＢＳＥＮＳＥ等の役割を持つことになるため、ｒｃｌ
ｋの両エッジにおけるＲＱ［７：０］の偶然性の組合
せ、時間タイミングがあわない限り、ＤｅｖＩＤ［３：
０］＝‘０１１０’と一致することがなく、ＩＤ比較回
路３の出力ＩＤｈｉｔ＿ｐｒｅがバーンインテストモー
ド時に‘Ｈ’になる確率は極めて低いが、バーンインテ
スト時はＴｅｓｔ＝‘Ｈ’であるので、無条件に信号Ｉ
Ｄｈｉｔとして‘Ｈ’が出力される。このＩＤｈｉｔ
‘Ｈ’出力により、タイミングジェネレータ８が動作す
ることで、ストレスを印加できる。もし、ＴｅｓｔとＩ
Ｄｈｉｔ＿ｐｒｅの論理ＯＲがなければ、ＯＲゲート７
からＩＤｈｉｔ信号‘Ｈ’が出力されることはほとんど
ないため、タイミングジェネレータ８はほとんど動作せ
ず、ストレスが印加されない。
【００１２】このように、本実施例により、ＩＤｈｉｔ
‘Ｈ’出力がトリガー信号となって、タイミングジェネ
レータ８がバーインテスト時にも動作する。これによ
り、タイミングジェネレータ８にバーンイストレスを効
率的に印加することができる。
‘Ｈ’出力がトリガー信号となって、タイミングジェネ
レータ８がバーインテスト時にも動作する。これによ
り、タイミングジェネレータ８にバーンイストレスを効
率的に印加することができる。
【００１３】次に、本発明の第２実施例について、図３
のブロック図及び図４のタイミングチャート図を参照し
て説明する。本実施例が図１に示す第１の実施例と異な
る点は、論理ＯＲゲート７の１入力を、第１実施例のＴ
ｅｓｔの代わりに、Ｔｅｓｔ信号とクロックＳＣＫのＡ
ＮＤゲート１３の出力としている点である。ＯＲゲート
７の他方の入力は、ＩＤ比較回路３の出力ＩＤｈｉｔ＿
ｐｒｅで代わらない。
のブロック図及び図４のタイミングチャート図を参照し
て説明する。本実施例が図１に示す第１の実施例と異な
る点は、論理ＯＲゲート７の１入力を、第１実施例のＴ
ｅｓｔの代わりに、Ｔｅｓｔ信号とクロックＳＣＫのＡ
ＮＤゲート１３の出力としている点である。ＯＲゲート
７の他方の入力は、ＩＤ比較回路３の出力ＩＤｈｉｔ＿
ｐｒｅで代わらない。
【００１４】本実施例においては、ＡＮＤゲート１３を
付加することにより、タイミングジェネレータ８の動作
セット／リセットをクロックＳＣＫのレベルで制御でき
る。即ち、タイミングジェネレータ８の出力ｂｓｅｎｓ
ｅ等のセット時だけでなく、リセット時の制御も行うこ
とができる。
付加することにより、タイミングジェネレータ８の動作
セット／リセットをクロックＳＣＫのレベルで制御でき
る。即ち、タイミングジェネレータ８の出力ｂｓｅｎｓ
ｅ等のセット時だけでなく、リセット時の制御も行うこ
とができる。
【００１５】これに対し、第１の実施例であると、タイ
ミングジェネレータ８内の回路において、セット側だけ
動作する回路のみが動作することになり、リセット時に
は寄与しない。本実施例のように、ＡＮＤゲート１３を
追加することで、リセット動作を含めたタイミングジェ
ネレータ８の動作が可能になり、更に優れたバーンイン
ストレスの印加効果が得られる。
ミングジェネレータ８内の回路において、セット側だけ
動作する回路のみが動作することになり、リセット時に
は寄与しない。本実施例のように、ＡＮＤゲート１３を
追加することで、リセット動作を含めたタイミングジェ
ネレータ８の動作が可能になり、更に優れたバーンイン
ストレスの印加効果が得られる。
【００１６】
【発明の効果】以上説明したように、本発明によれば、
バーンインテスト時にＴｅｓｔ信号‘Ｈ’で強制的にＩ
Ｄｈｉｔ信号を‘Ｈ’にしているので、タイミングジェ
ネレータをバーンインテスト時に動作させ、デバイス全
体にストレスを効率的に印加することができる。
バーンインテスト時にＴｅｓｔ信号‘Ｈ’で強制的にＩ
Ｄｈｉｔ信号を‘Ｈ’にしているので、タイミングジェ
ネレータをバーンインテスト時に動作させ、デバイス全
体にストレスを効率的に印加することができる。
【図１】本発明の第１実施例に係る半導体メモリバーン
インテスト回路を示す回路図である。
インテスト回路を示す回路図である。
【図２】同じくその動作を示すタイミングチャート図で
ある。
ある。
【図３】本発明の第２実施例に係る半導体メモリバーン
インテスト回路を示す回路図である。
インテスト回路を示す回路図である。
【図４】同じくその動作を示すタイミングチャート図で
ある。
ある。
【符号の説明】 １：パケット入力（ＲＱ［７：０］） ２：入力レシーバ回路 ３：ＩＤ比較回路 ４：デコード回路 ６：Ｌレベル検知回路 ７：ＯＲゲート ８：タイミングジェネレータ ９：タイミング信号選択回路 １０：メモリセル部 １１：ＤＬＬ回路 １２：クロック選択回路 １３：ＡＮＤゲート
Claims (5)
- 【請求項１】 パケットプロトコルによりデバイスＩＤ
を設定する半導体メモリにおいて、バーインテスト時に
前記デバイスＩＤを強制的に無視する手段を有すること
を特徴とする半導体メモリバーンインテスト回路。 - 【請求項２】 パケットピンから入力されたデバイスＩ
Ｄとあらかじめ設定されたデバイスＩＤとの一致／不一
致を比較し、一致した場合に‘Ｈ’を出力するＩＤ比較
回路と、‘Ｈ’が入力された場合に動作するメモリセル
部制御回路と、バーンインテスト時に外部ピンが‘Ｌ’
でテストモード信号（Ｔｅｓｔ）を出力する手段と、前
記信号Ｔｅｓｔと前記ＩＤ比較回路の出力が入力されそ
の出力が前記メモリセル部制御回路に入力されるＯＲゲ
ートとを有し、バーインテスト時の信号Ｔｅｓｔが
‘Ｈ’の場合に前記ＯＲゲートの出力が強制的に‘Ｈ’
になることを特徴とする半導体メモリバーンインテスト
回路。 - 【請求項３】 前記メモリセル部制御回路は、前記ＯＲ
ゲートの出力‘Ｈ’レベルをトリガーとしてクロック同
期で前記メモリセル部のタイミング信号を生成するタイ
ミングジェネレータと、前記テストモード信号Ｔｅｓｔ
が‘Ｌ’であれば前記タイミングジェネレータの出力を
前記メモリセル部にそのまま入力し、前記テストモード
信号が‘Ｈ’であればパケット入力に切り替えて前記メ
モリセル部に入力するタイミング信号選択回路とを有す
ることを特徴とする請求項２に記載の半導体メモリバー
ンインテスト回路。 - 【請求項４】 前記テストモード信号Ｔｅｓｔを出力す
る手段は、外部ピンのＬレベルを検知し、Ｌレベルなら
ばテストモード信号Ｔｅｓｔを出力し、Ｈレベルならば
‘Ｈ’レベルをラッチするＬレベル検知回路であること
を特徴とする請求項２又は３に記載の半導体メモリバー
ンインテスト回路。 - 【請求項５】 前記ＯＲゲートの入力には、前記ＩＤ比
較回路の出力の他に、前記テストモード信号Ｔｅｓｔと
クロックＳＣＫとが入力されるＡＮＤゲートの出力が入
力されることを特徴とする請求項２乃至４のいずれか１
項に記載の半導体メモリバーンインテスト回路。
Priority Applications (5)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP07474698A JP3259679B2 (ja) | 1998-03-23 | 1998-03-23 | 半導体メモリバーンインテスト回路 |
| TW088104440A TW428131B (en) | 1998-03-23 | 1999-03-19 | Semiconductor integrated circuit device with built-in test circuit for applying stress to timing generator in burn-in test |
| US09/273,561 US6034907A (en) | 1998-03-23 | 1999-03-22 | Semiconductor integrated circuit device with built-in test circuit for applying stress to timing generator in burn-in test |
| KR1019990009671A KR100303717B1 (ko) | 1998-03-23 | 1999-03-22 | 번인 테스트에서 타이밍 생성기에 스트레스를 인가하기 위한 테스트 회로가 내장된 반도체 집적회로 |
| CNB991031075A CN1145172C (zh) | 1998-03-23 | 1999-03-23 | 具有内部测试电路的半导体集成电路器件 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP07474698A JP3259679B2 (ja) | 1998-03-23 | 1998-03-23 | 半導体メモリバーンインテスト回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH11273399A true JPH11273399A (ja) | 1999-10-08 |
| JP3259679B2 JP3259679B2 (ja) | 2002-02-25 |
Family
ID=13556136
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP07474698A Expired - Fee Related JP3259679B2 (ja) | 1998-03-23 | 1998-03-23 | 半導体メモリバーンインテスト回路 |
Country Status (5)
| Country | Link |
|---|---|
| US (1) | US6034907A (ja) |
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