KR19990078115A

KR19990078115A - 번인 테스트에서 타이밍 생성기에 스트레스를 인가하기 위한 테스트 회로가 내장된 반도체 집적회로

Info

Publication number: KR19990078115A
Application number: KR1019990009671A
Authority: KR
Inventors: 하라구찌요시노리
Original assignee: 가네꼬 히사시; 닛뽕덴끼 가부시끼가이샤
Priority date: 1998-03-23
Filing date: 1999-03-22
Publication date: 1999-10-25
Also published as: CN1145172C; US6034907A; KR100303717B1; JP3259679B2; TW428131B; CN1231482A; JPH11273399A

Abstract

반도체 메모리장치는 패킷 신호 (RQ) 가 어드레스되는지 여부를 확인하기 위하여 장치 식별 코드 (ID1) 를 가지며, 타이밍 생성기 (16) 는 저장된 장치식별코드 (ID1) 및 패킷 신호에 결합된 입력 장치식별코드 (ID2) 간의 일치성을 나타내는 히트 신호 (IDHIT) 에 응답하여 데이터 액세스에 대한 제어 시퀀스를 시작하는데, 여기에서 번인 테스트에 대한 명령을 나타내는 테스트 신호 (TP) 및 패킷 신호 (RQ) 간에 신호 수신 회로 (12) 를 공유하고, 테스트 모드를 나타내는 내부 모드 신호 (TEST) 로부터 히트 신호 (IDHIT) 를 직접 생성하기 위한 논리 게이트 (23) 가 설치되어 저장된 장치식별코드 (ID1) 및 테스트 신호 (TP) 사이의 일치성에 관계없이 타이밍 생성기 (16) 는 번인 테스트에서 상기 제어 시퀀스를 시작한다.

Description

번인 테스트에서 타이밍 생성기에 스트레스를 인가하기 위한 테스트 회로가 내장된 반도체 집적회로 {SEMICONDUCTOR INTEGRATED CIRCUIT DEVICE WITH BUILT-IN TEST CIRCUIT FOR APPLYING STRESS TO TIMING GENERATOR IN BURN-IN TEST}

본 발명은 반도체 집적회로장치에 관한 것으로, 특히 번인 (burn-in) 테스트에서 타이밍 생성기에 스트레스를 가하기 위한 테스트 회로를 내장한 반도체 집적회로장치에 관한 것이다.

제조업자는 일반적으로 제품의 일정한 수명을 보장한다. 번인 테스트 (burn-test) 는 일종의 수명 테스트 공정이다. 제조업자는 사용 초기의 실패를 피하기 위하여 번인 테스트를 통해 제품에 스트레스를 가한다. 번인 하에서 제품을 테스트할 때, 잠재적인 불량 제품이 걸러지며, 결함없는 제품만이 고객에게 전해진다.

반도체 메모리장치와 같은 일종의 반도체 집적회로장치에 테스트 회로가 내장되며, 번인 테스트에서의 테스트 장치를 보조한다. 내장된 테스트 회로는 고온 분위기의 테스트 장치로부터 공급되는 테스트 신호에 반응하며, 여러가지 내부 제어신호를 생성하여 반도체 메모리장치의 구성 회로를 선택적으로 활성화시킨다.

일종의 반도체 메모리장치가 장치식별코드 (device identification code : 이하 "장치 ID 코드"라 함) 를 저장한다. 패킷 신호 (packet signal) 가 반도체 메모리장치에 공급되며, 장치 ID 코드 및 명령 코드가 패킷 프로토콜 (protocol) 에 따라 패킷 신호에 저장된다. 반도체 메모리장치가 패킷 신호를 수신하는 경우에, 반도체 메모리장치는 패킷 신호의 입력된 장치 ID 코드를 점검하여 입력된 명령 코드가 반도체 메모리장치에 어드레스되는지 여부를 확인한다. 입력된 장치 ID 코드가 저장된 장치 ID 코드와 일치한다면, 타이밍 생성기가 활성화되고 제어신호 생성기에 적절한 타이밍을 제공한다. 제어신호 생성기가 제공된 타이밍에서 내부 제어신호를 생성하고, 내부 제어신호를 다른 구성 회로에 공급한다. 다른 구성회로는 내부 제어신호에 의하여 연속적으로 활성화되고, 데이터 비트가 메모리셀에 기록되거나 그로부터 판독된다.

패킷 신호에 대한 신호입력 포트 (port) 는 테스트 신호와 공용이다. 반도체 메모리장치가 번인 테스트를 받는 동안, 명령을 나타내는 테스트 신호가 테스트 장치로부터 신호입력 포트를 통하여 제어신호 생성기에 공급되고, 제어신호 생성기는 내부 제어신호를 다른 구성회로에 분배한다. 따라서, 제어신호 생성기는 타이밍 생성기의 보조없이 테스트 신호로부터 내부 제어신호를 생성한다. 이것은 번인 테스트에서 타이밍 생성기가 결코 검사되지 않는다는 것을 의미한다.

전술한 바와 같이, 타이밍 생성기는 입력된 장치 ID 코드가 저장된 장치 ID 코드와 일치하는 경우에만 활성화되며, 입력신호 포트가 번인 테스트 중에 패킷 신호 대신에 테스트 신호를 수신한다. 테스트 신호의 비트 스트링의 일부가 저장된 장치 ID 코드와 일치한다면, 번인 테스트에서 타이밍 생성기가 활성화된다. 그러나, 이러한 가능성은 무시할 수 있다. 그 결과, 제품은 타이밍 생성기에 대한 번인 테스트 없이 배달된다.

타이밍 생성기는 데이터 액세스 중에 중요한 역할을 한다. 타이밍 생성기가 고장이라면, 반도체장치는 제조업자가 보장한 수명의 만료시까지 갈 수 없다. 따라서, 제조업자는 내장된 테스트 회로를 필요로하게 되며, 이로써 제조업자가 번인 테스트에서 타이밍 생성기를 검사할 수 있게 된다.

그러므로, 본 발명의 중요한 목적은 제조업자가 번인 테스트를 통하여 타이밍 생성기를 검사할 수 있는 테스트 회로를 갖춘 반도체 집적회로를 제공하는 것이다.

도 1 은 본 발명에 따른 반도체 메모리장치의 회로 구성을 도시하는 블록도.

도 2 는 장치 ID 코드의 등록 및 번인 테스트에서의 히트 신호의 생성을 도시하는 타이밍차트.

도 3 은 본 발명에 따른 또다른 반도체 메모리장치의 회로 구성을 도시하는 블록도.

도 4 는 장치 ID 코드의 등록 및 번인 테스트에서의 히트 신호의 생성을 도시하는 타이밍차트.

* 도면의 주요부분에 대한 부호의 설명 *

11 : 코드 레지스터

12 : 신호 수신기

13 : 비교기

14 : 디코더

15 : 제어신호 생성기

16 : 타이밍 생성기

17 : DLL 회로

18 : 기타 회로

21 : 레벨 검출기

22 : 선택기

이러한 목적을 달성하기 위하여, 본 발명은 테스트 모드를 나타내는 모드 신호로부터 직접 히트 (hit) 신호를 생성하는 것을 제안한다.

본 발명의 일 실시형태에 따르면, 제 1 장치 ID 코드를 저장하는 기억회로, 테스트 모드에서 외부로부터 공급된 테스트 신호와 통상 모드에서 외부로부터 공급되고 적어도 제 2 장치 ID 코드에 할당된 데이터 필드를 포함하는 입력신호 사이에서 공용되는 신호 수신회로, 사이기 기억회로에 접속되어 있으며 상기 입력신호가 반도체 집적회로장치에 어드레스되는지 여부를 확인하기 위하여 상기 제 2 장치 ID 코드를 상기 제 1 장치 ID 코드와 비교하여 제 2 장치 ID 코드가 상기 제 1 장치 ID 코드와 일치하는 경우에 예비 히트 신호를 생성하는 비교회로, 및 히트 신호에 응답하여 다른 회로에 대한 하나 이상의 소정의 제어 시퀀스를 시작하는 초기 스테이지 회로를 구비하는 주 회로; 및 테스트 모드로 들어감을 나타내는 명령 신호에 응답하여 테스트 모드를 생성하는 검출회로와 상기 비교회로 및 상기 검출회로에 접속되어 상기 소정의 히트 신호 및 상기 테스트 모드 신호중 하나로부터 히트 신호를 생성하는 논리회로를 구비하는 테스트 회로를 포함하는, 통상 모드 및 테스트 모드를 갖는 반도체 집적회로장치가 제공된다.

상기 테스트 모드 신호는 번인 테스트를 나타낸다.

반도체 집적회로장치의 특징 및 효과는 첨부 도면을 참조하여 기재되는 이하의 설명으로부터 보다 명확해질 것이다.

제 1 실시예

도 1 을 참조하면, 본 발명을 구현하는 반도체 메모리장치가 반도체 칩 (1) 상에 형성된다. 이 반도체 메모리장치는 메모리셀 어레이 (2), 주변 회로 (3) 및 테스트 회로 (4) 로 분할된다. 메모리셀 어레이 (2) 는 데이터 비트를 저장하는 복수의 메모리셀을 구비하며, 뱅크 (bank) 어드레스, 로우 (row) 어드레스 및 칼럼 (column) 어드레스가 각각의 메모리셀에 할당된다. 이 때문에, 뱅크 어드레스, 로우 어드레스 칼럼 어드레스를 사용하여 각 메모리셀이 특정된다. 주변 회로 (3) 는 데이터 포트 (5) 및 메모리셀 어레이 사이에 데이터 경로를 제공하여 데이터 비트가 메모리셀에 기록되고 그로부터 판독되게 한다. 테스트 회로 (4) 는 테스트 장치 (6) 를 보조하며, 메모리셀 어레이 (2) 및 주변회로 (3) 를 점검하여 다양한 테스트 시퀀스를 통하여 결함있는 회로 성분을 가지는지 여부를 확인한다. 일종의 테스트 시퀀스로서 번인 테스트가 있는데, 메모리셀 어레이 (2) 및 주변회로 (3) 가 고온 분위기 하에서 동작한다.

주변회로 (3) 는 레지스터 (11), 신호 수신기 (12), 비교기 (13), 디코더 (14) 및 제어신호 생성기 (15) 를 구비한다. 클럭 핀 (SCK) 및 데이터 핀 (SIO) 은 레지스터 (11) 에 접속되고, 장치 ID 코드를 나타내는 비트 스트링 (bit string) 이 데이터 핀 (SIO) 에 공급된다. 레지스터 (11) 는 클럭 핀 (SCK) 에서 클럭 신호의 리딩 엣지 (leading edge) 의 비트를 래치한다. 이 경우에, 장치 ID 코드는 4 비트로 표현되며, 4 클럭주기가 장치 ID 코드를 레지스터 (11) 에 저장하는데 필요하다. 레지스터 (11) 는 저장된 장치 ID 코드를 나타내는 코드 신호 (ID1) 를 비교기 (13) 에 공급한다.

신호 수신기 (12) 는 패킷 신호 (RQ) 및 테스트 신호 (TP) 간에 공용된다. 패킷 신호 (RQ) 는 3 개 이상의 데이터 필드를 가진다. 제 1 데이터 필드는 장치 ID 코드에 할당되고, 제 2 데이터 필드는 명령 코드에 할당되며, 제 3 데이터 필드는 뱅크/로우/칼럼 어드레스에 할당된다.

반도체 메모리장치가 데이터 액세스 코드로 동작하고 있는 동안, 신호 수신기 (12) 는 내부 클럭 신호 (RCLK) 의 양 엣지와 동기로 패킷 신호 (RQ) 를 수신하고, 제 1 데이터 필드로부터 코드 신호 (ID2) 를 생성하며 제 2 및 제 3 데이터 필드로부터 데이터 신호 (RCV) 를 생성한다. 코드 신호 (ID2) 는 입력된 장치 ID 코드를 나타내고, 데이터 신호 (RCV) 는 명령 및 액세스되는 메모리셀에 할당된 뱅크/로우/칼럼 어드레스를 나타낸다. 신호 수신기 (12) 는 코드 신호 (ID2) 및 데이터 신호 (RCV) 를 비교기 (13) 및 디코더 (14) 에 공급한다. 비교기 (13) 는 명령이 반도체 메모리장치에 어드레스되는지 여부를 확인하기 위하여 저장된 장치 ID 코드와 입력된 장치 ID 코드를 비교한다. 답이 긍정적이라면, 비교기 (13) 는 히트 신호 (IDHIT) 를 활성 하이 레벨 (high level) 로 변화시킨다. 한편, 답이 부정적이라면, 비교기 (13) 는 히트 신호 (IDHIT) 를 로우로 유지한다. 디코더 (14) 는 데이터 신호 (RCV) 를 명령 신호 (OPCODE), 뱅크 어드레스 신호 (BADR), 로우 어드레스 신호 (RADR) 및 칼럼 어드레스 신호 (CADR) 로 디코딩한다.

한편, 반도체 메모리장치가 테스트 모드로 들어가는 경우에, 신호 수신기 (12) 는 내부 클럭신호 (RCLK) 의 양 엣지와 동기로 테스트 신호 (TP) 를 수신하고, 테스트 신호 (TP) 를 제어신호 생성기 (15) 로 전송한다. 엔트리 (entry) 조건을 이하에서 기술한다.

주변회로 (3) 는 타이밍 생성기 (16), 약어 "DLL" 로 표시되는 지연 락 루프 (delay locked loop) (17) 및 기타 회로 (18) 를 더 구비한다. 로우 어드레스 디코더, 칼럼 어드레스 디코더, 센스 증폭기, 프리차지 회로 및 입/출력 회로가 기타 회로 (18) 의 예이다. 이러한 회로들은 잘 알려져 있으며, 더 이상의 설명은 생략한다. 외부 클럭신호 (CFM) 는 지연 락 루프 (17) 에 공급되어, 데이터 액세스 모드에서 위상 동기 클럭신호 (DLL) 를 생성한다.

히트 신호 (IDHIT) 는 타이밍 생성기 (16) 를 활성화시키며, 타이밍 생성기 (16) 는 내부 클럭신호 (RCLK) 에 응답하여 활성화 후에 타이밍 신호 (BSENSE-1/PRECH-1/COLLAT-1/COLCYC-1/WRITE-1/WE-1) 를 연속적으로 생성하게 된다. 타이밍 신호 (BSENSE-1/PRECH-1/COLLAT-1/COLCYC-1/WRITE-1/WE-1) 는 제어신호 생성기 (15) 에 공급된다. 따라서, 타이밍 생성기 (16) 는 번인 테스트를 나타내는 하이 레벨의 모드 신호 (TEST) 에 의하여 강제적으로 활성화되고, 제조업자는 타이밍 생성기에 스트레스를 가하여 결함있는 제품을 걸러낸다.

제어신호 생성기 (15) 는 모드 신호 (TEST) 에 반응하여 타이밍 신호 (BSENSE-2/PRECH-2/COLLAT-2/COLCYC-2/WRITE-2/WE-2) 를 데이터 액세스 모드에서는 타이밍 신호 (BSENSE-1/PRECH-1/COLLAT-1/COLCYC-1/WRITE-1/WE-1) 로부터, 그리고 테스트 모드에서는 테스트 신호 (RQ) 로부터 생성한다. 모드 신호 (TEST) 가 로우 레벨에 있으면, 제어신호 생성기 (15) 는 단순히 타이밍 신호 (BSENSE-1/PRECH-1/COLLAT-1/COLCYC-1/WRITE-1/WE-1) 를 기타 회로 (18) 에 타이밍 신호 (BSENSE-2/PRECH-2/COLLAT-2/COLCYC-2/WRITE-2/WE-2) 로서 전송한다. 한편, 모드 신호 (TEST) 가 하이 레벨에 있다면, 제어신호 생성기 (15) 는 테스트 신호 (RQ) 로부터 타이밍 신호 (BSENSE-2/PRECH-2/COLLAT-2/COLCYC-2/WRITE-2/WE-2) 를 생성하고, 기타 회로 (18) 에 타이밍 신호 (BSENSE-2/PRECH-2/COLLAT-2/COLCYC-2/WRITE-2/WE-2) 를 공급한다.

테스트 회로 (4) 는 레벨 검출기 (21), 선택기 (22) 및 논리 게이트 (23) 를 구비한다. 이 경우에, 논리 게이트는 OR 게이트로 이루어진다. 하이 레벨 (H) 의 모드 명령 신호 (VREF) 는 데이터 액세스 모드를 나타내며, 테스트 모드로 들어가기 위하여는 로우 레벨로 변화된다. 모드 명령 신호 (VREF) 는 장치 ID 코드의 등록 및 번인 테스트 중에는 중간 레벨로 유지된다. 이러한 경우에, 외부 클럭신호 (CFM) 는 하이 레벨 (H) 및 로우 레벨 (L) 사이에서 변화하며, 중간 레벨은 (H+L)/2 로 주어진다.

레벨 검출기 (21) 는 모드 명령 신호 (VREF) 의 전위 레벨을 검출하고, 모드 신호 (TEST) 의 전압 레벨을 결정한다. 모드 명령 신호가 로우 레벨로 변화되는 경우, 레벨 검출기 (21) 는 모드 신호 (TEST) 를 하이 레벨로 변화시키고, 하이 레벨의 모드 신호 (TEST) 는 메모리셀 어레이 (2) 및 주변 회로 (3) 가 번인 테스트에 대비하도록 만든다. 모드 명령 신호 (VREF) 가 중간 레벨로 유지되고 있는 동안에, 레벨 검출기 (21) 는 모드 신호 (TEST) 를 하이 레벨로 고정한다. 한편, 레벨 검출기 (21) 가 모드 명령 신호 (VREF) 가 하이 레벨로 복귀된다는 것을 알려주는 경우에, 레벨 검출기 (21) 는 모드 신호 (TEST) 를 로우 레벨로 변화시킨다. 모드 신호 (TEST) 는 선택기 (22), 제어신호 생성기 (15) 및 논리 게이트 (23) 에 공급된다.

선택기 (22) 는 외부 클럭신호 (CFM) 에 할당된 클럭 핀 및 지연 락 루프 (17) 에 접속되고 모드 신호 (TEST) 에 응답하여 위상 동기 클럭신호 (DLL) 및 외부 클럭신호 (CFM) 를 내부 클럭 신호 (RCLK) 로서 기타 회로에 선택적으로 공급한다.

OR 게이트 (23) 는 비교기 (13) 및 레벨 검출기 (21) 에 각각 접속된 두개의 입력 노드를 갖는다. 입력된 장치 ID 코드가 저장된 ID 코드와 일치하는 경우에는, 비교기 (13) 는 히트 신호 (IDHIT) 를 하이 레벨로 변화시키고, 하이 레벨을 히트 신호 (IDHIT) 는 타이밍 생성기를 트리거 (trigger) 하여 전술한 바와 같이 타이밍 신호 (BSENSE-1/PRECH-1/COLLAT-1/COLCYC-1/WRITE-1/WE-1) 를 순차적으로 생성한다.

이하에서 도 2 를 참조하여 번인 테스트에서의 회로 동작을 설명한다. 모드 명령 신호 (VREF) 는 중간 전압 레벨 ((H+L)/2) 로 유지되고, 레지스터 (11) 가 장치 ID 코드를 저장할 준비를 하게 만든다. 데이터 핀 (SIO) 의 전위 레벨은 주기적으로 변화되고, 클럭신호 (SCK) 는 시간 t1, t2, t3 및 t4 에서 상승한다. 데이터 핀 (SIO) 에서의 전위 레벨은 시간 t1 에서 "0", t2 에서 "Vdd", t3 에서 "0", t4 에서 "Vdd" 이다. 장치 ID 코드 (0101) 가 레지스터 (11) 에 저장된다.

모드 명령 신호 (VREF) 는 시간 t5 에서 중간 레벨로부터 로우 레벨로 변하며, 시간 t7 에서 중간 레벨로 복귀한다. 레벨 검출기 (21) 는 번인 테스트에 대한 요구를 알리고, 시간 t6 에서 모드 신호 (TEST) 를 하이 레벨로 변화시킨다.

하이 레벨의 모드 신호 (TEST) 는 선택기 (22) 로 하여금 외부 클럭신호 (CFM) 를 선택하게 하고, 외부 클럭신호 (CFM) 는 내부 클럭신호 (RCLK) 로서 기타 회로에 분배된다.

하이 레벨의 모드 신호 (TEST) 는 OR 게이트 (23) 에 더 공급되며, OR 게이트 (23) 는 비교기 (13) 의 출력 노드에서 히트 신호 (IDHIT) 에 관계없이 모드 신호 (TEST) 에 기초하여 히트 신호 (IDHIT) 를 생성한다. 전술한 바와 같이, 테스트 신호 (TP) 가 번인 테스트에서 신호 수신기 (12) 에 공급된다. 신호 수신기 (12) 가 패킷 신호 (RQ) 의 제 1 데이터 필드에 대응하는 테스트 신호 (TP) 의 소정의 데이터 비트를 비교기 (13) 에 전송하더라도, 상기 소정의 비트가 장치 ID 코드 (0101) 와 일치할 약간의 가능성은 있다. 그럼에도 불구하고, OR 게이트 (23) 는 모드 신호 (TEST) 로부터 히트 신호 (IDHIT) 를 생성한다. 그 결과, 타이밍 생성기 (16) 는 고온 분위기 하에서 BSENSE-1 과 같은 타이밍 신호를 강제로 생성하게 된다.

전술한 설명으로부터 알 수 있는 바와 같이, 신호 수신기 (12) 가 패킷 신호 (RQ) 및 테스트 신호 (TP) 사이에서 공유되더라도, 논리 게이트 (23) 는 모드 신호 (TEST) 로부터 히트 신호 (IDHIT) 를 생성하고, 타이밍 생성기 (16) 는 번인 테스트에서 검사된다.

이 경우에는, 메모리셀 어레이 (2) 및 주변회로 (3) 가 전체로서 주 회로를 구성한다. 레지스터 (11), 신호 수신기 (12), 비교기 (13) 및 타이밍 생성기 (16) 는 각각 기억회로, 신호 수신회로, 비교회로 및 초기 스테이지 회로에 대응한다. 레벨 검출기 (21) 및 OR 게이트 (23) 는 검출회로 및 논리 회로로서 각각 작용한다. 번인 테스트가 테스트 모드에서 수행되며, 데이터 액세스는 통상 모드에서 수행된다.

제 2 실시예

도 3 을 참조하면, 본 발명을 구현하는 또다른 반도체 메모리장치는 크게 메모리셀 어레이 (31), 주변회로 (32) 및 테스트 회로 (33) 를 구비한다. 메모리셀 어레이 (31) 및 주변 회로 (32) 는 제 1 실시예와 유사하며, 주변 회로 (32) 의 구성 요소는 상세한 설명없이 주변회로 (3) 의 대응 구성요소를 나타내는 동일한 참조부호를 붙인다.

AND 게이트 (34) 는 테스트 회로 (33) 에 추가된다. 모드 신호 (TEST) 및 클럭신호 (SCK) 가 AND 게이트 (34) 의 입력 노드에 공급되고, AND 게이트 (34) 의 출력 노드는 OR 게이트 (23) 의 입력 노드에 접속된다.

도 4 는 장치 ID 코드 "101" 의 등록 및 번인 테스트를 도시한다. 장치 ID 코드는 제 1 실시예와 유사하게 레지스터 (11) 에 저장되고, 등록에 대하여는 반복을 피하기 위하여 설명을 생략한다.

모드 명령 신호 (VREF) 는 시간 t11 에서 로우 레벨로 변화되고, 시간 t13 에서 하이 레벨로 복귀한다. 레벨 검출기 (21) 는 번인 테스트에 대한 요구를 통지하고, 시간 t12 에서 모드 신호 (TEST) 를 하이 레벨로 변화시킨다. 레벨에 검출기 (21) 는 시간 t12 에서 모드 신호 (TEST) 를 하이 레벨로 유지한다.

모드 신호 (TEST) 가 AND 게이트 (34) 의 입력 노드에 공급되고, 클럭신호 (SCK) 와 AND 된다. 클럭신호 (SCK) 는 시간 t13, t15 및 t18 에서 주기적으로 하이 레벨로 변화되고, 이에 따라 AND 게이트는 하이 레벨을 OR 게이트 (23) 에 공급한다. 그 결과, OR 게이트 (23) 는 시간 t13, t15 및 t18 에서 히트 신호 (IDHIT) 를 활성 하이 레벨로 주기적으로 변화시킨다. 히트 신호 (IDHIT) 는 타이밍 생성기 (16) 에 공급되며, 타이밍 생성기 (16) 는 시간 t14 및 t17 에서 활성화되고, 시간 t16 및 t19 에서 비활성화된다. 따라서, 테스트 회로 (33) 는 타이밍 생성기 (16) 로 하여금 활성 및 비활성을 반복하게 하고, 제조업자는 번인 테스트에서 타이밍 생성기 (16) 의 전체 기능을 점검한다.

이 경우에, AND 게이트 (34) 및 OR 게이트 (23) 는 전체로서 논리 게이트를 구성한다.

본 발명의 특별한 실시예를 도시하고 설명하였지만, 이 분야에서 통상의 지식을 가진 자라면 본 발명의 사상 및 범위를 벗어나지 않고도 다양한 변경 및 수정이 가해질 수 있는 것을 분명히 이해할 수 있을 것이다.

예컨대, 본 발명은, 반도체 집적회로장치가 테스트 신호 및 이를 활성화시키는 장치 ID 코드를 포함하는 입력 신호 사이에 공유되는 신호 수신기를 가지는 한 어떤 종류의 반도체 집적회로장치에도 적용될 수 있다.

전술한 실시예에서, OR 게이트는 비교기/레벨 검출기 및 타이밍 생성기 (16) 사이에 접속된다. 그러나, 필요한 논리 기능은 모드/히트 신호의 활성 레벨의 조합에 달려있다. 논리 게이트 (23) 는 AND 게이트, NOR 게이트, NAND 게이트 또는 다른 논리 게이트의 조합으로 이루어진다.

상기한 본 발명에 따르면, 제조업자가 번인 테스트를 통하여 타이밍 생성기를 검사할 수 있는 테스트 회로를 갖춘 반도체 집적회로가 제공된다.

Claims

제 1 장치 ID 코드 (ID1) 를 저장하는 기억장치 (11),

테스트 모드에서 외부로부터 공급된 테스트 신호 (TP) 와 통상 모드에서 외부로부터 공급되며 적어도 제 2 장치 ID 코드 (ID2) 에 할당된 데이터 필드를 포함하는 입력신호 (RQ) 사이에 공유되는 신호 수신회로 (12),

상기 기억장치 (11) 및 상기 신호 수신회로 (12) 에 접속되고 상기 제 2 장치 ID 코드 (ID2) 를 상기 제 1 장치 ID 코드 (ID1) 와 비교하여 상기 입력신호 (RQ) 가 반도체 집적회로장치에 어드레스되는지 여부를 확인하며 상기 제 2 장치 ID 코드가 상기 제 1 장치 ID 코드와 일치하는 경우에 예비 히트 신호 (IDHIT) 를 생성하는 비교회로 (13), 및

히트 신호 (IDHIT) 에 응답하여 기타 회로 (18) 에 대한 하나 이상의 소정의 제어 시퀀스를 시작하는 초기 스테이지 회로 (16) 를 구비하는 주 회로 (2/3; 31/32); 및

테스트 모드에서 상기 주 회로 (2/3; 31/32) 를 설정하는 테스트 회로 (4;33) 를 구비하는, 통상 모드 및 테스트 모드를 갖는 반도체 집적회로장치로서,

상기 테스트 회로 (4;33) 는,

상기 테스트 모드로의 엔트리를 나타내는 명령 신호 (VREF) 에 응답하여 테스트 모드 신호 (TEST) 를 생성하는 검출 회로 (21), 및

상기 비교회로 (13) 및 상기 검출회로 (21) 에 접속되어 상기 예비 히트 신호 (IDHIT) 및 상기 테스트 모드 신호 (TEST) 중 하나로부터 상기 히트 신호 (IDHIT) 를 생성하는 논리 회로 (23; 23/34) 를 구비하는 것을 특징으로 하는 반도체 집적회로장치.
제 1 항에 있어서, 상기 테스트 모드 신호 (TEST) 는 번인 테스트를 나타내며, 상기 주 회로 (2/3; 31/32) 는 상기 번인 테스트에서 스트레스 하에 동작하는 것을 특징으로 하는 반도체 집적회로장치.
제 1 항에 있어서, 상기 주 회로는 데이터 비트를 저장하는 메모리셀 어레이 (2; 31) 및 상기 데이터 비트를 데이터 포트 (5) 와 주고받는 주변회로 (3; 32) 를 구비하고, 상기 기억회로 (11), 상기 신호 수신회로 (12), 상기 비교회로 (13) 및 상기 초기 스테이지 회로 (16) 가 상기 주변회로 (3; 32) 에 합체되어 있는 것을 특징으로 하는 반도체 집적회로장치.
제 3 항에 있어서, 상기 테스트 모드 신호 (TEST) 는 번인 테스트를 나타내고, 상기 메모리셀 어레이 (2; 31) 및 상기 주변회로 (3; 32) 는 상기 번인 테스트에서 스트레스 하에 동작하는 것을 특징으로 하는 반도체 집적회로장치.
제 3 항에 있어서, 상기 초기 스테이지 회로는 상기 메모리셀 어레이 (2; 31) 및 상기 데이터 포트 (5) 사이의 데이터 전송을 제어하기 위한 예비 타이밍 신호 (BSENSE-1/PRECH-1/COLLAT-1/COLCYC-1/WRITE-1/WE-1) 를 순차적으로 생성하는 타이밍 생성기 (16) 인 것을 특징으로 하는 반도체 집적회로장치.
제 5 항에 있어서, 상기 주변회로 (3; 32) 는, 상기 타이밍 생성기 (16) 에 접속된 제 1 입력 포트와 상기 테스트 신호 (TP) 가 공급되는 제 2 입력 포트를 가지며 상기 테스트 모드 신호 (TEST) 의 전위 레벨에 응답하여 상기 예비 타이밍 신호 (BSENSE-1/PRECH-1/COLLAT-1/COLCYC-1/WRITE-1/WE-1) 및 상기 테스트 신호 (TP) 중 하나로부터 타이밍 신호 (BSENSE-2/PRECH-2/COLLAT-2/COLCYC-2/WRITE-2/WE-2) 를 생성하는 제어신호 생성기 (15) 를 더 구비하는 것을 특징으로 하는 반도체 집적회로장치.
제 6 항에 있어서, 상기 테스트 모드 신호 (TEST) 는 번인 테스트를 나타내며, 상기 타이밍 생성기 (16) 및 상기 제어신호 생성기 (15) 는 상기 번인 테스트에서 스트레스 하에서 동작하는 것을 특징으로 하는 반도체 집적회로장치.
제 1 항에 있어서, 상기 논리 회로는 상기 테스트 모드 신호 (TEST) 및 상기 예비 히트 신호 (IDHIT) 가 공급되어 상기 히트 신호 (IDHIT) 를 생성하는 제 1 논리 게이트 (23) 를 구비하는 것을 특징으로 하는 반도체 집적회로장치.
제 8 항에 있어서, 상기 제 1 논리 게이트는 OR 게이트 (23) 인 것을 특징으로 하는 반도체 집적회로장치.
제 8 항에 있어서, 상기 논리 회로는 클럭신호 (SCK) 및 상기 테스트 모드 신호 (TEST) 가 공급되어 상기 테스트 모드 신호 (TEST) 를 상기 제 1 논리 게이트 (23) 로 주기적으로 통과시키는 제 2 논리 게이트 (34) 를 더 구비하는 것을 특징으로 하는 반도체 집적회로장치.
제 10 항에 있어서, 상기 제 1 논리 게이트 및 상기 제 2 논리 게이트는 OR 게이트 (23) 및 AND 게이트 (34) 인 것을 특징으로 하는 반도체 집적회로장치.