JP3451576B2

JP3451576B2 - 情報処理システム

Info

Publication number: JP3451576B2
Application number: JP24972196A
Authority: JP
Inventors: 忠章磯部
Original assignee: Hitachi Ltd
Current assignee: Hitachi Ltd
Priority date: 1996-09-20
Filing date: 1996-09-20
Publication date: 2003-09-29
Anticipated expiration: 2016-09-20
Also published as: US6266735B1; US6119199A; JPH1097464A

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は情報処理システムに
係り、特に複数の独立に動作する記憶単位から構成され
る記憶装置を備えたシステムにおいて、動作中の電源電
流変化量の変化を、アクセス要求の発行制御によって最
小限に抑えることにより、安定したシステム動作を可能
とする情報処理システムに関する。

【０００２】

【従来の技術】技術計算を高速に処理するシステムで
は、膨大なデータを保持する記憶装置と演算器の間のデ
ータ転送を如何に高速に行うかが重要である。このデー
タ転送の高速化のために、従来から使用頻度の高いデー
タを高速バッファ（キャッシュメモリ）に登録しておく
所謂キャッシュメモリ機構が取り入れられてきた。これ
は、プロセッサが参照するデータの記憶装置上での格納
領域の局所性を利用して処理の高速化を図るものであ
る。一般的には、このキャッシュメモリ機構によって、
システムの性能は格段に向上する。ところが、処理しよ
うとする問題の規模（データ量）が大きくなると、キャ
ッシュメモリからデータが溢れるために演算器の性能を
引き出すことができなくなる。この場合、キャッシュメ
モリの容量を大きくすれば（大容量の記憶素子を使用す
るか、大量の記憶素子を使用するなど）、溢れの問題は
解決するが、その反面キャッシュメモリへの高速アクセ
スが不可能になる。結局、このアプローチではシステム
の高速処理が不可能になってしまう。

【０００３】このような問題をシステムの構成方式サイ
ドから解決するため、キャッシュメモリに依存しない計
算機システムのアーキテクチャが提案されている。典型
的なアーキテクチャは、「ベクトルプロセッサ方式」と
呼ばれるものであり、配列演算における「列方向」もし
くは「行方向」の連続的な複数要素を保持する大きなベ
クトルレジスタを設け、このレジスタと主記憶装置の間
で高速に、直接データの転送を行うものである（参考文
献：Ｋai Ｈwang，“ＡＤＶＡＮＣＥＤＣＯＭＰＵＴＥ
ＲＡＲＣＨＩＴＥＣＴＵＲＥ：Ｐarallelism，Ｓcalab
ility，Ｐrogrammability”，ＭcＧraw-Ｈill，Ｉnc.，
pp.４０３〜４１４）。また、他のアーキテクチャの例
としては、「擬似ベクトル処理方式」が挙げられる（参
考文献：中村他，“レジスタウィンドウとスーパースカ
ラ方式による擬似ベクトルプロセッサの提案”、並列処
理シンポジウムＪＳＰＰ，１９９２論文集pp．３６７〜
３７４）。これは、標準的なプロセッサ内にあるレジス
タ数を増加させ、ＦＯＲＴＲＮプログラムでいう「ＤＯ
ループ」の各イタレーションに対応して、ある時点での
処理対象のレジスタのグループ（処理対象として定義さ
れたレジスタ領域をウィンドウと呼ぶ）をずらしながら
処理するものである。つまり、汎用的なレジスタを、あ
る時点での処理対象のウィンドウで規定し、順次ずらし
ながら処理していくことで、あたかもベクトルレジスタ
の如く動作させる方式がある。

【０００４】このベクトルプロセッサ方式や擬似ベクト
ル処理方式といったベクトル処理方式では、キャッシュ
メモリベースの計算機システムに対して、主記憶装置に
対するアクセスの形態が大きく異なる。つまり、キャッ
シュメモリベースのシステムでは、主記憶装置に対する
アクセスは、キャッシュメモリの登録単位である「ブロ
ック」若しくは「ライン」の単位で行われる。この大き
さは数十バイトから数百バイトであり、主記憶装置に対
しては連続領域アクセスとなる。一方、ベクトル処理方
式では、レジスタに対する８バイト（多くの場合は倍精
度データである８バイトが単位となる）のデータのやり
取りが多くなる。このため、ベクトル処理方式では、主
記憶装置側は８バイト単位のアクセスを高速／大量に処
理できる構造を採用する必要がある。

【０００５】これを実現するために、ベクトル処理方式
のシステムでは、主記憶装置に、８バイト幅等の独立に
動作する記憶単位（バンクと称する）を複数備える構造
を採用するのが一般的となっている。この「バンク数」
は、場合によっては「インタリーブ・ウェイ数」とも表
現される。その数は、システムの達成しようとする性能
に依存するが、数十バンクから数千バンク程度まで備え
るシステムも現れている。

【０００６】一方、近年の計算機システムに対しては、
性能以外の新たな要件も研究／開発の対象になってい
る。これは、主として省エネルギー化に対する要求であ
り、適正性能を適正なエネルギー量で実現するシステム
の開発が求められている。この流れを受けて、高性能シ
ステムでのＣＭＯＳ＿ＬＳＩの採用が進んでいる。最近
のＣＭＯＳ＿ＬＳＩ関係の急激な研究の立ち上がりによ
り、そのＬＳＩの動作スピードは高速になり、且つ、比
較的低価格の特質を維持した形で発展してきている。こ
のシステムを構成するＬＳＩの低価格化によって、上記
の「ベクトル処理方式」のシステムにおいても、主記憶
装置に使用する記憶素子は高速／高価格なＳＲＡＭだけ
でなく、中速／低価格なＤＲＡＭが使用されるようにな
ってきた。

【０００７】

【発明が解決しようとする課題】前述した様な多バンク
構成の主記憶装置を、ＤＲＡＭを使用して構成する場合
の問題点の一つとして、ＤＲＡＭに供給する電源電流の
変化量が大きいことが挙げられる。ＳＲＡＭの場合は、
もともとの特性である高速性のために、非アクセス状態
（stand by状態）でも消費電流量はアクセス状態（oper
ation状態）と大きく変わらない場合が一般的である。
これに対し、ＤＲＡＭは非アクセス状態と非アクセス状
態で消費電流量が大きく変化する。電流量のオーダーで
３桁程度異なる場合もある。このアクセス状態か否かで
電流量が大きく変化することに、一つの問題が含まれて
いる。それは、「ベクトル処理方式」特有の主記憶への
アクセス特性、即ち、ベクトル処理を開始する準備段階
の殆ど主記憶をアクセスしていない状態から、ヘクトル
処理での主記憶を頻繁にアクセスする状態に急激に変化
する点にある。このような「ベクトル処理方式」におけ
るアクセスの急速な立上がりに伴い、同時に多数個のバ
ンクが非アクセス状態からアクセス状態に変化する。こ
れによって、ＤＲＡＭ群への電源電流が急激に増加する
ことになる。例えば、１個のＤＲＡＭの電源電流は、ア
クセス状態で１００ｍＡ程度であり、数百個から数千個
のＤＲＡＭの動作状態が変化すると、数十Ａから数百Ａ
の電源電流が主記憶装置に供給されることになる。これ
は、主記憶装置を支える電源給電系にとって、大きな問
題となる。何故なら、大量の電流変動が瞬間的に発生し
た場合、それに電源給電系が即時に対応できないからで
ある。一般的に、電源装置の電子回路群への負荷変動応
答性は、速くてμｓのオーダーである。これは、電源装
置から見た電子回路群までのインダクタンス成分と電子
回路群の抵抗成分の大きさに依存して決まる時間であ
る。

【０００８】ここで、電源装置と電源給電系、電子回路
群との関係を電源給電系に関してモデル化したものを図
１２に示す。図１２において、電源装置１１０１から、
マザーボード１１０２やパッケージ１１０３を経由し
て、ＬＳＩ１１０４やＤＲＡＭ１１０５の電子回路群に
電流が供給される。ここで、インダクタンス成分１１１
０／１１１３／１１１６、抵抗成分１１１１／１１１４
／１１１７が電子回路群に対して直列に入る等価回路で
ある。また、電子回路群とは並列にキャパシタンス成分
１１１２／１１１５などが存在する。

【０００９】電源の給電系が細く、インダクタンス成分
が大きい場合には、前述の応答時間は更に長くなる。こ
の電源給電系の応答待の間は、電子回路群に供給される
電流量が不足することにより、単純には、電子回路群に
供給する電圧の低下を招くことになる。このような負荷
の変動による一時的な電流量の変化に対応するため、一
般的な対策として、電子回路群の近傍にコンデンサを配
置する方法が採られる。例えば、図１２における１１１
２や１１１５を大容量のコンデンサで実現する方法であ
る。即ち、通常の動作状態では、コンデンサに電荷を蓄
えておき、負荷電流の大変動が発生した場合には、電源
給電系が応答するまでの期間のエネルギーの不足分を補
うために、電荷を電子回路群に対して放出させるという
メカニズムである。

【００１０】一般的には、このようなコンデンサの配置
によって、瞬間的な電源電流の変動に対応できるわけで
あるが、変化量が膨大な場合には、それに対処するコン
デンサの容量も膨大になってしまう。例えば、１００Ａ
の電流変化時に０．３ｖの電圧変動に抑えようとした場
合に必要なコンデンサの容量は「３．３ｍＦ」になって
しまう。通常基板に搭載される３．３μＦのコンデンサ
では、その特性が理想的であったとしても１０００個程
度が必要になってしまう。この必要なコンデンサの総容
量「Ｃ−ｔｏｔａｌ」は、許容電圧変動量「ΔＶ」と電
流変化量「ΔＩ」、電流変化が継続する時間「Ｔａ」か
ら次式のように求めることができる。

【００１１】Ｃ−ｔｏｔａｌ＝ΔＩｘＴａ÷ΔＶまた、別の視点からシステムを捉えた場合、近年の計算
機システムの省エネルギー化に対する強い要請に応える
ためには、必要以上の電流の消費も避けなければならな
い。この場合、低電力モードから高速動作モードへの移
行に長い時間をかけていては、システムの高速性能を実
現することができない。低電力で且つ高性能を実現する
という、従来の技術では相反した要求に応えるシステム
の構築が必要である。このような点も踏まえた上で、高
速性と低消費電力という二つの特質を兼ね備えた電源電
流の変化量を抑止する機構を実現することが必要であ
る。

【００１２】本発明の目的は、記憶装置アクセス数の急
激な立上がりなどに依存して電源電流量が大幅に変化し
ないように、非アクセス状態でも「ある一定量」の電流
が流れ続けられるようにして、安定したシステム動作を
可能とする情報処理装置システムを実現することにあ
る。

【００１３】本発明の他の目的は、記憶装置アクセス数
による電源電流量の変化を緩やかに行い、且つ、アクセ
ス数が少ない場合の過剰な電力消費を回避する情報処理
装置システムを実現することにある。

【００１４】

【課題を解決するための手段】上記目的を達成するため
に、本発明は、プロセッサと、記憶制御装置と、複数の
独立に動作する記憶単位（バンク）から構成される記憶
装置とを具備する情報処理装置システムにおいて、記憶
制御装置内などに、記憶装置で少なくとも動作状態にあ
るべきバンクの数（バンク動作数規定値）を保持する手
段、記憶装置で動作状態にあるバンクの数（バンク動作
数）を計数する手段と、バンク動作数がバンク動作数規
定値より少ない場合に、ダミー動作の実行を記憶装置に
指示する手段等の機能を備える。

【００１５】また、本発明は、プロセッサと、記憶制御
装置と、複数の独立に動作する記憶単位（バンク）から
構成される記憶装置とを具備する情報処理装置システム
において、記憶制御装置内などに、記憶装置で少なくと
も動作状態にあるべきバンクの数（バンク動作数規定
値）を保持する手段、記憶装置で動作状態にあるバンク
の数（バンク動作数）を計数する手段と、バンク動作数
がバンク動作数規定値より少ない場合にダミー動作の実
行を記憶装置に指示し、多くなった場合には、後続の記
憶装置への通常アクセス要求の発行を抑止する手段、所
定期間毎に、当該期間中に１回もダミー動作要求が発行
されなければバンク動作数規定値の値を増加し、少なく
とも１回以上ダミー動作要求が発行されたならばバンク
動作数規定値を減少せしめる手段等の機能を備える。

【００１６】更に、本発明は、上記情報処理装置システ
ムにおいて、場合によっては、プロセッサの処理状況に
応じて、記憶装置へのダミー動作要求の発行もしくは後
続の通常アクセス要求の発行の抑止を無効とする手段を
付加する。

【００１７】ダミー動作を指示された記憶装置は、保持
している情報を破壊することなく電流を消費する動作を
実行する構成とする。これは、例えば記憶装置にＤＲＡ
Ｍを使用する場合は、そのリフレッシュ動作を起動する
ことで実現する。他には、記憶装置を構成する記憶素子
内の電源間にスイッチを設け、ダミー動作の指示を検出
した場合に、当該スイッチを閉じて電源間に電流を流す
ことで実現する。

【００１８】

【発明の実施の形態】以下、本発明の実施の形態を図面
により詳細に説明する。

【００１９】図１に、本発明の第１の実施の形態のプロ
セッサ１、記憶制御装置２及び主記憶装置３からなる情
報処理システムの全体構成図を示す。図において、記憶
制御装置２はアクセスバッファ機構１０、バンク動作状
態管理機構２０、バンク動作数計数機構３０、ダミー動
作要求生成要否判定機構４０、ダミー動作要求生成機構
５０及び動作要求発行制御機構６０を具備する。主記憶
装置３は、本実施例では独立に動作する８個の記憶単位
（バンク）９０〜９７から構成される。

【００２０】プロセッサ１から発行された主記憶アクセ
スリクエストは、記憶制御装置２のアクセスバッファ機
構１０に入力され、動作要求発行制御機構６０を経由し
て主記憶装置３に送出される。該動作要求発行制御機構
６０は、バンク動作状態管理機構２０やバンク動作数計
数機構３０やダミー動作要求生成機構５０などと必要な
信号の送受を行いながら、主記憶装置３を構成する各バ
ンク９０〜９７に対するアクセス要求の発行を制御す
る。主記憶装置３を構成するバンク９０〜９７は、動作
要求発行制御機構６０から通常アクセスリクエスト６０
０ａ〜６０７ａの指示により、当該バンク中の記憶素子
への書込み／読出しを実行する。また、該主記憶装置３
を構成するバンク９０〜９７は、動作要求発行制御機構
６０からダミーリクエスト６００ｂ〜６０７ｂの指示を
受けると、ダミー動作を実行する。

【００２１】ダミー動作の実行指示は、次の手順で生成
される。バンク動作状態管理機構２０は、後述するよう
に、動作要求発行制御機構６０が主記憶装置３に送出す
る通常リクエスト６００ａ〜６０７ａとその動作サイク
ル数を取り込んで、主記憶装置３を構成する各バンク９
０〜９７の動作状態を管理している。バンク動作数計数
機構３０は、該バンク動作状態管理機構２０から先行す
る時刻のバンク動作状態情報を受け取り、さらに、動作
要求発行制御機構６０から現時刻で送出が決定した通常
アクセス要求の情報を受け取って、すでに動作中もしく
はこれから動作するバンク（以下、両方を含めて動作中
バンクと総称する）の数を判定する。ダミー動作要求生
成要否判定機構４０は、該バンク動作数計数機構３０に
よる動作中バンクの数（バンク動作数）とあらかじめ定
めた動作中であるべきバンクの数（バンク動作数規定
値）とを比較し、ダミー動作が必要か否かを判定する。
ここで、動作中のバンク数が規定値よりも少ない場合、
ダミー動作要求生成要否判定機構４０はダミー動作要求
生成機構５０に対して、ダミー動作要求の発行を指示す
る。ダミー動作要求生成機構５０には、バンク動作状態
管理機構２０から先行する時刻のバンク動作状態情報が
与えられ、また、要作要求発行制御機構６０から現時刻
で送出が決定した通常アクセス要求の情報が与えられて
いる。ダミー動作要求の発行が指示されると、ダミー動
作要求生成機構５０は、これらの情報にもとづいて動作
中および動作予定のバンク以外からダミー要求を送出す
べきバンクを決定し、動作要求発行制御機構６０に対し
てダミー動作リクエストの送出を指示する。

【００２２】以上により、記憶制御装置２において、主
記憶装置３を構成するバンク９０〜９７が最少限動作状
態であるべき数と動作中のバンクの数を比較し、動作中
のバンクの数が少ない場合に、主記憶装置３に対してダ
ミー動作を指示することで、動作中のバンク数を一定値
以上に保つことが可能になる。

【００２３】図２は、バンク動作状態管理機構２０の詳
細構成例を示したものである。バンク動作状態管理機構
２０は、バンク対応に当該バンクの動作状態を管理する
カウンタ２００〜２０７を備えている。ここで、バンク
（０）９０に対応する動作状態管理カウンタ２００は、
レジスタ２１０と「−１」回路（０以上を保証）２１１
と選択回路２１２と論理和回路２１３で構成される。動
作要求発行制御機構６０から主記憶装置３に対するリク
エスト６００ａが発行されるのを契機にして、当該リク
エストの主記憶装置３での動作サイクル数が、ビジーサ
イクル数表示信号線２０ａから選択回路２１２を通して
レジスタ２１０にセットされる。該レジスタ２１０にセ
ットされた値は、その後、「０」になるまで、「−１」
回路２１１、選択回路２１２を通して毎サイクル減算さ
れる。これにより、レジスタ２１０の値が「１」以上で
あれば、当該バンク（０）９０は動作中であると判断で
きる。したがって、レジスタ２１０が保持するカウント
値の全ビットの論理和信号を論理和回路２１３によって
作成し、バンク動作状態信号２１０ａとする。ここで、
信号２１０ａは、バンク（０）９０が動作中であれば
「１」、動作中でなければ「０」である。バンク（１）
９１〜バンク（７）９７に対応する動作状態管理カウン
タ２０１〜２０７の動作についても同様である。各バン
ク対応のバンク動作状態信号２１０ａ〜２１７ａはバン
ク動作状態情報として、それぞれバンク動作数計数機構
３０、ダミー動作要求生成機構５０及び動作要求発行制
御機構６０に送出される。

【００２４】図３は、バンク動作数計数機構３０の詳細
構成例を示したものである。論理和回路３１０〜３１７
はバンク対応に設けられ、バンク動作状態管理機構２０
からバンク動作状態情報２１０ａ〜２１７ａ及び動作要
求発行制御機構６０からダミー動作要求を除く主記憶装
置３への通常アクセス要求の情報６１０ａ〜６１７ａが
入力される。これら論理和回路３１０〜３１７によっ
て、先行する時刻での主記憶装置アクセスで動作中にな
ったバンクと当該判定サイクル中に送出が決定した通常
アクセス要求で動作中になるバンクの情報が足し込まれ
る。この情報が計数回路３００に入力され、Ｂ０〜Ｂ７
として定義される。ここで、Ｂ０〜Ｂ７は該当バンクが
動作中ならば「１」、そうでなければ「０」である。計
数回路３００は、＾B0・＾B1・＾B2・＾B3・＾B4・＾B5・＾B6・＾B7+ΣBi：動作中のバンク数が０または１ Σ（Ｂｉ＋Ｂｊ）：動作中のバンク数が２ Σ（Ｂｉ＋Ｂｊ＋Ｂｋ）：動作中のバンク数が３ Σ（Ｂｉ＋Ｂｊ＋Ｂｋ＋Ｂ１）：動作中のバンク数が４ Σ（Ｂｉ＋Ｂｊ＋Ｂｋ＋Ｂ１＋Ｂｍ）：動作中のバンク数が５ Σ（Ｂｉ＋Ｂｊ＋Ｂｋ＋Ｂ１＋Ｂｍ＋Ｂｎ）：動作中のバンク数が６ Σ（Ｂｉ＋Ｂｊ＋Ｂｋ＋Ｂ１＋Ｂｍ＋Ｂｎ＋Ｂｐ）：動作中のバンク数が７であることを検出する回路である。なお、＾Ｂｉ（ｉ＝
０〜７）はＢｉの反転を意味する。

【００２５】計数回路３００の出力は論理和回路３２０
〜３２５に入力され、動作中のバンク数を示す信号（バ
ンク動作数信号）３００ａ〜３０６ａが生成される。こ
こで、信号３００ａ〜３０６ａは次の意味を有する。３００ａ：バンク動作数は１以下３０１ａ：バンク動作数は２以下３０２ａ：バンク動作数は３以下３０３ａ：バンク動作数は４以下３０４ａ：バンク動作数は５以下３０５ａ：バンク動作数は６以下３０６ａ：バンク動作数は７以下これらバンク動作数信号３００ａ〜３０６ａは、ダミー
動作要求生成要否判定機構４０に供給される。

【００２６】図４は、ダミー動作要求生成要否判定機構
４０の詳細構成例を示したものである。レジスタ４００
は、動作状態にあるべきバンクの数（バンク動作数規定
値）を保持するレジスタであり、図１では省略したが、
プロセッサ１から信号線４００ａにより、セット信号線
４０ｂのセットタイミングを契機にして、あらかじめ
「１」から「７」の何れかの値が格納される。該レジス
タ４００の値がデコーダ４０１でデコードされ、該デコ
ード結果４０１０〜４０１６（各々「１」から「７」に
対応）とバンク動作数計数機構３０からの動作中のバン
ク数信号３００ａ〜３０６ａとが、論理積回路４１０〜
４１６に入力される。論理積回路４１０〜４１６の各出
力は、論理和回路４０２で論理和される。該論理和回路
４０２の反転出力４０２ａと電流変動抑止動作信号１５
ａとが論理積回路４０３に入力され、その出力がダミー
動作生成要求信号４０３ａとなる。また、論理和回路４
０２の通常出力４０２ｂと電流変動抑止動作信号１５ａ
とが論理積回路４０４に入力され、その出力がアクセス
要求抑止信号４０４ａとなる。信号１５ａは後述するよ
うに、プロセッサからの指示により、システムの電流変
動抑止動作を有効とする場合に「１」、無効とする場合
に「０」となる信号である。ここでは、あらかじめ信号
１５ａは「１」になっているとする。即ち、本実施の形
態では、主記憶装置の電源電流量の急激な変化を抑える
機構が常に動作している状態にあるとする。

【００２７】もし、レジスタ４００に設定されているバ
ンク数よりも動作中のバンク数が少なければ、論理積回
路４１０〜４１６の出力は全て「０」になり、論理和回
路４０２の反転出力４０２ａが「１」になって、論理積
回路４０３を通してダミー動作生成要求信号４０３ａが
送出される。反対に、動作中のバンクの数がレジスタ４
００の設定値より大きい場合には、論理積回路４１０〜
４１６の出力のいずれかが「１」になって、論理和回路
４０２の反転出力４０２ａは「０」となり、ダミー動作
生成要求信号４０３ａは抑止される。なお、このときは
論理和回路４０２の出力４０２ｂが「１」となるため、
論理積回路４０４を通してアクセス要求抑止信号４０４
ａが送出される。ダミー動作生成要求信号４０３ａはダ
ミー動作要求生成機構５０に供給されて、レジスタ４０
０に設定されたバンク数より動作中のバンク数が少ない
場合、ダミー動作が指示される。また、アクセス要求抑
止信号４０４ａは、図１では不使用であるが、後述の実
施の形態では動作要求発行制御機構６０に供給されて、
レジスタ４００に設定されたバンク数より動作中のバン
ク数が多くなった場合に、主記憶装置３への後続のアク
セス要求の発行の抑止を指示するのに使用されることに
なる。

【００２８】図５と図６は、動作要求発行制御機構６０
とダミー動作要求生成機構５０の詳細構成例を示したも
のである。

【００２９】図５の動作要求発行制御機構６０では、ア
クセスバッファ機構１０からのアクセス要求は、要求信
号が信号線１０ａを通してフリップフロップ６００に、
バンクアドレス情報が信号線１０ｂを通してレジスタ６
０１にそれぞれセットされる。レジスタ６０１のバンク
アドレス情報は、デコーダ６０２に入力され、アクセス
要求を送出すべきバンクに対応する信号６０２０〜６０
２７が生成される。バンク対応の論理積回路６１０〜６
１７には、該デコーダ６０２の出力信号６０２０〜６０
２７、バンク動作状態管理機構２０からのバンク動作状
態信号群２１０ａ〜２１７ａの反転信号が入力される。
なお、後述の実施の形態ではダミー動作要求生成要否判
定機構４０からのアクセス要求抑止信号４０４ａの反転
信号も入力される。もしも、アクセス要求がバンクの動
作中を示す信号群２１０ａ〜２１７ａが「１」を示して
いないバンクに対するアクセスであれば、バンク対応の
論理積回路６１０〜６１７によって、アクセス要求信号
６１０ａ〜６１７ａ中の当該バンクに対応する信号が
「１」となる。この結果は、論理和回路６２０〜６２７
を介して、バンク対応のフリップフロップ６３０〜６３
７中の当該バンクに対応するものがセットし、通常アク
セスリクエスト信号６００ａ〜６０７ａ中の対応する信
号が「１」となり、主記憶装置３の目的のバンクにアク
セス要求が発行される。なお、後述のアクセス要求抑止
信号４０４ａを使用する実施の形態では、該信号４０４
ａが「０」の場合に、同様の動作で主記憶装置３にアク
セス要求が発行されることになる。

【００３０】一方、図６のダミー動作要求生成機構５０
では、ダミー動作要求生成要否判定機構４０からダミー
動作生成要求信号４０３ａを受け取ると、現時点で動作
中でなく且つ通常のアクセス要求も発行されていないバ
ンクに対し、ダミー動作要求を生成する。具体的には、
バンク動作状態管理機構２０からのバンク動作状態信号
群２１０ａ〜２１７ａの反転信号と動作要求発行制御機
構６０のデコード出力群６０２０〜６０２７の反転信号
とダミー動作生成要求信号４０３ａとをバンク対応の論
理積回路５００〜５０７に入力して、この理積回路５０
０〜５０７で現時点で動作中若しくは次サイクルで動作
予定にない複数のバンクを抜きだし、後段の論理積回路
５１０〜５１７で一つのバンクに決定する手順を採る。
論理積回路５１０〜５１７は、所謂優先順位選択回路で
あり、ここでは、ダミー動作要求を発行するバンクの決
定において、固定的にバンク（０）の選択の優先順位を
高くし、バンク（７）の選択の優先順位を低くするよう
に構成したものである。なお、この優先順位は本実施例
に示した順番や固定式に限るものではなく、ダミー動作
を指示するバンクの番号の優先順位はダイナミックに変
化させる機構を採用しても良い。

【００３１】論理積回路５１０〜５１７の出力群のダミ
ー動作要求信号５１０ａ〜５１７ａは図５の動作要求発
行制御機構６０に送られ、その論理和回路６２０〜６２
７、フリップフロップ６３０〜６３７を介して主記憶装
置３に送出される。なお、この時、主記憶装置３には、
フリップフロップ６４０〜６４７を介して、ダミー動作
要求であることを示す信号（ダミーリクエスト）６００
ｂ〜６０７ｂも、同時に送出される。当該ダミー動作を
指示された記憶装置３では、後述するように、保持して
いる情報を破壊することなく電流を消費する動作を実行
する。

【００３２】以上の構成により、動作中のバンク数を規
定した値よりも、動作中のバンク数が少ない場合には、
通常の主記憶アクセス以外にダミー動作要求を生成する
ことで、常に主記憶装置の規定値以上のバンクを動作状
態に保つことが可能になり、主記憶装置における電源電
流変化量の急激な変化を抑えることができる。なお、規
定値以上のバンクが動作状態であれば、ダミー動作要求
は生成されないため、通常アクセスが影響を受けること
なく、システムの性能低下を引き起こすこともない。

【００３３】次に、図７に、本発明の第２の実施の形態
の情報処理システムの全体構成図を示す。これの図１の
構成と異なる第１の点は、バンク動作数設定値決定機構
７０を記憶制御装置内２に追加したことである。バンク
動作数設定値決定機構７０の機能は、所定期間中のダミ
ー動作要求の発行数によって動作状態とするバンク数の
設定値を変化させるものである。つまり、ダミー動作要
求の発行が無いということは、通常アクセス要求数が多
くなってきたことを示すわけであり、動作状態のバンク
数の制限値を増加させるべきであると判定できる。ま
た、ダミー動作要求が発行されたということは、通常ア
クセス要求数が減少してきたことを示すわけであり、動
作状態のバンク数の制限値を増加させるべきであると判
定できる。これを実現するのがバンク動作数設定値決定
機構７０であり、、ダミー動作要求の発行状況をダミー
動作要求生成機構５０から受け取り、所定期間毎に動作
状態とすべきバンク数の設定値（規定値）を決定して、
その情報をダミー動作要求生成要否判定機構４０に対し
て送出する。

【００３４】図８は、バンク動作数設定値決定機構７０
の詳細構成例を示したものである。７０ａは所定期間毎
に周期的に与えられるリセット信号であり、図では省略
したか、プロセッサ１もしくは記憶制御装置２内で生成
するようにする。７７は動作状態とすべきバンク数の設
定値が格納される設定値レジスタであり、あらかじめプ
ロセッサ１から所定の値を初期値として設定しておく。
レジスタ７１と「＋１」回路７２と選択回路７３とでカ
ウンタを構成しており、リセット信号７０ａが与えられ
ると、選択回路７３が値「０」を選択することにより、
レジスタ７１が初期化される。その後は、次のリセット
信号７０ａが与えられるまでの期間に、ダミー動作要求
生成機構５０からダミー動作要求発行信号５０ａ（図６
参照）を受け取ると、論理積回路７４を通してトリガ信
号７４ａがレジスタ７１に印加され、該レジスタ７１の
値が「＋１」回路７２、選択回路７３を介してインクリ
メントされる。このレジスタ７１の出力値７１ａは、論
理演算回路７５にて「０」か否か判定され、「０」より
大きければ設定値レジスタ７７の値を「−１」し、
「０」のままであれば、設定値レジスタ７７の値を「＋
１」する。この設定値レジスタ７７の更新のタイミング
は、リセット信号７０ａによって与えられ、当該更新デ
ータが信号線４００ａに送出される。同時に、このとき
バッファ回路７８を通して、セット信号が信号線４００
ｂが送出される。以上の動作は、リセット信号７０ａが
与えられるごとに繰り返される。

【００３５】これにより、図４のダミー動作要求生成要
否判定機構４０のレジスタ４００のバンク動作数規定値
を、所定期間毎に、ダミー動作要求の発行状況に応じて
ダイナミックに変更することが可能になる。なお、図８
中の回路７６は、バンク動作数設定値の上限／下限を保
証する機能であり、例えば値が「８」〜「１」になるよ
うに、論理演算回路７５の出力をモディファイする回路
である。

【００３６】更に、図７に示す第２の実施の形態が図１
の第１の実施の形態と異なる点は、バンク動作状態数設
定値（バンク動作数規定値）よりも実際に動作している
バンク数（バンク動作数）が多くなった場合には、通常
アクセス要求の発行を抑止する構成としたことである。
図１の第１の実施の形態では、最低限動作状態にあるバ
ンク数を常に保証する形で、電源電流量の急激な変化を
抑えていた。但し、この方法では、通常のアクセスがな
い場合でも、ダミー動作要求を多発することで電流量を
稼ぐため、無駄な電力消費が発生してしまう。これに対
して、図７の第２の実施の形態では、動作状態数設定値
自体を変化させるために、通常アクセス要求が少ない場
合での無駄なエネルギー消費を発生しないようにするこ
とができる。この第２の実施の形態での特徴的な通常ア
クセス要求の抑止機構は、ダミー動作要求生成要否判定
機構４０と動作要求発行制御機構６０の間に信号線を設
け、図４と図５に示したように、ダミー動作要求生成要
否判定機構４０から出力される信号４０４ａを、動作要
求発行制御機構６０の論理積回路６１０〜６１７に抑止
条件として入力することにより、バンク動作数規定値よ
りも実際に動作しているバンク数が多くなった場合に後
続の通常アクセス要求の発行を抑止するものである。

【００３７】以上説明したように、第２の実施の形態で
は、動作中にあるべきバンク数を規定した値（バンク動
作数規定値）をアクセス要求数に応じて変化させること
により、主記憶装置における電源電流量の急激な変化を
抑えることができる。通常アクセス要求数が減少してく
ると、バンク動作数規定値も自動的に減少させるため、
アクセス要求数が減少した場合でも、無駄な電力消費を
避けることができる。

【００３８】図９は、主記憶装置を構成する記憶素子の
ダミー動作実行機構の一例を示したものである。ダミー
動作としては、記憶素子にＤＲＡＭを使用する場合、こ
のＤＲＡＭ特有のリフレッシュ動作を利用する方法があ
る。つまり、ＲＡＳ信号やＣＡＳ信号といったＤＲＡＭ
に対する制御信号の組み合わせにより、記憶素子内の保
持データを破壊することなく記憶素子内をアクセスさせ
る方法である。この方法であれば、ダミー動作のために
記憶素子としては特別の機構を備える必要が無い。但
し、リフレッシュ動作は通常の読み出し動作と同等のサ
イクル数を占有するため、通常アクセス要求を発行した
くても先行するリフレッシュ動作が終了するのを待つ必
要がある。したがって、これが性能低下につながる場合
もある。

【００３９】これに対し、図９に示す機構は、ダミー動
作指示を専用信号ビン９０１ａで受けると、専用の電力
消費パスを活性化させて直接的に電流を消費させるもの
である。図９において、ダミー動作指示は、電流消費指
示作成回路９０１を介してバッファ回路９０２に供給さ
れ、トランジスタ９０３をＯＮさせる。このトランジス
タがＯＮしている間は、抵抗９０４を介して電源Ｖｄｄ
と接地ＧＮＤ間に電流を流すことができ、短い時間単位
での電流消費を制御することができる。これにより、先
行するダミー動作の終了を過剩に待つ必要がなくなり、
性能低下を回避することができる。

【００４０】図１および図７の実施の形態では、主記憶
装置の電源電流量の急激な変化を抑える機構が常に動作
している状態を前提にした。しかし、実システムにおい
て、散発的に発生するアクセス要求の集中は、図１２で
説明したコンデンサなどの搭載により対応することが可
能である。問題なのは、アクセスの集中が長時間に渡る
場合である。したがって、このアクセスが長時間集中す
る期間を検出し、その期間だけ図１及び図７に示した機
構を有効することが、システム的には効率が良い。これ
を示したのが図１０である。

【００４１】図１０（Ａ）は、プロセッサ１から、記憶
制御装置２内に設けた電流変動抑止動作フリップフロッ
プ１５を直接的に設定する構成例を示したものである。
フリップフロップ１５は、プロセッサ１上で実行するプ
ログラムの指示により、アドレス信号線１Ａａ／データ
信号線１Ａｂを介して設定される。なお、１ａはアクセ
ス要求線である。プログラムは、長期間アクセスを集中
させる動作を開始する前に設定し、終了したときに解除
する手続きを実行する。電流変動抑止動作フリップフロ
ップ１５の出力（電流動抑止動作信号）１５ａは、図４
に示したダミー動作要求生成要否判定機構４０の論理積
回路４０３、４０４に供給される。即ち、フリップフロ
ップ１５の出力１５ａが「０」であれば、図４のダミー
動作生成要求信号４０３ａとアクセス要求抑止４０４ａ
がともに無効にされ、「１」であれば両信号４０３ａ、
４０４ａが有効になる。

【００４２】図１０（Ｂ）は、ハードウェアでアクセス
が長時間集中する期間を検出する構成例である。例え
ば、「擬似ベクトル」処理が始まる場合には、プロセッ
サ１内で動作モードが変化する。この状態変化を、信号
線１Ｂａにて記憶制御装置２内の電流変動抑止動作フリ
ップフロップ１５に供給することにより、長期間アクセ
スを集中させる動作を開始する前に、主記憶装置３の電
源電流量の急激な変化を抑える機構を有効にすることが
可能になる。

【００４３】図１０のような構成により、長期間の集中
アクセス時だけ、記憶制御装置２内の電源電流量の急激
な変化を抑える機構を有効にすることが可能になるた
め、過剩な電力消費を抑えた消費電流量の制御を実現す
ることができる。

【００４４】以上の記述では、プロセッサ／記憶制御装
置／主記憶装置を個別の部品で構成する場合が中心であ
ったが、高集積化が進む状況の中では、図１１に示すよ
うな形態でのシステムも対象とすることができる。即
ち、図１１の枠５で囲まれるプロセッサ１／記憶制御装
置２／主記憶装置３が同一の半導体チップ上に構成され
る場合や、図１１の枠６で囲まれる記憶制御装置２／主
記憶装置３が同一の半導体チップ上に構成される場合に
おいても、本発明は有効である。これは、電源電流量の
大幅な変化は、半導体を搭載する基板上以上に影響が大
きいからである。なせなら、半導体チップ上には基板上
ほどコンデンサを搭載することができないことと、電源
給電系のインダクタンスが大きいことが挙げられる。高
集積な半導体チップを、安定的に動作させる為には有効
な機構である。

【００４５】また、図１および図７では、各機構２０、
３０、４０、５０、６０をそれぞれ別構成としたが、こ
れらの機構の一部又は全部を、本発明の趣旨を逸脱しな
い範囲で統一化することは任意である。また、制御対象
は必ずしも主記憶装置である必要もない。

【００４６】

【発明の効果】以上の説明から明らかな如く、本発明の
情報処理システムによれば、以下のような効果が得られ
る。（１）動作状態にあるべきバンク数を規定し、動作中の
バンクが該規定値以下の場合はダミー動作を実行させる
ことで、常に規定値以上のバンクを動作状態にすること
が可能であり、電源電流量の変動を抑えることが可能に
なる。（２）動作状態にあるべきバンク数をアクセス要求数に
依存して変化させることにより、消費電流量を緩やかに
変化させることが可能である。また、アクセス要求数が
少ない場合でも、ダミー動作による過剩な電力消費を回
避することができる。（３）電源電流量の変動を制御する機構を必要に応じて
有効化する手段を備えることにより、長期間の集中的な
アクセスが発生する場合にのみ適用することで、システ
ム性能を損なうことなく電源電流量の変動を抑えること
が可能になる。（４）記憶装置にＤＲＡＭなどを使用したシステムにお
いて高速にアクセスする機構を実現する場合でも、電源
電流量の変動に伴う電源電圧を抑えることが可能にな
り、安定的に動作するシステムの提供が可能になる。

【図面の簡単な説明】

【図１】本発明を適用した第１の実施の形態の情報処理
システムの全体的構成例を示した図である。

【図２】バンク動作状態管理機構の詳細構成例を示す図
である。

【図３】バンク動作数計数機構の詳細構成例を示す図で
ある。

【図４】ダミー動作要求生成要否判定機構の詳細構成例
を示す図である。

【図５】動作要求発行制御機構の詳細構成例を示す図で
ある。

【図６】ダミー動作要求生成機構の詳細構成例を示す図
である。

【図７】本発明を適用した第２の実施の形態の情報処理
システムの全体的構成例を示した図である。

【図８】バンク動作数設定値決定機構の詳細構成例を示
す図である。

【図９】本発明で使用する電流消費専用回路を備える記
憶素子の構成例を示す図である。

【図１０】電源変動抑止動作の制御機構の構成例を示す
図である。

【図１１】本発明で対象とする同一の半導体チップ上に
構成するシステムの範囲を規定する図である。

【図１２】電子回路群に対する電源給電系を示す図であ
る。

【符号の説明】

１プロセッサ２記憶制御装置３主記憶装置１０アクセスバッファ機構２０バンク動作状態管理機構３０バンク動作数計数機構４０ダミー動作要求生成要否判定機構５０ダミー動作要求生成機構６０動作要求発行制御機構７０バンク動作数設定値決定機構

───────────────────────────────────────────────────── フロントページの続き (56)参考文献特開平６−68671（ＪＰ，Ａ) 特開昭63−120348（ＪＰ，Ａ) 特開平９−297704（ＪＰ，Ａ) 特開平９−180468（ＪＰ，Ａ) 特開平７−161184（ＪＰ，Ａ) 特開平５−54646（ＪＰ，Ａ) (58)調査した分野(Int.Cl.⁷，ＤＢ名) G06F 12/06 G11C 11/40 - 11/4099 G06F 12/16 G06F 1/26 - 1/32 G11C 7/00

Claims

(57)【特許請求の範囲】

【請求項１】プロセッサと、記憶制御装置と、複数の
独立に動作する記憶単位（以下、バンクと称す）から構
成される記憶装置とを具備する情報処理装置システムに
おいて、記憶装置で少なくとも動作状態にあるべきバンクの数
（以下、バンク動作数規定値と称す）を保持する手段
と、記憶装置で動作状態にあるバンクの数（以下、バンク動
作数と称す）を計数する手段と、バンク動作数がバンク動作数規定値より少ない場合に、
ダミー動作の実行を記憶装置に指示する手段と、を有す
ることを特徴とする情報処理システム。
【請求項２】プロセッサと、記憶制御装置と、複数の
独立に動作する記憶単位（バンク）から構成される記憶
装置とを具備する情報処理装置システムにおいて、記憶装置で少なくとも動作状態にあるべきバンクの数
（バンク動作数規定値）を保持する手段と、記憶装置で動作状態にあるバンクの数（バンク動作数）
を計数する手段と、バンク動作数がバンク動作数規定値より少ない場合にダ
ミー動作の実行を記憶装置に指示し、多くなった場合に
は、後続の記憶装置への通常アクセス要求の発行を抑止
する手段と、所定期間毎に、当該期間中に１回もダミー動作要求が発
行されなければバンク動作数規定値の値を増加し、少な
くとも１回以上ダミー動作要求が発行されたならばバン
ク動作数規定値を減少せしめる手段と、を有することを
特徴とする情報処理システム。
【請求項３】請求項１もしくは２記載の情報処理装置
システムにおいて、プロセッサの処理状況に応じて、記
憶装置へのダミー動作要求の発行もしくは後続の通常ア
クセス要求の発行の抑止を無効とする手段を有すること
を特徴とする情報処理装置システム。
【請求項４】請求項１乃至３のいずれか１項に記載の
情報処理装置システムにおいて、ダミー動作を指示され
た記憶装置は、保持している情報を破壊することなく電
流を消費する動作を実行することを特徴とする情報処理
装置システム。