JP2002236658A - 調停装置 - Google Patents
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- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F13/00—Interconnection of, or transfer of information or other signals between, memories, input/output devices or central processing units
- G06F13/14—Handling requests for interconnection or transfer
- G06F13/36—Handling requests for interconnection or transfer for access to common bus or bus system
- G06F13/362—Handling requests for interconnection or transfer for access to common bus or bus system with centralised access control
- G06F13/364—Handling requests for interconnection or transfer for access to common bus or bus system with centralised access control using independent requests or grants, e.g. using separated request and grant lines
Abstract
(57)【要約】
【課題】 ラウンドロビン方式の調停装置の持つ欠点を
解消し、より使用者の所望するように複数の要求の調停
を行う調停装置を提供する。 【解決手段】 本発明の調停装置は、指定された優先順
位に従ってＮ個の要求に対する調停を行う調停装置であ
って、Ｎ個の要求に対する優先順位を指定する選択信号
を複数記憶している記憶装置と、調停の要求に応じて、
上記記憶装置から所定の順序で１の選択信号を出力させ
る優先順位指定回路と、記憶装置の出力する選択信号に
より指定されるＮ個の要求に対する優先順位に基づいて
調停を行う調停回路とで構成される。
解消し、より使用者の所望するように複数の要求の調停
を行う調停装置を提供する。 【解決手段】 本発明の調停装置は、指定された優先順
位に従ってＮ個の要求に対する調停を行う調停装置であ
って、Ｎ個の要求に対する優先順位を指定する選択信号
を複数記憶している記憶装置と、調停の要求に応じて、
上記記憶装置から所定の順序で１の選択信号を出力させ
る優先順位指定回路と、記憶装置の出力する選択信号に
より指定されるＮ個の要求に対する優先順位に基づいて
調停を行う調停回路とで構成される。
Description
【０００１】
【発明の属する技術分野】本発明は、ＩＥＥＥ１３９４
のＯＨＣＩ−ＬＩＮＫデバイス等に用いられるバスの調
停装置に関する。
のＯＨＣＩ−ＬＩＮＫデバイス等に用いられるバスの調
停装置に関する。
【０００２】
【従来の技術】従来より、複数のＤＭＡをもつ装置やマ
ルチプロセッサ・システム等において複数のＤＭＡや複
数のＣＰＵから同時に１のシステムバスの使用要求がさ
れた場合に、バスの使用を要求した前記複数のＤＭＡや
ＣＰＵの内、一番優先順位の高いＤＭＡ又はＣＰＵに対
して使用許可を与える固定プライオリティ判定方式の調
停装置が知られている。
ルチプロセッサ・システム等において複数のＤＭＡや複
数のＣＰＵから同時に１のシステムバスの使用要求がさ
れた場合に、バスの使用を要求した前記複数のＤＭＡや
ＣＰＵの内、一番優先順位の高いＤＭＡ又はＣＰＵに対
して使用許可を与える固定プライオリティ判定方式の調
停装置が知られている。
【０００３】例えば、Ａ，Ｂ，Ｃ，Ｄの合計４つのＤＭ
Ａを有するシステムであって、競合した際のバス使用の
優先順位が”Ａ＞Ｂ＞Ｃ＞Ｄ”に固定されている場合に
ついて考える。この場合において、Ａ，Ｂ，Ｃが順にＤ
と同時にバスの使用を要求すると、最も優先順位の低い
Ｄは何時までたっても使用許可されないといった問題が
生じる。
Ａを有するシステムであって、競合した際のバス使用の
優先順位が”Ａ＞Ｂ＞Ｃ＞Ｄ”に固定されている場合に
ついて考える。この場合において、Ａ，Ｂ，Ｃが順にＤ
と同時にバスの使用を要求すると、最も優先順位の低い
Ｄは何時までたっても使用許可されないといった問題が
生じる。
【０００４】固定プライオリティ判定方式の調停装置の
持つ上記問題を解決するため、複数のＤＭＡから同時に
使用要求が成される度に、その優先順位を１づつシフト
させるラウンドロビン方式の調停装置が知られている。
ここで、優先順位をシフトさせるとは、例えばＡ，Ｂ，
Ｃ，Ｄの合計４つのＤＭＡがある場合に、その優先順位
を、”Ａ＞Ｂ＞Ｃ＞Ｄ”→”Ｂ＞Ｃ＞Ｄ＞Ａ”→”Ｃ＞
Ｄ＞Ａ＞Ｂ”→”Ｄ＞Ａ＞Ｂ＞Ｃ”→”Ａ＞Ｂ＞Ｃ＞
Ｄ”…の順で変更することを言う。当該方式を採用すれ
ば、各ＤＭＡから頻繁に同時に使用要求がされるような
場合であっても、ある特定のＤＭＡが継続的に使用でき
ないといった場合を回避しやすい。
持つ上記問題を解決するため、複数のＤＭＡから同時に
使用要求が成される度に、その優先順位を１づつシフト
させるラウンドロビン方式の調停装置が知られている。
ここで、優先順位をシフトさせるとは、例えばＡ，Ｂ，
Ｃ，Ｄの合計４つのＤＭＡがある場合に、その優先順位
を、”Ａ＞Ｂ＞Ｃ＞Ｄ”→”Ｂ＞Ｃ＞Ｄ＞Ａ”→”Ｃ＞
Ｄ＞Ａ＞Ｂ”→”Ｄ＞Ａ＞Ｂ＞Ｃ”→”Ａ＞Ｂ＞Ｃ＞
Ｄ”…の順で変更することを言う。当該方式を採用すれ
ば、各ＤＭＡから頻繁に同時に使用要求がされるような
場合であっても、ある特定のＤＭＡが継続的に使用でき
ないといった場合を回避しやすい。
【０００５】
【発明が解決しようとする課題】しかし、実際には、各
ＤＭＡが均等な間隔で使用要求する場合は稀で、それぞ
れのＤＭＡがばらばらのタイミングで使用要求を行う。
このため上記ラウンドロビン方式の調停装置であって
も、ある特定のＤＭＡが常に優先順位の高い他のＤＭＡ
と同時に使用要求を行うような場合が考えられる。この
場合、当該特定のＤＭＡには継続的に使用許可が出され
ないといった不都合が生じる。
ＤＭＡが均等な間隔で使用要求する場合は稀で、それぞ
れのＤＭＡがばらばらのタイミングで使用要求を行う。
このため上記ラウンドロビン方式の調停装置であって
も、ある特定のＤＭＡが常に優先順位の高い他のＤＭＡ
と同時に使用要求を行うような場合が考えられる。この
場合、当該特定のＤＭＡには継続的に使用許可が出され
ないといった不都合が生じる。
【０００６】そこで、本発明は、ラウンドロビン方式の
調停装置の持つ上記欠点を解消し、より使用者の所望す
るように複数の要求（例えば、バスの使用要求）を調停
することのできる調停装置、及び、調停方法を提供する
ことを目的とする。
調停装置の持つ上記欠点を解消し、より使用者の所望す
るように複数の要求（例えば、バスの使用要求）を調停
することのできる調停装置、及び、調停方法を提供する
ことを目的とする。
【０００７】
【課題を解決するための手段】本発明の第１の調停装置
は、指定された優先順位に従ってＮ個の要求に対する調
停を行う調停装置であって、Ｎ個の要求に対する優先順
位を指定する選択信号を複数記憶している記憶装置と、
調停の要求に応じて、上記記憶装置から所定の順序で１
の選択信号を出力させる優先順位指定回路と、記憶装置
の出力する選択信号により指定されるＮ個の要求に対す
る優先順位に基づいて調停を行う調停回路とで構成され
ることを特徴とする。
は、指定された優先順位に従ってＮ個の要求に対する調
停を行う調停装置であって、Ｎ個の要求に対する優先順
位を指定する選択信号を複数記憶している記憶装置と、
調停の要求に応じて、上記記憶装置から所定の順序で１
の選択信号を出力させる優先順位指定回路と、記憶装置
の出力する選択信号により指定されるＮ個の要求に対す
る優先順位に基づいて調停を行う調停回路とで構成され
ることを特徴とする。
【０００８】本発明の第２の調停装置は、上記第１の調
停装置であって、上記記憶装置は、Ｎ個の要求に対する
優先順位を指定する選択信号をＮ組以上記憶しているこ
とを特徴とする。
停装置であって、上記記憶装置は、Ｎ個の要求に対する
優先順位を指定する選択信号をＮ組以上記憶しているこ
とを特徴とする。
【０００９】本発明の第３の調停装置は、上記何れかの
調停装置であって、上記記憶装置は、各選択信号の書き
換えが可能であることを特徴とする。
調停装置であって、上記記憶装置は、各選択信号の書き
換えが可能であることを特徴とする。
【００１０】本発明の第４の調停装置は、上記第３の調
停装置であって、上記記憶装置は、各選択信号の書き換
えが可能な複数のレジスタと、該複数のレジスタの内、
指定されたレジスタに格納されている選択信号を出力す
る出力回路で構成され、上記優先順位指定回路は、調停
が要求される毎に、上記記憶装置の備える複数のレジス
タを順次指定することを特徴とする。
停装置であって、上記記憶装置は、各選択信号の書き換
えが可能な複数のレジスタと、該複数のレジスタの内、
指定されたレジスタに格納されている選択信号を出力す
る出力回路で構成され、上記優先順位指定回路は、調停
が要求される毎に、上記記憶装置の備える複数のレジス
タを順次指定することを特徴とする。
【００１１】本発明の第５の調停装置は、上記何れかの
調停装置であって、上記優先順位指定回路は、調停の要
求に応じて上記記憶装置に記憶している複数の選択信号
の内、順次読み出す対象とする選択信号を設定可能であ
ることを特徴とする。
調停装置であって、上記優先順位指定回路は、調停の要
求に応じて上記記憶装置に記憶している複数の選択信号
の内、順次読み出す対象とする選択信号を設定可能であ
ることを特徴とする。
【００１２】本発明の第６の調停装置は、上記第５の調
停装置であって、上記優先順位指定回路は、調停の要求
に応じてカウント値を上記記憶装置に出力すると共にカ
ウントアップを行うカウンタと、外部よりカウント値の
上限値が設定可能で、カウンタのカウンタ値が当該上限
値に達した時に当該カウンタのリセットを行う回路とで
構成され、上記記憶装置は、上記優先順位指定回路より
出力されるカウント値で特定される選択信号を出力する
ことを特徴とする。
停装置であって、上記優先順位指定回路は、調停の要求
に応じてカウント値を上記記憶装置に出力すると共にカ
ウントアップを行うカウンタと、外部よりカウント値の
上限値が設定可能で、カウンタのカウンタ値が当該上限
値に達した時に当該カウンタのリセットを行う回路とで
構成され、上記記憶装置は、上記優先順位指定回路より
出力されるカウント値で特定される選択信号を出力する
ことを特徴とする。
【００１３】本発明の第７の調停装置は、上記第３の調
停装置であって、上記記憶装置は、それぞれ選択信号を
記憶している、書き換え可能な複数のシフトレジスタを
環状に接続して成り、上記優先順位指定回路が、調停の
要求に応じて出力する信号に応じてデータのシフトを行
うと共に、最終段のシフトレジスタに記憶するデータを
選択信号として出力することを特徴とする。
停装置であって、上記記憶装置は、それぞれ選択信号を
記憶している、書き換え可能な複数のシフトレジスタを
環状に接続して成り、上記優先順位指定回路が、調停の
要求に応じて出力する信号に応じてデータのシフトを行
うと共に、最終段のシフトレジスタに記憶するデータを
選択信号として出力することを特徴とする。
【００１４】本発明の第８の調停装置は、上記何れかの
調停装置であって、優先順位指定回路は、調停回路によ
り、最優先の要求が認められた後の調停の要求に応じ
て、上記記憶装置から所定の順序で選択信号を出力させ
ることを特徴とする。
調停装置であって、優先順位指定回路は、調停回路によ
り、最優先の要求が認められた後の調停の要求に応じ
て、上記記憶装置から所定の順序で選択信号を出力させ
ることを特徴とする。
【００１５】本発明の第９の調停装置は、上記第１乃至
第７の調停装置であって、上記記憶装置は、各選択信号
に、各調停の要求に応じて優先順位の変更を行う第１モ
ード、又は、設定されている最優先の要求が認められた
後の調停の要求に応じて優先順位の変更を行う第２モー
ドを設定するモード設定信号を有しており、調停の要求
時に、記憶装置より選択信号と共に出力されるモード設
定信号が第１モードを選択している場合には、当該調停
の要求を上記優先順位指定回路に伝え、第２モードが選
択されている場合には、上記調停回路により最優先の要
求が認められるまで、当該調停の要求を上記優先順位指
定回路に伝えないゲート回路を備えることを特徴とす
る。
第７の調停装置であって、上記記憶装置は、各選択信号
に、各調停の要求に応じて優先順位の変更を行う第１モ
ード、又は、設定されている最優先の要求が認められた
後の調停の要求に応じて優先順位の変更を行う第２モー
ドを設定するモード設定信号を有しており、調停の要求
時に、記憶装置より選択信号と共に出力されるモード設
定信号が第１モードを選択している場合には、当該調停
の要求を上記優先順位指定回路に伝え、第２モードが選
択されている場合には、上記調停回路により最優先の要
求が認められるまで、当該調停の要求を上記優先順位指
定回路に伝えないゲート回路を備えることを特徴とす
る。
【００１６】本発明の第１の調停方法は、設定された優
先順位に従いＮ個の要求に対する調停を行う調停方法で
あって、Ｎ個の要求に対する優先順位を指定する選択信
号を記憶装置に複数用意し、調停の要求に応じて、上記
記憶装置から所定の順序で選択信号を読み出し、上記読
み出した選択信号により指定されるＮ個のバス使用要求
に対する優先順位に基づいて調停を行うことを特徴とす
る。
先順位に従いＮ個の要求に対する調停を行う調停方法で
あって、Ｎ個の要求に対する優先順位を指定する選択信
号を記憶装置に複数用意し、調停の要求に応じて、上記
記憶装置から所定の順序で選択信号を読み出し、上記読
み出した選択信号により指定されるＮ個のバス使用要求
に対する優先順位に基づいて調停を行うことを特徴とす
る。
【００１７】本発明の第２の調停方法は、上記第１の調
停方法であって、最優先の要求が認められた後の調停の
要求のみに応じて、上記記憶装置から所定の順序で選択
信号を読み出すことを特徴とする。
停方法であって、最優先の要求が認められた後の調停の
要求のみに応じて、上記記憶装置から所定の順序で選択
信号を読み出すことを特徴とする。
【００１８】本発明の第３の調停方法は、上記第１の調
停方法であって、優先順位の更新と共に第１又は第２の
モード設定を行い、第１モードが設定されている場合に
は、調停の要求に応じて優先順位の変更を行い、第２モ
ードが設定されている場合には、最優先の要求が認めら
れた後の調停の要求に応じて優先順位の更新を行うこと
を特徴とする。
停方法であって、優先順位の更新と共に第１又は第２の
モード設定を行い、第１モードが設定されている場合に
は、調停の要求に応じて優先順位の変更を行い、第２モ
ードが設定されている場合には、最優先の要求が認めら
れた後の調停の要求に応じて優先順位の更新を行うこと
を特徴とする。
【００１９】
【発明の実施の形態】（１）発明の概要 本発明の調停装置は、例えば、Ａ，Ｂ，Ｃ，Ｄの合計４
つのＤＭＡを有するシステムにおいて、ラウンドロビン
判定方式の調停装置のようにバスの使用権の優先順位を
１づつシフトさせるのではなく、優先順位を指定する選
択信号を、好ましくはＤＭＡの数より多く、例えば、１
６個並べて成る配列データを用意し、当該配列データに
従い順に優先順位を変更する構成を採用する。これによ
り、例えば、１６個の配列データの内に、Ａ，Ｂ，Ｃ，
Ｄのそれぞれが最優先となる選択信号を用意するだけで
なく、設計段階でアクセスが頻繁に行われることが解っ
ているＤＭＡ、又は、メインＤＭＡが最優先となるよう
な優先順位の組合せを数多く配置することができる。こ
れにより、例えば、各優先順位に重み付けを行い、当該
重みに基づいて優先順位の設定を行う装置よりも簡単な
構成で、更には、変則的な順序で優先順位の変更を行う
装置に比べて、より柔軟に使用者の所望するＤＭＡに優
先的に使用権を与えることを可能にする。
つのＤＭＡを有するシステムにおいて、ラウンドロビン
判定方式の調停装置のようにバスの使用権の優先順位を
１づつシフトさせるのではなく、優先順位を指定する選
択信号を、好ましくはＤＭＡの数より多く、例えば、１
６個並べて成る配列データを用意し、当該配列データに
従い順に優先順位を変更する構成を採用する。これによ
り、例えば、１６個の配列データの内に、Ａ，Ｂ，Ｃ，
Ｄのそれぞれが最優先となる選択信号を用意するだけで
なく、設計段階でアクセスが頻繁に行われることが解っ
ているＤＭＡ、又は、メインＤＭＡが最優先となるよう
な優先順位の組合せを数多く配置することができる。こ
れにより、例えば、各優先順位に重み付けを行い、当該
重みに基づいて優先順位の設定を行う装置よりも簡単な
構成で、更には、変則的な順序で優先順位の変更を行う
装置に比べて、より柔軟に使用者の所望するＤＭＡに優
先的に使用権を与えることを可能にする。
【００２０】また、本発明の改良した調停装置では、競
合時に、その優先順位の組合せの中で最優先とされてい
るＤＭＡによってバスが使用されるのを待ってから、次
の優先順位の組に切り換えるモードを設定することがで
きる。当該構成を採用することで、より柔軟で確実なバ
スの使用権の設定を可能にする。
合時に、その優先順位の組合せの中で最優先とされてい
るＤＭＡによってバスが使用されるのを待ってから、次
の優先順位の組に切り換えるモードを設定することがで
きる。当該構成を採用することで、より柔軟で確実なバ
スの使用権の設定を可能にする。
【００２１】以下、上記特徴を具備する調停装置の実施
の形態について、添付の図面を参照しつつ、順に説明す
る。
の形態について、添付の図面を参照しつつ、順に説明す
る。
【００２２】（２）実施の形態１ (2-1)調停装置の全体構成 図１は、実施の形態１に係る調停装置１の構成を示すブ
ロック図である。４to４選択器３の信号入力端子Ａ０，
Ａ１，Ａ２，Ａ３には、図示しない”Ａ”，”Ｂ”，”
Ｃ”，”Ｄ”の各ＤＭＡからのバス使用要求信号ＲＥＱ
Ａ＃，ＲＥＱＢ＃，ＲＥＱＣ＃，ＲＥＱＤ＃が入力され
る。なお、本図において、信号名の末尾に＃の付いてる
信号（例えばＲＥＱＡ＃やＧＮＴＡ＃）は、Ｌｏｗアク
ティブであることを意味する。また、信号名の末尾に＃
の付いていない信号（例えばＧＴＩＭ等）はＨｉｇｈア
クティブであることを意味する。他の図面についても同
じである。
ロック図である。４to４選択器３の信号入力端子Ａ０，
Ａ１，Ａ２，Ａ３には、図示しない”Ａ”，”Ｂ”，”
Ｃ”，”Ｄ”の各ＤＭＡからのバス使用要求信号ＲＥＱ
Ａ＃，ＲＥＱＢ＃，ＲＥＱＣ＃，ＲＥＱＤ＃が入力され
る。なお、本図において、信号名の末尾に＃の付いてる
信号（例えばＲＥＱＡ＃やＧＮＴＡ＃）は、Ｌｏｗアク
ティブであることを意味する。また、信号名の末尾に＃
の付いていない信号（例えばＧＴＩＭ等）はＨｉｇｈア
クティブであることを意味する。他の図面についても同
じである。
【００２３】タイミング生成器２は、複数のＤＭＡより
同時にバスの使用要求がされ、調停が必要な時にアクテ
ィブ状態、即ち”Ｈ”のＧＴＩＭ信号を出力する。優先
リングシフトレジスタ７は、上記タイミング生成器２か
ら出力されるアクティブ状態のＧＴＩＭ信号に同期し
て、記憶している複数の選択信号ＳＥＬの内の１つを所
定の順序に従い出力する。４to４選択器３、４to２プラ
イオリティエンコーダ４、２to４デコーダ５、及び、４
to４選択器６は、上記優先リングシフトレジスタ７から
出力される選択信号ＳＥＬにより指定される優先順位に
従い調停を行う調停回路を構成する。上記調停回路の最
後段に位置する４to４選択器６の信号出力端子Ｂ０，Ｂ
１，Ｂ２，Ｂ３からは、それぞれＤＭＡ”Ａ”，”
Ｂ”，”Ｃ”，”Ｄ”のバス使用許可信号ＧＮＴＡ＃，
ＧＮＴＢ＃，ＧＮＴＣ＃，ＧＮＴＤ＃が出力される。調
停装置１における調停処理の結果、バスの使用を許可さ
れた１のＤＭＡのバス使用許可信号がアクティブ状態に
切りかえられる。
同時にバスの使用要求がされ、調停が必要な時にアクテ
ィブ状態、即ち”Ｈ”のＧＴＩＭ信号を出力する。優先
リングシフトレジスタ７は、上記タイミング生成器２か
ら出力されるアクティブ状態のＧＴＩＭ信号に同期し
て、記憶している複数の選択信号ＳＥＬの内の１つを所
定の順序に従い出力する。４to４選択器３、４to２プラ
イオリティエンコーダ４、２to４デコーダ５、及び、４
to４選択器６は、上記優先リングシフトレジスタ７から
出力される選択信号ＳＥＬにより指定される優先順位に
従い調停を行う調停回路を構成する。上記調停回路の最
後段に位置する４to４選択器６の信号出力端子Ｂ０，Ｂ
１，Ｂ２，Ｂ３からは、それぞれＤＭＡ”Ａ”，”
Ｂ”，”Ｃ”，”Ｄ”のバス使用許可信号ＧＮＴＡ＃，
ＧＮＴＢ＃，ＧＮＴＣ＃，ＧＮＴＤ＃が出力される。調
停装置１における調停処理の結果、バスの使用を許可さ
れた１のＤＭＡのバス使用許可信号がアクティブ状態に
切りかえられる。
【００２４】(2-2)各回路の構成 (2-2-1)タイミング生成器 タイミング生成器２は、バスが占有されていない時に複
数のＤＭＡから同時にバスの使用要求がされた場合に、
２to４デコーダ５及び優先リングシフトレジスタ７の各
イネーブル端子に対してアクティブ状態、即ち”Ｈ”の
更新タイミング信号ＧＴＩＭを出力する。タイミング生
成器２は、バスの使用許可がされたＤＭＡによるバスの
使用が終り、当該ＤＭＡから使用要求信号が取り下げら
れた時点で、依然として複数のバス使用要求がされてい
る場合には再びアクティブ状態、即ち”Ｈ”のＧＴＩＭ
信号を出力する。
数のＤＭＡから同時にバスの使用要求がされた場合に、
２to４デコーダ５及び優先リングシフトレジスタ７の各
イネーブル端子に対してアクティブ状態、即ち”Ｈ”の
更新タイミング信号ＧＴＩＭを出力する。タイミング生
成器２は、バスの使用許可がされたＤＭＡによるバスの
使用が終り、当該ＤＭＡから使用要求信号が取り下げら
れた時点で、依然として複数のバス使用要求がされてい
る場合には再びアクティブ状態、即ち”Ｈ”のＧＴＩＭ
信号を出力する。
【００２５】図２は、タイミング生成器２の構成を示す
図である。図示するように、タイミング生成器２は、４
つの２入力ＯＲ素子１０，１１，１２，１３、８入力の
ＮＡＮＤ素子１４、及び、４入力のＡＮＤ素子１５で構
成される。ＯＲ素子１０には、ＤＭＡ”Ａ”から出力さ
れるバス使用要求信号であるＲＥＱＡ＃と、当該ＤＭ
Ａ”Ａ”に対して返信されるバス使用許可信号ＧＮＴＡ
＃が入力される。ＯＲ素子１０の２つの信号入力端子
は、両方とも８入力ＮＡＮＤ素子１４の入力端子に接続
されており、出力端子は、４入力ＡＮＤ素子１５の１つ
の入力端子に接続されている。以下同様に、ＯＲ素子１
１には、ＤＭＡ”Ｂ”についてのＲＥＱＢ＃とＧＮＴＢ
＃が入力される。ＯＲ素子１１の２つの信号入力端子
は、両方とも８入力ＮＡＮＤ素子１４の入力端子に接続
されており、出力端子は、４入力ＡＮＤ素子１５の１つ
の入力端子に接続されている。ＯＲ素子１２には、ＤＭ
Ａ”Ｃ”についてのＲＥＱＣ＃とＧＮＴＣ＃が入力され
る。ＯＲ素子１２の２つの信号入力端子は、両方とも８
入力ＮＡＮＤ素子１４の入力端子に接続されており、出
力端子は、４入力ＡＮＤ素子１５の１つの入力端子に接
続されている。ＯＲ素子１３には、ＤＭＡ”Ｄ”につい
てのＲＥＱＤ＃とＧＮＴＤ＃が入力される。ＯＲ素子１
３の２つの信号入力端子は、両方とも８入力ＮＡＮＤ素
子１４の入力端子に接続されており、出力端子は、４入
力ＡＮＤ素子１５の１つの入力端子に接続されている。
４入力ＡＮＤ素子１５の出力端子から出力される信号
は、更新タイミング信号ＧＴＩＭとして出力される。
図である。図示するように、タイミング生成器２は、４
つの２入力ＯＲ素子１０，１１，１２，１３、８入力の
ＮＡＮＤ素子１４、及び、４入力のＡＮＤ素子１５で構
成される。ＯＲ素子１０には、ＤＭＡ”Ａ”から出力さ
れるバス使用要求信号であるＲＥＱＡ＃と、当該ＤＭ
Ａ”Ａ”に対して返信されるバス使用許可信号ＧＮＴＡ
＃が入力される。ＯＲ素子１０の２つの信号入力端子
は、両方とも８入力ＮＡＮＤ素子１４の入力端子に接続
されており、出力端子は、４入力ＡＮＤ素子１５の１つ
の入力端子に接続されている。以下同様に、ＯＲ素子１
１には、ＤＭＡ”Ｂ”についてのＲＥＱＢ＃とＧＮＴＢ
＃が入力される。ＯＲ素子１１の２つの信号入力端子
は、両方とも８入力ＮＡＮＤ素子１４の入力端子に接続
されており、出力端子は、４入力ＡＮＤ素子１５の１つ
の入力端子に接続されている。ＯＲ素子１２には、ＤＭ
Ａ”Ｃ”についてのＲＥＱＣ＃とＧＮＴＣ＃が入力され
る。ＯＲ素子１２の２つの信号入力端子は、両方とも８
入力ＮＡＮＤ素子１４の入力端子に接続されており、出
力端子は、４入力ＡＮＤ素子１５の１つの入力端子に接
続されている。ＯＲ素子１３には、ＤＭＡ”Ｄ”につい
てのＲＥＱＤ＃とＧＮＴＤ＃が入力される。ＯＲ素子１
３の２つの信号入力端子は、両方とも８入力ＮＡＮＤ素
子１４の入力端子に接続されており、出力端子は、４入
力ＡＮＤ素子１５の１つの入力端子に接続されている。
４入力ＡＮＤ素子１５の出力端子から出力される信号
は、更新タイミング信号ＧＴＩＭとして出力される。
【００２６】上記構成のタイミング生成器２では、バス
の使用要求に対してバスの使用許可を与える場合に”
Ｈ”のＧＴＩＭ信号を出力するよう動作する。
の使用要求に対してバスの使用許可を与える場合に”
Ｈ”のＧＴＩＭ信号を出力するよう動作する。
【００２７】(2-2-2)前段の４to４選択器 ４to４選択器３は、選択信号入力端子に優先リングシフ
トレジスタ７から入力される２ビットの選択信号ＳＥＬ
［１：０］の値に基づいて特定される優先順位に従い、
端子Ｂ０から順に優先順位の高いバス使用要求信号が出
力されるように、Ａ０〜Ａ３の信号入力端子とＢ０〜Ｂ
３の信号出力端子を一対一に対応付ける。例えば、選択
信号ＳＥＬ［１：０］＝”００”の場合、優先順位がＡ
＞Ｂ＞Ｃ＞Ｄとなる様に、信号入力端子Ａ０と信号出力
端子Ｂ０を接続し、信号入力端子Ａ１と信号出力端子Ｂ
１を接続し、信号入力端子Ａ２と信号出力端子Ｂ２を接
続し、信号入力端子Ａ３と信号出力端子Ｂ３を接続す
る。
トレジスタ７から入力される２ビットの選択信号ＳＥＬ
［１：０］の値に基づいて特定される優先順位に従い、
端子Ｂ０から順に優先順位の高いバス使用要求信号が出
力されるように、Ａ０〜Ａ３の信号入力端子とＢ０〜Ｂ
３の信号出力端子を一対一に対応付ける。例えば、選択
信号ＳＥＬ［１：０］＝”００”の場合、優先順位がＡ
＞Ｂ＞Ｃ＞Ｄとなる様に、信号入力端子Ａ０と信号出力
端子Ｂ０を接続し、信号入力端子Ａ１と信号出力端子Ｂ
１を接続し、信号入力端子Ａ２と信号出力端子Ｂ２を接
続し、信号入力端子Ａ３と信号出力端子Ｂ３を接続す
る。
【００２８】図３は、４to４選択器３の構成を示す図で
ある。マルチプレクサ２０の４つの信号入力端子０，
１，２，３には、順に信号入力端子Ａ０，Ａ１，Ａ２，
Ａ３が接続されている。マルチプレクサ２１の４つの信
号入力端子０，１，２，３には、順に信号入力端子Ａ
１，Ａ２，Ａ３，Ａ０が接続されている。マルチプレク
サ２２の４つの信号入力端子０，１，２，３には、順に
信号入力端子Ａ２，Ａ３，Ａ０，Ａ１が接続されてい
る。マルチプレクサ２３の４つの入力端子０，１，２，
３には、順に信号入力端子Ａ３，Ａ０，Ａ１，Ａ２が接
続されている。各マルチプレクサ２０〜２３のセット端
子には、優先リングシフトレジスタ７より出力される２
ビットの選択信号ＳＥＬ［１：０］が入力され、当該選
択信号ＳＥＬの値と同じ番号の入力端子に入力される信
号を出力端子Ｂ０〜Ｂ３に出力する。
ある。マルチプレクサ２０の４つの信号入力端子０，
１，２，３には、順に信号入力端子Ａ０，Ａ１，Ａ２，
Ａ３が接続されている。マルチプレクサ２１の４つの信
号入力端子０，１，２，３には、順に信号入力端子Ａ
１，Ａ２，Ａ３，Ａ０が接続されている。マルチプレク
サ２２の４つの信号入力端子０，１，２，３には、順に
信号入力端子Ａ２，Ａ３，Ａ０，Ａ１が接続されてい
る。マルチプレクサ２３の４つの入力端子０，１，２，
３には、順に信号入力端子Ａ３，Ａ０，Ａ１，Ａ２が接
続されている。各マルチプレクサ２０〜２３のセット端
子には、優先リングシフトレジスタ７より出力される２
ビットの選択信号ＳＥＬ［１：０］が入力され、当該選
択信号ＳＥＬの値と同じ番号の入力端子に入力される信
号を出力端子Ｂ０〜Ｂ３に出力する。
【００２９】上記構成の４to４選択器３では、選択信号
ＳＥＬ［１：０］＝”００”が入力された場合、優先順
位がＡ＞Ｂ＞Ｃ＞Ｄとなる様に、端子Ｂ０と端子Ａ０，
端子Ｂ１と端子Ａ１，端子Ｂ２と端子Ａ２，端子Ｂ３と
端子Ａ３とを対応付ける。以下同様に、選択信号ＳＥＬ
［１：０］＝”０１”が入力された場合、優先順位がＢ
＞Ｃ＞Ｄ＞Ａとなる様に、端子Ｂ０と端子Ａ１，端子Ｂ
１と端子Ａ２，端子Ｂ２と端子Ａ３，端子Ｂ３と端子Ａ
０とを対応付ける。選択信号ＳＥＬ［１：０］＝”１
０”が入力された場合、優先順位がＣ＞Ｄ＞Ａ＞Ｂとな
る様に、端子Ｂ０と端子Ａ２，端子Ｂ１と端子Ａ３，端
子Ｂ２と端子Ａ０，端子Ｂ３と端子Ａ１とを対応付け
る。選択信号ＳＥＬ［１：０］＝”１１”が入力された
場合、優先順位がＤ＞Ａ＞Ｂ＞Ｃとなる様に、端子Ｂ０
と端子Ａ３，端子Ｂ１と端子Ａ０，端子Ｂ２と端子Ａ
１，端子Ｂ３と端子Ａ２とを対応付ける。
ＳＥＬ［１：０］＝”００”が入力された場合、優先順
位がＡ＞Ｂ＞Ｃ＞Ｄとなる様に、端子Ｂ０と端子Ａ０，
端子Ｂ１と端子Ａ１，端子Ｂ２と端子Ａ２，端子Ｂ３と
端子Ａ３とを対応付ける。以下同様に、選択信号ＳＥＬ
［１：０］＝”０１”が入力された場合、優先順位がＢ
＞Ｃ＞Ｄ＞Ａとなる様に、端子Ｂ０と端子Ａ１，端子Ｂ
１と端子Ａ２，端子Ｂ２と端子Ａ３，端子Ｂ３と端子Ａ
０とを対応付ける。選択信号ＳＥＬ［１：０］＝”１
０”が入力された場合、優先順位がＣ＞Ｄ＞Ａ＞Ｂとな
る様に、端子Ｂ０と端子Ａ２，端子Ｂ１と端子Ａ３，端
子Ｂ２と端子Ａ０，端子Ｂ３と端子Ａ１とを対応付け
る。選択信号ＳＥＬ［１：０］＝”１１”が入力された
場合、優先順位がＤ＞Ａ＞Ｂ＞Ｃとなる様に、端子Ｂ０
と端子Ａ３，端子Ｂ１と端子Ａ０，端子Ｂ２と端子Ａ
１，端子Ｂ３と端子Ａ２とを対応付ける。
【００３０】(2-2-3) ４to２プライオリティーエンコー
ダ ４to２プライオリティーエンコーダ４は、周知の固定プ
ライオリティ判定方式の調停回路やラウンドロビン判定
方式の調停装置にも採用されているものであり、上から
順に並ぶ４つの入力端子０，１，２，３の内、アクティ
ブ状態、即ち”Ｌ”のバス使用要求信号の入力された端
子の中で最も小さな値（優先順位の高い）の入力端子を
特定し、当該入力端子の番号を表す２ビットデータを出
力する。
ダ ４to２プライオリティーエンコーダ４は、周知の固定プ
ライオリティ判定方式の調停回路やラウンドロビン判定
方式の調停装置にも採用されているものであり、上から
順に並ぶ４つの入力端子０，１，２，３の内、アクティ
ブ状態、即ち”Ｌ”のバス使用要求信号の入力された端
子の中で最も小さな値（優先順位の高い）の入力端子を
特定し、当該入力端子の番号を表す２ビットデータを出
力する。
【００３１】(2-2-4) ２to４デコーダ ２to４デコーダ５は、周知の固定プライオリティ判定方
式の調停回路やラウンドロビン判定方式の調停装置にも
採用されているものであり、上記４to２プライオリティ
ーエンコーダ４から入力される２ビット信号を、イネー
ブル端子にタイミング生成器２が出力するアクティブ状
態、即ち、”Ｈ”のＧＴＩＭ信号が入力された場合にラ
ッチし、当該ラッチしている２ビットデータの値の出力
端子から”Ｌ”の信号を出力する。
式の調停回路やラウンドロビン判定方式の調停装置にも
採用されているものであり、上記４to２プライオリティ
ーエンコーダ４から入力される２ビット信号を、イネー
ブル端子にタイミング生成器２が出力するアクティブ状
態、即ち、”Ｈ”のＧＴＩＭ信号が入力された場合にラ
ッチし、当該ラッチしている２ビットデータの値の出力
端子から”Ｌ”の信号を出力する。
【００３２】(2-2-5)後段の４to４選択器 ４to４選択器６は、優先リングシフトレジスタ７から出
力される２ビットの選択信号ＳＥＬ［１：０］の値に基
づいて、前述した４to４選択器３で行った変換を元に戻
すようにＡ０〜Ａ３の信号入力端子とＢ０〜Ｂ３の信号
出力端子とを一対一に対応付ける。
力される２ビットの選択信号ＳＥＬ［１：０］の値に基
づいて、前述した４to４選択器３で行った変換を元に戻
すようにＡ０〜Ａ３の信号入力端子とＢ０〜Ｂ３の信号
出力端子とを一対一に対応付ける。
【００３３】図４は、４to４選択器６の構成を示す図で
ある。マルチプレクサ３０の４つの信号入力端子０，
１，２，３には、順に信号入力端子Ａ０，Ａ３，Ａ２，
Ａ１が接続されている。マルチプレクサ３１の４つの信
号入力端子０，１，２，３には、順に信号入力端子Ａ
１，Ａ０，Ａ３，Ａ２が接続されている。マルチプレク
サ３２の４つの信号入力端子０，１，２，３には、順に
信号入力端子Ａ２，Ａ１，Ａ０，Ａ３が接続されてい
る。マルチプレクサ３３の４つの入力端子０，１，２，
３には、順に信号入力端子Ａ３，Ａ２，Ａ１，Ａ０が接
続されている。各マルチプレクサ３０〜３３のセット端
子には、優先リングシフトレジスタ７より出力される２
ビットの選択信号ＳＥＬ［１：０］が入力され、当該選
択信号ＳＥＬの値と同じ入力端子に入力される信号を出
力端子Ｂ０〜Ｂ３に出力する。
ある。マルチプレクサ３０の４つの信号入力端子０，
１，２，３には、順に信号入力端子Ａ０，Ａ３，Ａ２，
Ａ１が接続されている。マルチプレクサ３１の４つの信
号入力端子０，１，２，３には、順に信号入力端子Ａ
１，Ａ０，Ａ３，Ａ２が接続されている。マルチプレク
サ３２の４つの信号入力端子０，１，２，３には、順に
信号入力端子Ａ２，Ａ１，Ａ０，Ａ３が接続されてい
る。マルチプレクサ３３の４つの入力端子０，１，２，
３には、順に信号入力端子Ａ３，Ａ２，Ａ１，Ａ０が接
続されている。各マルチプレクサ３０〜３３のセット端
子には、優先リングシフトレジスタ７より出力される２
ビットの選択信号ＳＥＬ［１：０］が入力され、当該選
択信号ＳＥＬの値と同じ入力端子に入力される信号を出
力端子Ｂ０〜Ｂ３に出力する。
【００３４】上記構成の４to４選択器６において、選択
信号ＳＥＬ［１：０］＝”００”が入力された場合、端
子Ｂ０と端子Ａ０，端子Ｂ１と端子Ａ１，端子Ｂ２と端
子Ａ２，端子Ｂ３と端子Ａ３とを対応付ける。以下同様
に、選択信号ＳＥＬ［１：０］＝”０１”が入力された
場合、端子Ｂ０と端子Ａ３，端子Ｂ１と端子Ａ０，端子
Ｂ２と端子Ａ１，端子Ｂ３と端子Ａ２とを対応付ける。
選択信号ＳＥＬ［１：０］＝”１０”が入力された場
合、端子Ｂ０と端子Ａ２，端子Ｂ１と端子Ａ３，端子Ｂ
２と端子Ａ０，端子Ｂ３と端子Ａ１とを対応付ける。選
択信号ＳＥＬ［１：０］＝”１１”が入力された場合、
端子Ｂ０と端子Ａ１，端子Ｂ１と端子Ａ２，端子Ｂ２と
端子Ａ３，端子Ｂ３と端子Ａ０とを対応付ける。
信号ＳＥＬ［１：０］＝”００”が入力された場合、端
子Ｂ０と端子Ａ０，端子Ｂ１と端子Ａ１，端子Ｂ２と端
子Ａ２，端子Ｂ３と端子Ａ３とを対応付ける。以下同様
に、選択信号ＳＥＬ［１：０］＝”０１”が入力された
場合、端子Ｂ０と端子Ａ３，端子Ｂ１と端子Ａ０，端子
Ｂ２と端子Ａ１，端子Ｂ３と端子Ａ２とを対応付ける。
選択信号ＳＥＬ［１：０］＝”１０”が入力された場
合、端子Ｂ０と端子Ａ２，端子Ｂ１と端子Ａ３，端子Ｂ
２と端子Ａ０，端子Ｂ３と端子Ａ１とを対応付ける。選
択信号ＳＥＬ［１：０］＝”１１”が入力された場合、
端子Ｂ０と端子Ａ１，端子Ｂ１と端子Ａ２，端子Ｂ２と
端子Ａ３，端子Ｂ３と端子Ａ０とを対応付ける。
【００３５】当該４to４選択器６の働きにより、設定さ
れた優先順位によらず常に、ＤＭＡ”Ａ”についてのＧ
ＮＴＡ＃が端子Ｂ０から出力され、ＤＭＡ”Ｂ”につい
てのＧＮＴＢ＃が端子Ｂ１から出力され、ＤＭＡ”Ｃ”
についてのＧＮＴＣ＃が端子Ｂ２から出力され、ＤＭ
Ａ”Ｄ”についてのＧＮＴＤ＃が端子Ｂ３から出力され
る。
れた優先順位によらず常に、ＤＭＡ”Ａ”についてのＧ
ＮＴＡ＃が端子Ｂ０から出力され、ＤＭＡ”Ｂ”につい
てのＧＮＴＢ＃が端子Ｂ１から出力され、ＤＭＡ”Ｃ”
についてのＧＮＴＣ＃が端子Ｂ２から出力され、ＤＭ
Ａ”Ｄ”についてのＧＮＴＤ＃が端子Ｂ３から出力され
る。
【００３６】(2-2-6)優先リングシフトレジスタ 優先リングシフトレジスタ７は、１６個のレジスタの各
々に２ビットの選択信号ＳＥＬ［１：０］を格納してお
り、タイミング生成器２から出力されるアクティブ状
態、即ち”Ｈ”の更新タイミング信号ＧＴＩＭの入力に
同期して、上記１６個のレジスタから予定の順序で選択
信号ＳＥＬ［１：０］を出力する。
々に２ビットの選択信号ＳＥＬ［１：０］を格納してお
り、タイミング生成器２から出力されるアクティブ状
態、即ち”Ｈ”の更新タイミング信号ＧＴＩＭの入力に
同期して、上記１６個のレジスタから予定の順序で選択
信号ＳＥＬ［１：０］を出力する。
【００３７】図５は、優先リングシフトレジスタ７の構
成を示す図である。データの書き換え可能な１６個の２
ビットレジスタ４０ａ〜４０ｐには、それぞれ選択信号
ＳＥＬ［１：０］が格納されている。２ビットレジスタ
４０ａ〜４０ｐは、格納している２ビットの選択信号Ｓ
ＥＬ［１：０］を、次段のマルチプレクサ４１の対応す
る信号入力端子０〜１５に出力する。マルチプレクサ４
１は、合計１６個の信号入力端子０〜１５の内、４ビッ
トの選択信号ＳＥＬ［３：０］により指定される値（Ｓ
ＥＬ［３：０］の値を１０進数に直した値）の信号入力
端子に入力されている選択信号ＳＥＬ［１：０］を出力
する。
成を示す図である。データの書き換え可能な１６個の２
ビットレジスタ４０ａ〜４０ｐには、それぞれ選択信号
ＳＥＬ［１：０］が格納されている。２ビットレジスタ
４０ａ〜４０ｐは、格納している２ビットの選択信号Ｓ
ＥＬ［１：０］を、次段のマルチプレクサ４１の対応す
る信号入力端子０〜１５に出力する。マルチプレクサ４
１は、合計１６個の信号入力端子０〜１５の内、４ビッ
トの選択信号ＳＥＬ［３：０］により指定される値（Ｓ
ＥＬ［３：０］の値を１０進数に直した値）の信号入力
端子に入力されている選択信号ＳＥＬ［１：０］を出力
する。
【００３８】４ビットカウンタ４４は、アクティブ状
態、即ち”Ｈ”の変更タイミング信号ＧＴＩＭの入力に
応じてカウントアップを行い、４ビットのカウント値を
４ビット選択信号ＳＥＬ［３：０］として上記マルチプ
レクサ４１に出力する。４ビットカウンタ４４のカウン
ト値は、４ビットコンパレータ４３にも入力される。４
ビットコンパレータ４３の残りの信号入力端子には４ビ
ットレジスタ４２に格納されている４ビットデータが入
力される。４ビットコンパレータ４３は、４ビットカウ
ンタ４４より出力されるカウント値が４ビットレジスタ
４２に格納されている４ビットデータと同じになると４
ビットカウンタ４４のリセット端子に対してリセット信
号を出力する。このように、４ビットレジスタ４２，４
ビットコンパレータ４３、及び、４ビットカウンタ４４
の働きにより、マルチプレクサ４１の選択信号入力端子
には、４ビットレジスタ４２に設定された値までのカウ
ント値が繰り返し入力されることになる。即ち、マルチ
プレクサ４１からは、変更タイミング信号ＧＴＩＭが入
力される毎に信号入力端子０から、４ビットレジスタ４
２に設定された値（ＳＥＬ［３：０］の値を１０進数に
直した値）の信号入力端子に入力される２ビットの選択
信号ＳＥＬ［１：０］が順に繰り返し出力される。
態、即ち”Ｈ”の変更タイミング信号ＧＴＩＭの入力に
応じてカウントアップを行い、４ビットのカウント値を
４ビット選択信号ＳＥＬ［３：０］として上記マルチプ
レクサ４１に出力する。４ビットカウンタ４４のカウン
ト値は、４ビットコンパレータ４３にも入力される。４
ビットコンパレータ４３の残りの信号入力端子には４ビ
ットレジスタ４２に格納されている４ビットデータが入
力される。４ビットコンパレータ４３は、４ビットカウ
ンタ４４より出力されるカウント値が４ビットレジスタ
４２に格納されている４ビットデータと同じになると４
ビットカウンタ４４のリセット端子に対してリセット信
号を出力する。このように、４ビットレジスタ４２，４
ビットコンパレータ４３、及び、４ビットカウンタ４４
の働きにより、マルチプレクサ４１の選択信号入力端子
には、４ビットレジスタ４２に設定された値までのカウ
ント値が繰り返し入力されることになる。即ち、マルチ
プレクサ４１からは、変更タイミング信号ＧＴＩＭが入
力される毎に信号入力端子０から、４ビットレジスタ４
２に設定された値（ＳＥＬ［３：０］の値を１０進数に
直した値）の信号入力端子に入力される２ビットの選択
信号ＳＥＬ［１：０］が順に繰り返し出力される。
【００３９】なお、上記１６個の２ビットレジスタ４０
ａ〜４０ｐ、及び、４ビットレジスタ４２に格納するレ
ジスタデータの値は、データバス４８を介して接続され
る，図示しない外部制御装置、又は、外部スイッチ（例
えば、４ビット分のディップスイッチ）により任意に設
定変更することができる。
ａ〜４０ｐ、及び、４ビットレジスタ４２に格納するレ
ジスタデータの値は、データバス４８を介して接続され
る，図示しない外部制御装置、又は、外部スイッチ（例
えば、４ビット分のディップスイッチ）により任意に設
定変更することができる。
【００４０】図６は、１６個の２ビットレジスタ４０
ａ，４０ｂ，４０ｃ，…，４０ｏ，４０ｐに格納され、
マルチプレクサ４１の信号入力端子０〜１５の各々に入
力する各２ビットの選択信号ＳＥＬ［１：０］、及び、
４ビットレジスタ４２に格納する４ビットデータの一例
を示す図である。なお、２ビットレジスタに格納するデ
ータの内、”ＸＸ”で表す箇所は使用しないため、任意
の値で良いことを意味する。本例では、４ビットレジス
タ４２に”１１０１”＝９を設定しているため、優先リ
ングシフトレジスタ７は、変更タイミング信号ＧＴＩＭ
のアクティブ、即ち”Ｈ”への切り換りに同期して、ビ
ットレジスタ４０ａ〜４０ｊからマルチプレクサ４１の
信号入力端子０〜９に入力される選択信号ＳＥＬ［１：
０］を順に繰り返し出力する。
ａ，４０ｂ，４０ｃ，…，４０ｏ，４０ｐに格納され、
マルチプレクサ４１の信号入力端子０〜１５の各々に入
力する各２ビットの選択信号ＳＥＬ［１：０］、及び、
４ビットレジスタ４２に格納する４ビットデータの一例
を示す図である。なお、２ビットレジスタに格納するデ
ータの内、”ＸＸ”で表す箇所は使用しないため、任意
の値で良いことを意味する。本例では、４ビットレジス
タ４２に”１１０１”＝９を設定しているため、優先リ
ングシフトレジスタ７は、変更タイミング信号ＧＴＩＭ
のアクティブ、即ち”Ｈ”への切り換りに同期して、ビ
ットレジスタ４０ａ〜４０ｊからマルチプレクサ４１の
信号入力端子０〜９に入力される選択信号ＳＥＬ［１：
０］を順に繰り返し出力する。
【００４１】(2-3)調停動作の説明 図７は、上記構成、及び、図６に示したレジスタ設定時
における４つのＤＡＭ”Ａ”，”Ｂ”，”Ｃ”，”Ｄ”
のバス使用権の調停処理に伴う、ＲＥＱＡ＃〜ＲＥＱＤ
＃，ＧＮＴＡ＃〜ＧＮＴＤ＃、変更タイミング信号ＧＴ
ＩＭ、及び、選択される優先順位の内容を示すタイムチ
ャートである。以下、本タイムチャートに基づいて、調
停装置１において実行する調停動作の詳細について説明
する。
における４つのＤＡＭ”Ａ”，”Ｂ”，”Ｃ”，”Ｄ”
のバス使用権の調停処理に伴う、ＲＥＱＡ＃〜ＲＥＱＤ
＃，ＧＮＴＡ＃〜ＧＮＴＤ＃、変更タイミング信号ＧＴ
ＩＭ、及び、選択される優先順位の内容を示すタイムチ
ャートである。以下、本タイムチャートに基づいて、調
停装置１において実行する調停動作の詳細について説明
する。
【００４２】まず、タイミングＴ０で全てのバス使用要
求がアクティブになると、更新タイミング信号ＧＴＩＭ
がアクティブ状態、即ち”Ｈ”になる。なお、この時、
優先リングシフトレジスタ７は、マルチプレクサ４１の
信号入力端子０に入力される２ビットレジスタ４０ａに
格納されている“００”を出力しており、バスの使用権
の優先順位をＡ＞Ｂ＞Ｃ＞Ｄに設定している。
求がアクティブになると、更新タイミング信号ＧＴＩＭ
がアクティブ状態、即ち”Ｈ”になる。なお、この時、
優先リングシフトレジスタ７は、マルチプレクサ４１の
信号入力端子０に入力される２ビットレジスタ４０ａに
格納されている“００”を出力しており、バスの使用権
の優先順位をＡ＞Ｂ＞Ｃ＞Ｄに設定している。
【００４３】まず、最も優先順位の高いＤＭＡ”Ａ”の
バス使用許可信号ＧＮＴＡ＃がタイミングＴ１でアクテ
ィブ状態、即ち”Ｌ”になる。また、”Ｈ”の変更タイ
ミング信号ＧＴＩＭの入力に応じて、４ビットカウンタ
ーがインクリメントされ“１”となり、２ビットレジス
タ４０ｂの値“０１”が選択され、バスの使用権の優先
順位はＢ＞Ｃ＞Ｄ＞Ａに変更される。
バス使用許可信号ＧＮＴＡ＃がタイミングＴ１でアクテ
ィブ状態、即ち”Ｌ”になる。また、”Ｈ”の変更タイ
ミング信号ＧＴＩＭの入力に応じて、４ビットカウンタ
ーがインクリメントされ“１”となり、２ビットレジス
タ４０ｂの値“０１”が選択され、バスの使用権の優先
順位はＢ＞Ｃ＞Ｄ＞Ａに変更される。
【００４４】次のタイミングＴ３でＤＭＡ”Ａ”による
バスの使用が完了し、ＲＥＱＡ＃が非アクティブ状態、
即ち”Ｈ”になる。これにより再び変更タイミング信号
ＧＴＩＭがアクティブ状態、即ち”Ｈ”になり、最も優
先順位の高いＤＭＡ”Ｂ”のバス使用許可信号ＧＮＴＢ
＃がタイミングＴ４でアクティブ状態、即ち”Ｌ”にな
る。また、この時、４ビットカウンターがインクリメン
トされ“２”となり、２ビットレジスタ４０ｃの値”１
０”が選択され、優先順位はＣ＞Ｄ＞Ａ＞Ｂになる。以
降同様の動作を繰り返す。
バスの使用が完了し、ＲＥＱＡ＃が非アクティブ状態、
即ち”Ｈ”になる。これにより再び変更タイミング信号
ＧＴＩＭがアクティブ状態、即ち”Ｈ”になり、最も優
先順位の高いＤＭＡ”Ｂ”のバス使用許可信号ＧＮＴＢ
＃がタイミングＴ４でアクティブ状態、即ち”Ｌ”にな
る。また、この時、４ビットカウンターがインクリメン
トされ“２”となり、２ビットレジスタ４０ｃの値”１
０”が選択され、優先順位はＣ＞Ｄ＞Ａ＞Ｂになる。以
降同様の動作を繰り返す。
【００４５】図７のタイミングチャートには示されてい
ないタイミングだが、図５の１０段目の２ビットレジス
タ４０ｊが選択されている時、つまり４ビットカウンタ
ーの値が“１００１”である時に変更タイミング信号Ｇ
ＴＩＭがアクティブ状態、即ち”Ｈ”になると、４ビッ
トレジスタ４２と４ビットカウンター４４の値が一致し
ているため４ビットコンパレータ４３から４ビットカウ
ンタ４４のリセット端子に対してリセット信号が出力さ
れる。これにより、４ビットカウンター４４の値は“０
０００”に戻され、次のサイクルで再び２ビットレジス
タ４０ａの値を選択することになる。
ないタイミングだが、図５の１０段目の２ビットレジス
タ４０ｊが選択されている時、つまり４ビットカウンタ
ーの値が“１００１”である時に変更タイミング信号Ｇ
ＴＩＭがアクティブ状態、即ち”Ｈ”になると、４ビッ
トレジスタ４２と４ビットカウンター４４の値が一致し
ているため４ビットコンパレータ４３から４ビットカウ
ンタ４４のリセット端子に対してリセット信号が出力さ
れる。これにより、４ビットカウンター４４の値は“０
０００”に戻され、次のサイクルで再び２ビットレジス
タ４０ａの値を選択することになる。
【００４６】（３）実施の形態２ 図８は、実施の形態２に係る調停装置１’の構成を示す
図である。上記実施の形態１に係る調停装置１と同じ構
成物には同じ参照番号を付して重複した説明は省く。
図である。上記実施の形態１に係る調停装置１と同じ構
成物には同じ参照番号を付して重複した説明は省く。
【００４７】実施の形態２に係る調停装置１’は、実施
の形態１に係る調停装置１の優先リングシフトレジスタ
７の代わりに、当該レジスタ７からカウント値を繰り返
し設定する機能を除いた，より簡単な構成の１６×２ビ
ットリングシフトレジスタ５０を備えたものである。当
該構成を採用することで、構成の簡略化、及び、コスト
ダウンを図ることができる。
の形態１に係る調停装置１の優先リングシフトレジスタ
７の代わりに、当該レジスタ７からカウント値を繰り返
し設定する機能を除いた，より簡単な構成の１６×２ビ
ットリングシフトレジスタ５０を備えたものである。当
該構成を採用することで、構成の簡略化、及び、コスト
ダウンを図ることができる。
【００４８】次に示す図９は、１６×２ビットリングシ
フトレジスタ５０の構成を示す図である。図示するよう
に１６×２ビットリングシフトレジスタ５０は、例え
ば、環状に接続されている１６個のシフトレジスタ５１
ａ〜５１ｐに格納されている各２ビットデータを、変更
タイミング信号ＧＴＩＭがアクティブ状態、即ち”Ｈ”
となる度に順にシフトしながら、シフトレジスタ５０ａ
に格納されている２ビットデータを選択信号ＳＥＬ
［１：０］として出力する構成を採用する。
フトレジスタ５０の構成を示す図である。図示するよう
に１６×２ビットリングシフトレジスタ５０は、例え
ば、環状に接続されている１６個のシフトレジスタ５１
ａ〜５１ｐに格納されている各２ビットデータを、変更
タイミング信号ＧＴＩＭがアクティブ状態、即ち”Ｈ”
となる度に順にシフトしながら、シフトレジスタ５０ａ
に格納されている２ビットデータを選択信号ＳＥＬ
［１：０］として出力する構成を採用する。
【００４９】２ビットシフトレジスタ５１ａ〜５１ｐに
は、初期設定時において、例えば図１０に示すような各
２ビットの選択信号ＳＥＬ［１：０］が順に格納され
る。シフトレジスタ５１ａ〜５１ｏの信号入力端子は、
それぞれ前段のシフトレジスタ５１ｂ〜５１ｐの信号出
力端子に接続されている。シフトレジスタ５１ａの出力
端子は、選択信号ＥＬ［１：０］の出力端子として、図
示しない４to４選択器３、及び、４to４選択器６の選択
信号入力端子に接続される他、シフトレジスタ５１ｐの
信号入力端子に接続されている。
は、初期設定時において、例えば図１０に示すような各
２ビットの選択信号ＳＥＬ［１：０］が順に格納され
る。シフトレジスタ５１ａ〜５１ｏの信号入力端子は、
それぞれ前段のシフトレジスタ５１ｂ〜５１ｐの信号出
力端子に接続されている。シフトレジスタ５１ａの出力
端子は、選択信号ＥＬ［１：０］の出力端子として、図
示しない４to４選択器３、及び、４to４選択器６の選択
信号入力端子に接続される他、シフトレジスタ５１ｐの
信号入力端子に接続されている。
【００５０】変更タイミング信号ＧＴＩＭ及びクロック
信号ＣＬＫの論理積がＡＮＤ素子５２により求められ、
変更タイミング信号ＧＴＩＭ及びクロック信号ＣＬＫが
共に”Ｈ”になった時に、各シフトレジスタのクロック
信号入力端子に”Ｈ”の信号が入力され、シフトレジス
タ５１ａに格納されている２ビットデータが選択信号Ｓ
ＥＬ［１：０］として出力されると共に、各シフトレジ
スタ５１ａ〜５１ｐに格納されている２ビットデータが
シフトされる。
信号ＣＬＫの論理積がＡＮＤ素子５２により求められ、
変更タイミング信号ＧＴＩＭ及びクロック信号ＣＬＫが
共に”Ｈ”になった時に、各シフトレジスタのクロック
信号入力端子に”Ｈ”の信号が入力され、シフトレジス
タ５１ａに格納されている２ビットデータが選択信号Ｓ
ＥＬ［１：０］として出力されると共に、各シフトレジ
スタ５１ａ〜５１ｐに格納されている２ビットデータが
シフトされる。
【００５１】なお、各シフトレジスタ５１ａ〜５１ｐに
格納する２ビットデータは、バス５８を介して接続され
る図示しない外部制御装置、又は、外部スイッチにより
任意に設定変更することができる。
格納する２ビットデータは、バス５８を介して接続され
る図示しない外部制御装置、又は、外部スイッチにより
任意に設定変更することができる。
【００５２】上記構成の１６×２ビットリングシフトレ
ジスタ５０を採用した調停装置１’における４つのＤＭ
Ａ”Ａ”，”Ｂ”，”Ｃ”，”Ｄ”のバス使用権の調停
に伴う、ＲＥＱＡ＃〜ＲＥＱＤ＃，ＧＮＴＡ＃〜ＧＮＴ
Ｄ＃、変更タイミング信号ＧＴＩＭ、及び、選択される
優先順位の内容を示すタイムチャートは、優先順位の設
定が変更タイミングＧＴＩＭが１６回アクティブ状態、
即ち”Ｈ”になる毎に繰り返される点を除けば、上述し
た実施の形態１に係る調停装置１のものと同じであるた
め、ここでの説明は省く。
ジスタ５０を採用した調停装置１’における４つのＤＭ
Ａ”Ａ”，”Ｂ”，”Ｃ”，”Ｄ”のバス使用権の調停
に伴う、ＲＥＱＡ＃〜ＲＥＱＤ＃，ＧＮＴＡ＃〜ＧＮＴ
Ｄ＃、変更タイミング信号ＧＴＩＭ、及び、選択される
優先順位の内容を示すタイムチャートは、優先順位の設
定が変更タイミングＧＴＩＭが１６回アクティブ状態、
即ち”Ｈ”になる毎に繰り返される点を除けば、上述し
た実施の形態１に係る調停装置１のものと同じであるた
め、ここでの説明は省く。
【００５３】（４）実施の形態３ 図１１は、実施の形態３に係る調停装置１”の構成を示
す図である。実施の形態３に係る調停装置１”は、上記
実施の形態２に係る調停装置１’の１６×２ビットリン
グシフトレジスタ５０の代わりに、当該レジスタ５０
に、選択した優先順位において最優先とされるＤＭＡに
使用許諾がされた後のアクティブ状態、即ち”Ｈ”の変
更タイミング信号ＧＴＩＭの入力に応じて、優先順位の
設定の更新を行う機能を追加した１６×３ビットリング
シフトレジスタ６０を備えることを特徴とする。
す図である。実施の形態３に係る調停装置１”は、上記
実施の形態２に係る調停装置１’の１６×２ビットリン
グシフトレジスタ５０の代わりに、当該レジスタ５０
に、選択した優先順位において最優先とされるＤＭＡに
使用許諾がされた後のアクティブ状態、即ち”Ｈ”の変
更タイミング信号ＧＴＩＭの入力に応じて、優先順位の
設定の更新を行う機能を追加した１６×３ビットリング
シフトレジスタ６０を備えることを特徴とする。
【００５４】図示するように、１６×３ビットリングシ
フトレジスタ６０は、変更タイミング信号ＧＴＩＭの他
に、４to２プライオリティエンコーダ４より出力される
２ビットのデータの下位ビットＭ０、及び、上位ビット
Ｍ１を制御信号として使用する。
フトレジスタ６０は、変更タイミング信号ＧＴＩＭの他
に、４to２プライオリティエンコーダ４より出力される
２ビットのデータの下位ビットＭ０、及び、上位ビット
Ｍ１を制御信号として使用する。
【００５５】図１２は、１６×３ビットリングシフトレ
ジスタ６０の構成を示す図である。１６個の３ビットシ
フトレジスタ６１ａ〜６１ｐには、初期設定時におい
て、例えば、図１３に示すような各３ビットの選択信号
ＳＥＬ［２：０］が順に格納される。各３ビットデータ
の内、下位２ビットのデータは、上記説明した選択信号
ＳＥＬ［１：０］であり、最上位の３ビット目のデータ
は、動作モード設定用のデータである。
ジスタ６０の構成を示す図である。１６個の３ビットシ
フトレジスタ６１ａ〜６１ｐには、初期設定時におい
て、例えば、図１３に示すような各３ビットの選択信号
ＳＥＬ［２：０］が順に格納される。各３ビットデータ
の内、下位２ビットのデータは、上記説明した選択信号
ＳＥＬ［１：０］であり、最上位の３ビット目のデータ
は、動作モード設定用のデータである。
【００５６】選択信号ＳＥＬ［２：０］の最上位の３ビ
ット目のデータが”１”の場合、更新タイミング信号Ｇ
ＴＩＭがアクティブになる毎に、優先順位の変更を行う
（以下、当該動作モードを第１モードという。）。
ット目のデータが”１”の場合、更新タイミング信号Ｇ
ＴＩＭがアクティブになる毎に、優先順位の変更を行う
（以下、当該動作モードを第１モードという。）。
【００５７】また、選択信号ＳＥＬ［２：０］の最上位
の３ビット目のデータが”０”に設定されている場合、
現時点で最優先に設定されているＤＭＡから使用要求が
され、当該ＤＭＡに対してバスの使用許可を与えられる
のを待ち、次に更新タイミング信号ＧＴＩＭがアクティ
ブになった場合に優先順位の更新を行う（以下、当該動
作モードを第２モードという。）。
の３ビット目のデータが”０”に設定されている場合、
現時点で最優先に設定されているＤＭＡから使用要求が
され、当該ＤＭＡに対してバスの使用許可を与えられる
のを待ち、次に更新タイミング信号ＧＴＩＭがアクティ
ブになった場合に優先順位の更新を行う（以下、当該動
作モードを第２モードという。）。
【００５８】シフトレジスタ６１ａ〜６１ｏの信号入力
端子は、それぞれ前段のシフトレジスタ６１ｂ〜６１ｐ
の信号出力端子に接続されている。シフトレジスタ６１
ａの信号出力端子は、シフトレジスタ６１ｐの信号入力
端子に接続されている。
端子は、それぞれ前段のシフトレジスタ６１ｂ〜６１ｐ
の信号出力端子に接続されている。シフトレジスタ６１
ａの信号出力端子は、シフトレジスタ６１ｐの信号入力
端子に接続されている。
【００５９】また、シフトレジスタ６１ａより出力され
る３ビットの選択信号ＳＥＬ［２：０］の内、下位２ビ
ットで構成されるデータは、選択信号ＳＥＬ［１：０］
として図示しない４to４選択器３、及び、４to４選択器
６に出力され、３ビット目のデータは、選択信号ＳＥＬ
［２］として、ＮＯＲ素子６２、及び、ＯＲ素子６３の
信号入力端子に出力される。
る３ビットの選択信号ＳＥＬ［２：０］の内、下位２ビ
ットで構成されるデータは、選択信号ＳＥＬ［１：０］
として図示しない４to４選択器３、及び、４to４選択器
６に出力され、３ビット目のデータは、選択信号ＳＥＬ
［２］として、ＮＯＲ素子６２、及び、ＯＲ素子６３の
信号入力端子に出力される。
【００６０】ＮＯＲ素子６２、及び、ＯＲ素子６３で構
成される回路は、シフトレジスタ６１ａより出力される
３ビットデータの３ビット目のデータＳＥＬ［２］の値
が”１”の場合、即ち第１モードが設定されている場合
には、更新タイミング信号ＧＴＩＭのアクティブ（”
Ｈ”）状態への切り換りに同期して各シフトレジスタ６
１ａ〜６１ｐに格納するデータをシフトさせ、次の選択
信号ＳＥＬ［２：０］を出力させる。
成される回路は、シフトレジスタ６１ａより出力される
３ビットデータの３ビット目のデータＳＥＬ［２］の値
が”１”の場合、即ち第１モードが設定されている場合
には、更新タイミング信号ＧＴＩＭのアクティブ（”
Ｈ”）状態への切り換りに同期して各シフトレジスタ６
１ａ〜６１ｐに格納するデータをシフトさせ、次の選択
信号ＳＥＬ［２：０］を出力させる。
【００６１】しかし、３ビットデータの３ビット目のデ
ータＳＥＬ［２］の値が”０”の場合、即ち第２モード
が設定されている場合には、４to２プライオリティエン
コーダ４から出力される１ビットデータＭ０，Ｍ１の両
方が”０”の場合、即ち、現時点で最優先のＤＭＡがバ
スの使用を要求するのを待ち、当該最優先のＤＭＡに対
してバスの使用権を与えた後に、更新タイミング信号Ｇ
ＴＩＭのアクティブ（”Ｈ”）への切り換りに同期して
シフトレジスタ６１ａ〜６１ｐに格納するデータをシフ
トさせ、次の選択信号ＳＥＬ［２：０］を出力させる。
ータＳＥＬ［２］の値が”０”の場合、即ち第２モード
が設定されている場合には、４to２プライオリティエン
コーダ４から出力される１ビットデータＭ０，Ｍ１の両
方が”０”の場合、即ち、現時点で最優先のＤＭＡがバ
スの使用を要求するのを待ち、当該最優先のＤＭＡに対
してバスの使用権を与えた後に、更新タイミング信号Ｇ
ＴＩＭのアクティブ（”Ｈ”）への切り換りに同期して
シフトレジスタ６１ａ〜６１ｐに格納するデータをシフ
トさせ、次の選択信号ＳＥＬ［２：０］を出力させる。
【００６２】上記構成の調停回路１”では、競合時に、
その優先順位の組合せの中で最優先とされているＤＭＡ
によってバスが使用されるのを待ってから、次の優先順
位の組に切り換える第２モードを選択的に設定すること
ができる。当該構成を採用することで、より柔軟で確実
なバスの使用権の設定を可能にすることができる。
その優先順位の組合せの中で最優先とされているＤＭＡ
によってバスが使用されるのを待ってから、次の優先順
位の組に切り換える第２モードを選択的に設定すること
ができる。当該構成を採用することで、より柔軟で確実
なバスの使用権の設定を可能にすることができる。
【００６３】なお、実施の形態１に係る調停装置１に
も、ＮＯＲ素子６２、ＯＲ素子６３及びＡＮＤ素子６４
よりなる回路を、実施の形態１に係る調停装置１の優先
リングシフトレジスタ７が備える４ビットカウンタ４４
（図５を参照）のイネーブル端子の前に設けるだけで、
選択した優先順位において最優先とされるＤＭＡに使用
許諾がされた後のアクティブ状態の変更タイミング信号
ＧＴＩＭの入力に応じて、優先順位の設定の更新を行う
機能を追加することができる。
も、ＮＯＲ素子６２、ＯＲ素子６３及びＡＮＤ素子６４
よりなる回路を、実施の形態１に係る調停装置１の優先
リングシフトレジスタ７が備える４ビットカウンタ４４
（図５を参照）のイネーブル端子の前に設けるだけで、
選択した優先順位において最優先とされるＤＭＡに使用
許諾がされた後のアクティブ状態の変更タイミング信号
ＧＴＩＭの入力に応じて、優先順位の設定の更新を行う
機能を追加することができる。
【００６４】
【発明の効果】本発明の第１の調停装置では、記憶装置
に、例えば、設計段階でアクセスが頻繁に行われること
が解っているものが最優先となるような優先順位の組合
せを数多く記憶しておくことができる。これにより、均
等に各要求を認証するだけでなく、使用者の所望するｎ
番目の要求（但し、０＜ｎ＜Ｎ）に優先的に承認するこ
とができる。
に、例えば、設計段階でアクセスが頻繁に行われること
が解っているものが最優先となるような優先順位の組合
せを数多く記憶しておくことができる。これにより、均
等に各要求を認証するだけでなく、使用者の所望するｎ
番目の要求（但し、０＜ｎ＜Ｎ）に優先的に承認するこ
とができる。
【００６５】本発明の第２の調停装置は、記憶装置に、
例えば、Ｎ個の要求の各々が最優先となる選択信号を用
意するだけでなく、設計段階でアクセスが頻繁に行われ
ることが解っているものが最優先となるような優先順位
の組合せを数多く記憶しておくことができる。これによ
り、より柔軟に使用者の所望するｎ番目の要求（但し、
０＜ｎ＜Ｎ））に優先的に承認することができる。
例えば、Ｎ個の要求の各々が最優先となる選択信号を用
意するだけでなく、設計段階でアクセスが頻繁に行われ
ることが解っているものが最優先となるような優先順位
の組合せを数多く記憶しておくことができる。これによ
り、より柔軟に使用者の所望するｎ番目の要求（但し、
０＜ｎ＜Ｎ））に優先的に承認することができる。
【００６６】本発明の第３の調停装置は、記憶装置に記
憶する選択信号の内容を書き換えることができるため、
より柔軟に使用者の所望する要求に優先的に使用権を与
えることができる。
憶する選択信号の内容を書き換えることができるため、
より柔軟に使用者の所望する要求に優先的に使用権を与
えることができる。
【００６７】本発明の第４の調停装置は、記憶装置の各
レジスタに、Ｎ個の要求の各々が最優先となる選択信号
を用意するだけでなく、設計段階でアクセスが頻繁に行
われることが解っているものが最優先となるような優先
順位の組合せを数多く記憶しておくことができる。これ
により、より柔軟に使用者の所望するｎ番目の要求（但
し、０＜ｎ＜Ｎ））を優先的に承認することができる。
レジスタに、Ｎ個の要求の各々が最優先となる選択信号
を用意するだけでなく、設計段階でアクセスが頻繁に行
われることが解っているものが最優先となるような優先
順位の組合せを数多く記憶しておくことができる。これ
により、より柔軟に使用者の所望するｎ番目の要求（但
し、０＜ｎ＜Ｎ））を優先的に承認することができる。
【００６８】本発明の第５の調停装置は、記憶装置の各
レジスタのうち、実際に読み出すレジスタを設定可能で
あるため、より柔軟に使用者の所望するｎ番目の要求
（但し、０＜ｎ＜Ｎ））を優先的に承認することができ
る。
レジスタのうち、実際に読み出すレジスタを設定可能で
あるため、より柔軟に使用者の所望するｎ番目の要求
（但し、０＜ｎ＜Ｎ））を優先的に承認することができ
る。
【００６９】本発明の第６の調停装置は、記憶装置の各
レジスタのうち、実際に読み出すレジスタを指定するカ
ウンタの上限値を設定可能とすることで、より柔軟に使
用者の所望するｎ番目の要求（但し、０＜ｎ＜Ｎ））を
優先的に承認することができる。
レジスタのうち、実際に読み出すレジスタを指定するカ
ウンタの上限値を設定可能とすることで、より柔軟に使
用者の所望するｎ番目の要求（但し、０＜ｎ＜Ｎ））を
優先的に承認することができる。
【００７０】本発明の第７の調停装置は、記憶装置を構
成する各シフトレジスタに記憶する選択信号の内容を書
き換えることができるため、より柔軟に使用者の所望す
る要求を優先的に承認することができる。
成する各シフトレジスタに記憶する選択信号の内容を書
き換えることができるため、より柔軟に使用者の所望す
る要求を優先的に承認することができる。
【００７１】本発明の第８の調停装置は、設定された優
先順位の内、最優先の要求が認められるのを待ってか
ら、優先順位の変更を行う。これにより、各要求に対し
て確実に平等に承認を与えることができる。
先順位の内、最優先の要求が認められるのを待ってか
ら、優先順位の変更を行う。これにより、各要求に対し
て確実に平等に承認を与えることができる。
【００７２】本発明の第９の調停装置は、第１モードの
設定時には、調停の要求毎に優先順位を変更し、第２モ
ードの設定時には、最優先の要求を認められるのを待っ
てから、優先順位の変更を行う。これにより、各要求に
対して確実に平等に承認を与えることができる。
設定時には、調停の要求毎に優先順位を変更し、第２モ
ードの設定時には、最優先の要求を認められるのを待っ
てから、優先順位の変更を行う。これにより、各要求に
対して確実に平等に承認を与えることができる。
【００７３】本発明の第１の調停方法は、記憶装置に複
数の選択信号を記憶しておき、これを調停の要求に応じ
て順に出力することで、優先順位の設定の自由度を高
め、使用者の望む調停結果を生じることができる。
数の選択信号を記憶しておき、これを調停の要求に応じ
て順に出力することで、優先順位の設定の自由度を高
め、使用者の望む調停結果を生じることができる。
【００７４】本発明の第２の調停方法は、設定された優
先順位の内、最優先の要求が認められるのを待ってか
ら、優先順位の変更を行う。これにより、各要求に対し
て確実に平等に承認を与えることができる。
先順位の内、最優先の要求が認められるのを待ってか
ら、優先順位の変更を行う。これにより、各要求に対し
て確実に平等に承認を与えることができる。
【００７５】本発明の第３の調停方法は、第２モードの
設定時には、設定された優先順位の内、最優先の要求が
認められるのを待ってから、優先順位の変更を行う。こ
れにより、各要求に対して確実に平等に承認を与えるこ
とができる。
設定時には、設定された優先順位の内、最優先の要求が
認められるのを待ってから、優先順位の変更を行う。こ
れにより、各要求に対して確実に平等に承認を与えるこ
とができる。
【図１】 実施の形態１に係る調停回路の構成図であ
る。
る。
【図２】 タイミング生成器の構成図である。
【図３】 前段の４to４選択器の構成図である。
【図４】 後段の４to４選択器の構成図である。
【図５】 優先リングシフトレジスタの構成図である。
【図６】 各レジスタに格納するデータの一例を示す図
である。
である。
【図７】 調停装置内に流れる各信号のタイムチャート
である。
である。
【図８】 実施の形態２に係る調停装置の構成図であ
る。
る。
【図９】 優先リングシフトレジスタの構成図である。
【図１０】 各レジスタに格納するデータの一例を示す
図である。
図である。
【図１１】 実施の形態３に係る調停装置の構成図であ
る。
る。
【図１２】 優先リングシフトレジスタの構成図であ
る。
る。
【図１３】 各レジスタに格納するデータの一例を示す
図である。
図である。
１ 調停装置、２ タイミング生成器、３ ４to４プラ
イオリティエンコーダ、５ ２to２デコーダ、６ ４to
４選択器、７ 優先リングシフトレジスタ、５０ １６
×２ビットロングシフトレジスタ、６０ １６×３ビッ
トロングシフトレジスタ。
イオリティエンコーダ、５ ２to２デコーダ、６ ４to
４選択器、７ 優先リングシフトレジスタ、５０ １６
×２ビットロングシフトレジスタ、６０ １６×３ビッ
トロングシフトレジスタ。
Claims (12)
- 【請求項１】 指定された優先順位に従ってＮ個の要求
に対する調停を行う調停装置であって、 Ｎ個の要求に対する優先順位を指定する選択信号を複数
記憶している記憶装置と、 調停の要求に応じて、上記記憶装置から所定の順序で１
の選択信号を出力させる優先順位指定回路と、 記憶装置の出力する選択信号により指定されるＮ個の要
求に対する優先順位に基づいて調停を行う調停回路とで
構成されることを特徴とする調停装置。 - 【請求項２】 請求項１に記載の調停装置であって、 上記記憶装置は、Ｎ個の要求に対する優先順位を指定す
る選択信号をＮ組以上記憶していることを特徴とする調
停装置。 - 【請求項３】 請求項１又は請求項２に記載の調停装置
であって、 上記記憶装置は、各選択信号の書き換えが可能であるこ
とを特徴とする調停装置。 - 【請求項４】 請求項３に記載の調停装置であって、 上記記憶装置は、各選択信号の書き換えが可能な複数の
レジスタと、該複数のレジスタの内、指定されたレジス
タに格納されている選択信号を出力する出力回路で構成
され、 上記優先順位指定回路は、調停が要求される毎に、上記
記憶装置の備える複数のレジスタを順次指定することを
特徴とする調停装置。 - 【請求項５】 請求項１乃至請求項４の何れかに記載の
調停装置であって、 上記優先順位指定回路は、調停の要求に応じて上記記憶
装置に記憶している複数の選択信号の内、順次読み出す
対象とする選択信号を設定可能であることを特徴とする
調停装置。 - 【請求項６】 請求項５に記載の調停装置であって、 上記優先順位指定回路は、調停の要求に応じてカウント
値を上記記憶装置に出力すると共にカウントアップを行
うカウンタと、外部よりカウント値の上限値が設定可能
で、カウンタのカウンタ値が当該上限値に達した時に当
該カウンタのリセットを行う回路とで構成され、 上記記憶装置は、上記優先順位指定回路より出力される
カウント値で特定される選択信号を出力することを特徴
とする調停装置。 - 【請求項７】 請求項３に記載の調停回路であって、 上記記憶装置は、それぞれ選択信号を記憶している、書
き換え可能な複数のシフトレジスタを環状に接続して成
り、上記優先順位指定回路が、調停の要求に応じて出力
する信号に応じてデータのシフトを行うと共に、最終段
のシフトレジスタに記憶するデータを選択信号として出
力することを特徴とする調停装置。 - 【請求項８】 請求項１乃至請求項７の何れかに記載の
調停装置であって、 優先順位指定回路は、調停回路により、最優先の要求が
認められた後の調停の要求に応じて、上記記憶装置から
所定の順序で選択信号を出力させることを特徴とする調
停装置。 - 【請求項９】 請求項１乃至請求項７の何れかに記載の
調停装置であって、 上記記憶装置は、各選択信号に、各調停の要求に応じて
優先順位の変更を行う第１モード、又は、設定されてい
る最優先の要求が認められた後の調停の要求に応じて優
先順位の変更を行う第２モードを設定するモード設定信
号を有しており、 調停の要求時に、記憶装置より選択信号と共に出力され
るモード設定信号が第１モードを選択している場合に
は、当該調停の要求を上記優先順位指定回路に伝え、第
２モードが選択されている場合には、上記調停回路によ
り最優先の要求が認められるまで、当該調停の要求を上
記優先順位指定回路に伝えないゲート回路を備えること
を特徴とする調停装置。 - 【請求項１０】 設定された優先順位に従いＮ個の要求
に対する調停を行う調停方法であって、 Ｎ個の要求に対する優先順位を指定する選択信号を記憶
装置に複数用意し、 調停の要求に応じて、上記記憶装置から所定の順序で選
択信号を読み出し、 上記読み出した選択信号により指定されるＮ個のバス使
用要求に対する優先順位に基づいて調停を行うことを特
徴とする調停方法。 - 【請求項１１】 請求項１０に記載の調停方法であっ
て、 最優先の要求が認められた後の調停の要求のみに応じ
て、上記記憶装置から所定の順序で選択信号を読み出す
ことを特徴とする調停方法。 - 【請求項１２】 請求項１０に記載の調停方法であっ
て、 優先順位の更新と共に第１又は第２のモード設定を行
い、 第１モードが設定されている場合には、調停の要求に応
じて優先順位の変更を行い、第２モードが設定されてい
る場合には、最優先の要求が認められた後の調停の要求
に応じて優先順位の更新を行うことを特徴とする調停方
法。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001035257A JP2002236658A (ja) | 2001-02-13 | 2001-02-13 | 調停装置 |
| US10/067,481 US7093045B2 (en) | 2001-02-13 | 2002-02-05 | Method and apparatus for bus arbitration capable of effectively altering a priority order |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2001035257A JP2002236658A (ja) | 2001-02-13 | 2001-02-13 | 調停装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP2002236658A true JP2002236658A (ja) | 2002-08-23 |
Family
ID=18898731
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2001035257A Pending JP2002236658A (ja) | 2001-02-13 | 2001-02-13 | 調停装置 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US7093045B2 (ja) |
| JP (1) | JP2002236658A (ja) |
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