JPH0488723A - Ａ／ｄ変換装置 - Google Patents
Ａ／ｄ変換装置Info
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- JPH0488723A JPH0488723A JP2203315A JP20331590A JPH0488723A JP H0488723 A JPH0488723 A JP H0488723A JP 2203315 A JP2203315 A JP 2203315A JP 20331590 A JP20331590 A JP 20331590A JP H0488723 A JPH0488723 A JP H0488723A
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- 238000006243 chemical reaction Methods 0.000 claims abstract description 85
- 230000001174 ascending effect Effects 0.000 abstract description 4
- 238000010586 diagram Methods 0.000 description 12
- 230000000694 effects Effects 0.000 description 2
- 230000001934 delay Effects 0.000 description 1
- 230000002093 peripheral effect Effects 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
- H03M1/00—Analogue/digital conversion; Digital/analogue conversion
- H03M1/004—Reconfigurable analogue/digital or digital/analogue converters
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F3/00—Input arrangements for transferring data to be processed into a form capable of being handled by the computer; Output arrangements for transferring data from processing unit to output unit, e.g. interface arrangements
- G06F3/05—Digital input using the sampling of an analogue quantity at regular intervals of time, input from a/d converter or output to d/a converter
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
- H03M1/00—Analogue/digital conversion; Digital/analogue conversion
- H03M1/12—Analogue/digital converters
- H03M1/1205—Multiplexed conversion systems
- H03M1/122—Shared using a single converter or a part thereof for multiple channels, e.g. a residue amplifier for multiple stages
- H03M1/1225—Shared using a single converter or a part thereof for multiple channels, e.g. a residue amplifier for multiple stages using time-division multiplexing
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- General Physics & Mathematics (AREA)
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［産業上の利用分野コ
本発明は、アナログ入力信号をディジタル値に変換する
Ａ／Ｄ変換装置に関し、特にマイクロコンピュータに内
蔵されるＡ／Ｄ変換装置に関する。
Ａ／Ｄ変換装置に関し、特にマイクロコンピュータに内
蔵されるＡ／Ｄ変換装置に関する。
［従来の技術］
近年、マイクロコンビ二一夕は、ＬＳＩ技術の進歩によ
り高集積化が進み、各種の周辺ノ１−ドウエアをワンチ
ップに搭載するようになってきた。
り高集積化が進み、各種の周辺ノ１−ドウエアをワンチ
ップに搭載するようになってきた。
なかでも、Ａ／Ｄ変換器は、自動車制御やＡＣサーボ制
御などの分野には不可欠なもので、Ａ／Ｄ変換器内蔵マ
イクロコンピュータの需要は、非常に高くなっている。
御などの分野には不可欠なもので、Ａ／Ｄ変換器内蔵マ
イクロコンピュータの需要は、非常に高くなっている。
ところで、従来のＡ／Ｄ変換装置内蔵のマイクロコンピ
ュータは、複数のアナログ信号入力端子を有しており、
複数のアナログ信号入力端子を順次Ａ／Ｄ変換して行く
スキャン動作を行うことが一般的である。ここでアナロ
グ入力端子がＡ Ｎ 。
ュータは、複数のアナログ信号入力端子を有しており、
複数のアナログ信号入力端子を順次Ａ／Ｄ変換して行く
スキャン動作を行うことが一般的である。ここでアナロ
グ入力端子がＡ Ｎ 。
〜ＡＮ、の４端子であり、Ａ／Ｄ変換の変換結果を格納
するＡ／Ｄ変換結果レジスタをＲＥ Ｇ ｏ〜ＲＥＧ、
の４個有する場合には、アナログ信号入力端子Ａ Ｎ
ｏ ”” Ａ Ｎ ３の４端子に対し、ＡＮｏ→ＡＮ１
峠Ａ Ｎ ２→ＡＮ３の順に順次Ａ／Ｄ変換動作を行い
、ＡＮｏ ”ＡＮ３に対応してそれぞれＲＥＧｏ−ＲＥ
Ｇ３に変換結果を格納する。ＡＮＯ〜ＡＮ、の変換が終
了するとＡ／Ｄ変換器はマイクロコンピユータ内の演算
処理部（以下、ＣＰＵという）に対し割り込み要求信号
を発生し、ＣＰＵが変換結果を読み出すと再度Ａ／Ｄ変
換を開始し、以降上記動作を繰り返す。
するＡ／Ｄ変換結果レジスタをＲＥ Ｇ ｏ〜ＲＥＧ、
の４個有する場合には、アナログ信号入力端子Ａ Ｎ
ｏ ”” Ａ Ｎ ３の４端子に対し、ＡＮｏ→ＡＮ１
峠Ａ Ｎ ２→ＡＮ３の順に順次Ａ／Ｄ変換動作を行い
、ＡＮｏ ”ＡＮ３に対応してそれぞれＲＥＧｏ−ＲＥ
Ｇ３に変換結果を格納する。ＡＮＯ〜ＡＮ、の変換が終
了するとＡ／Ｄ変換器はマイクロコンピユータ内の演算
処理部（以下、ＣＰＵという）に対し割り込み要求信号
を発生し、ＣＰＵが変換結果を読み出すと再度Ａ／Ｄ変
換を開始し、以降上記動作を繰り返す。
し発明が解決しようとする課題］
上述した従来のＡ／Ｄ変換装置は、スキャン動作により
入力端子のアナログレベルを順次Ａ／Ｄ変換する場合、
各端子に印加された値をＡ／Ｄ変換する変換順序が一定
であり、任意の入力端子に優先順位をつけたり、変換順
序を変更したりすることが不可能である。このため、入
力端子に優先順位をつけたり、変換順序を変更したりす
る場合は、入力端子の外部でアナログマルチプレクサ等
を使用して、入力端子への接続を変更するという作業が
必要であり、多大のコストアップを招くという問題点が
ある。
入力端子のアナログレベルを順次Ａ／Ｄ変換する場合、
各端子に印加された値をＡ／Ｄ変換する変換順序が一定
であり、任意の入力端子に優先順位をつけたり、変換順
序を変更したりすることが不可能である。このため、入
力端子に優先順位をつけたり、変換順序を変更したりす
る場合は、入力端子の外部でアナログマルチプレクサ等
を使用して、入力端子への接続を変更するという作業が
必要であり、多大のコストアップを招くという問題点が
ある。
また、高速性が要求されるアナログ入力の変換が、他の
入力の変換のために待たされることにより、制御のタイ
ミング遅れ等が発生し、応用システムの性能低下をもた
らすという問題点もある。
入力の変換のために待たされることにより、制御のタイ
ミング遅れ等が発生し、応用システムの性能低下をもた
らすという問題点もある。
本発明は、かかる問題点に鑑みてなされたものであって
、Ａ／Ｄ変換時のスキャン動作を実行する場合に、端子
のスキャン順序を任意に設定することが可能で、応用シ
ステムの性能を大幅に向上させることができるＡ／Ｄ変
換装置を提供することを目的とする。
、Ａ／Ｄ変換時のスキャン動作を実行する場合に、端子
のスキャン順序を任意に設定することが可能で、応用シ
ステムの性能を大幅に向上させることができるＡ／Ｄ変
換装置を提供することを目的とする。
［課題を解決するための手段］
本発明に係るＡ／Ｄ変換装置は、入力端子指定信号に基
づいて複数のアナログ入力端子のうちの１つを選択する
アナログ入力選択手段と、このアナログ入力選択手段に
よって選択されたアナログ入力端子のアナログ値をディ
ジタル値に変換するＡ／Ｄ変換器と、このＡ／Ｄ変換器
の変換結果を格納するＡ／Ｄ変換結果格納レジスタと、
任意に指定されたＡ／Ｄ変換順序に基づいて前記アナロ
グ入力選択手段へ前記入力端子指定信号を出力する動作
制御手段とを有することを特徴とする。
づいて複数のアナログ入力端子のうちの１つを選択する
アナログ入力選択手段と、このアナログ入力選択手段に
よって選択されたアナログ入力端子のアナログ値をディ
ジタル値に変換するＡ／Ｄ変換器と、このＡ／Ｄ変換器
の変換結果を格納するＡ／Ｄ変換結果格納レジスタと、
任意に指定されたＡ／Ｄ変換順序に基づいて前記アナロ
グ入力選択手段へ前記入力端子指定信号を出力する動作
制御手段とを有することを特徴とする。
［作用コ
本発明によれば、任意に指定されたＡ／Ｄ変換順序に従
って、動作制御手段が入力端子指定信号をアナログ入力
選択手段に出力する。これにより、アナログ入力選択手
段が指定された順序でアナログ入力端子を順次選択し、
この選択されたアナログ入力端子からのアナログ値をＡ
／Ｄ変換器がＡ／Ｄ変換するので、Ａ／Ｄ変換に優先順
序を付与したり、スキャン順序を任意の順序に設定する
ことができる。
って、動作制御手段が入力端子指定信号をアナログ入力
選択手段に出力する。これにより、アナログ入力選択手
段が指定された順序でアナログ入力端子を順次選択し、
この選択されたアナログ入力端子からのアナログ値をＡ
／Ｄ変換器がＡ／Ｄ変換するので、Ａ／Ｄ変換に優先順
序を付与したり、スキャン順序を任意の順序に設定する
ことができる。
［実施例コ
以下、添付の図面を参照して本発明の実施例について説
明する。
明する。
第１図は、本発明の実施例に係るＡ／Ｄ変換装置を内蔵
したマイクロコンピュータの構成を示すブロック図であ
る。
したマイクロコンピュータの構成を示すブロック図であ
る。
このマイクロコンピュータは、Ａ／Ｄ変換装置１と、Ｃ
ＰＵ２と、これらの間でデータのやりとりを行う内部バ
ス３とによって構成されている。
ＰＵ２と、これらの間でデータのやりとりを行う内部バ
ス３とによって構成されている。
ＣＰＵ２は、内部のプログラムの実行によってＡ／Ｄ変
換装置１に対するデータのリード、ライト制御を行う他
に、Ａ／Ｄ変換装置１からの割り込み信号ＩＮＴを受は
付ける処理も行う。
換装置１に対するデータのリード、ライト制御を行う他
に、Ａ／Ｄ変換装置１からの割り込み信号ＩＮＴを受は
付ける処理も行う。
Ａ／Ｄ変換装置１は、入力端子１１ａ 〜ｌｉｄから入
力されるアナログ信号を順次選択するマルチプレクサ１
２と、このマルチプレクサ１２の出力信号をＡ／Ｄ変換
するＡ／Ｄ変換器１３と、このＡ／Ｄ変換器１３の変換
結果を格納するレジスタ１４ａ〜１４ｄと、Ａ／Ｄ変換
の動作を制御する動作制御部１５とから構成されている
。
力されるアナログ信号を順次選択するマルチプレクサ１
２と、このマルチプレクサ１２の出力信号をＡ／Ｄ変換
するＡ／Ｄ変換器１３と、このＡ／Ｄ変換器１３の変換
結果を格納するレジスタ１４ａ〜１４ｄと、Ａ／Ｄ変換
の動作を制御する動作制御部１５とから構成されている
。
マルチプレクサ１２は、動作制御部１５から出力される
入力端子指定信号ＳＴに従ってアナログ入力端子１１ａ
〜ｌｉｄの一つを選択し、Ａ／Ｄ変換器１３に出力する
。Ａ／Ｄ変換器１３は、マルチプレクサ１２から出力さ
れるアナログ信号のＡ／Ｄ変換を行う。レジスタ１４ａ
〜１４ｄは、Ａ／Ｄ変換器１３の変換結果を、動作制御
部１５が出力するアドレス指定信号ＳＲで指定されたレ
ジスタに格納する。レジスタＬ４ａ〜１４ ｄ ハ、何
れもＣＰＵ２から読出し可能なものである。
入力端子指定信号ＳＴに従ってアナログ入力端子１１ａ
〜ｌｉｄの一つを選択し、Ａ／Ｄ変換器１３に出力する
。Ａ／Ｄ変換器１３は、マルチプレクサ１２から出力さ
れるアナログ信号のＡ／Ｄ変換を行う。レジスタ１４ａ
〜１４ｄは、Ａ／Ｄ変換器１３の変換結果を、動作制御
部１５が出力するアドレス指定信号ＳＲで指定されたレ
ジスタに格納する。レジスタＬ４ａ〜１４ ｄ ハ、何
れもＣＰＵ２から読出し可能なものである。
Ａ／Ｄ変換の動作を制御する動作制御部１５は、例えば
第２図に示すような構成となっている。即ち、この動作
制御部１５は、Ａ／Ｄ変換の制御を司る動作指定レジス
タ２１、変換すべき入力端子を指定する端子指定レジス
タ２２、及びＡ／Ｄ変換の変換順序を指定する順序設定
レジスタ２３の計３つのレジスタ２１，２２．２３を備
えている。
第２図に示すような構成となっている。即ち、この動作
制御部１５は、Ａ／Ｄ変換の制御を司る動作指定レジス
タ２１、変換すべき入力端子を指定する端子指定レジス
タ２２、及びＡ／Ｄ変換の変換順序を指定する順序設定
レジスタ２３の計３つのレジスタ２１，２２．２３を備
えている。
これら動作指定レジスタ２１、端子指定レジスタ２２、
及び変換順序設定レジスタ２３は、ＣＰＵ２からアクセ
ス可能なものとなっている。
及び変換順序設定レジスタ２３は、ＣＰＵ２からアクセ
ス可能なものとなっている。
また、この動作制御部１５には、２つのセレクタ２５．
２６と、タイミング発生回路２４とが備えられている。
２６と、タイミング発生回路２４とが備えられている。
セレクタ２６は、動作指定レジスタ２１の設定値ＭＳが
“０”のときには、端子指定レジスタ２２に設定された
設定値ＴＳを入力端子指定信号ＳＴとして選択出力し、
動作指定レジスタ２１の設定値ＭＳが“１″のときには
、セレクタ２５の出力ＳＯを入力端子指定信号ＳＴとし
て選択出力する４ビツトのセレクタである。
“０”のときには、端子指定レジスタ２２に設定された
設定値ＴＳを入力端子指定信号ＳＴとして選択出力し、
動作指定レジスタ２１の設定値ＭＳが“１″のときには
、セレクタ２５の出力ＳＯを入力端子指定信号ＳＴとし
て選択出力する４ビツトのセレクタである。
タイミング発生回路２４は、例えば第３図に示すような
リングカウンタで構成されている。４ビツトのシフトレ
ジスタ３１の各ビット出力は、ＮＯＲゲート３２に入力
されており、このＮＯＲゲート３２の出力がシフトレジ
スタ３１に入力されると共に、割り込み信号ＩＮＴとし
て出力されるようになっている。また、シフトレジスタ
３１の各ビット出力は、アドレス指定信号ＳＲとして出
力されている。
リングカウンタで構成されている。４ビツトのシフトレ
ジスタ３１の各ビット出力は、ＮＯＲゲート３２に入力
されており、このＮＯＲゲート３２の出力がシフトレジ
スタ３１に入力されると共に、割り込み信号ＩＮＴとし
て出力されるようになっている。また、シフトレジスタ
３１の各ビット出力は、アドレス指定信号ＳＲとして出
力されている。
このタイミング発生回路２４は、第４図に示すようなタ
イミングで順次タイミング信号を出力するものとなって
いる。割り込み信号ＩＮＴとしては、シフトレジスタ３
１の各ビットのデータのＮＯＲ論理が与えられているた
め、シフトレジスタ３１の各ビットのデータがすべて“
０″の時に“１″を出力する。つまり、このタイミング
発生回路２４では、シフトレジスタ３１の各ビット出力
ＳＲＩ、ＳＲ２，５Ｒ３１ＳＲ４と割り込み信号ＩＮＴ
のうちのいずれか１ビツトのみが“１”となり、他のビ
ットは全て“′０°゛となる。ここで、データＳＲ，が
“１′”になるタイミングをＴｔ％データＳＲ２が“１
”になるタイミングをＴＡＮデータＳＲ３が４１１”に
なるタイミングなＴ３、データＳＲ４が“１”になるタ
イミングをＴ４、割り込み信号ＩＮＴが“１゛になるタ
イミングをＴｓとする。データＳＲ，〜ＳＲ４は４ビツ
トでアドレス指定信号ＳＲとなる。
イミングで順次タイミング信号を出力するものとなって
いる。割り込み信号ＩＮＴとしては、シフトレジスタ３
１の各ビットのデータのＮＯＲ論理が与えられているた
め、シフトレジスタ３１の各ビットのデータがすべて“
０″の時に“１″を出力する。つまり、このタイミング
発生回路２４では、シフトレジスタ３１の各ビット出力
ＳＲＩ、ＳＲ２，５Ｒ３１ＳＲ４と割り込み信号ＩＮＴ
のうちのいずれか１ビツトのみが“１”となり、他のビ
ットは全て“′０°゛となる。ここで、データＳＲ，が
“１′”になるタイミングをＴｔ％データＳＲ２が“１
”になるタイミングをＴＡＮデータＳＲ３が４１１”に
なるタイミングなＴ３、データＳＲ４が“１”になるタ
イミングをＴ４、割り込み信号ＩＮＴが“１゛になるタ
イミングをＴｓとする。データＳＲ，〜ＳＲ４は４ビツ
トでアドレス指定信号ＳＲとなる。
セレクタ２５は、例えば第５図に示すように、制御信号
Ｒ８を反転させるインバータ４３と、制御信号ＲＳ及び
インバータ４３の出力でデータの出力順序を設定するス
イッチ４１ａ、４１ｂと、制御信号ＴＳに基づいて、ア
ドレス指定信号ＳＲ，〜ＳＲ４を、どの出力Ｓ０１〜Ｓ
Ｏ４と接続するかを選択するスイッチ４２とにより構成
されている。
Ｒ８を反転させるインバータ４３と、制御信号ＲＳ及び
インバータ４３の出力でデータの出力順序を設定するス
イッチ４１ａ、４１ｂと、制御信号ＴＳに基づいて、ア
ドレス指定信号ＳＲ，〜ＳＲ４を、どの出力Ｓ０１〜Ｓ
Ｏ４と接続するかを選択するスイッチ４２とにより構成
されている。
このセレクタ２５は、端子指定レジスタ２２に設定され
た値ＴＳと、順序設定レジスタ２３に設定された値Ｒ８
とにより、アドレス指定信号ＳＲの各ビットデータＳＲ
，〜ＳＲ４を山男信号５Ｏ１１ＳＯ２、ＳＯ３、ＳＯ４
のどの出力とするかを選択する。アドレス指定信号ＳＲ
はＴ１〜Ｔ４のタイミングで順次データＳＲ１〜ＳＲ４
を出力するため、順序設定レジスタ２３の設定値Ｒ８に
より、スイッチ４１ ａ、 ４ ｌ ｂのいずれか一
方が導通状態となり、出力ＳＯが昇順ＣＳＯ，→Ｓ０２
→ＳＯ３→Ｓｏ、）で出力されるか、降順（Ｓ Ｏａ
” Ｓ Ｏ３＝ Ｓ ０２ ” Ｓ Ｏ１）で出力され
るかを決定し、端子指定レジスタ２２に設定された値Ｔ
ＳによりＳＯｌ、ＳＯ２、ＳＯ３、Ｓ０４のどのタイミ
ングとタイミングとの間にＴｓタイミングをとるかを決
定する。タイミングＴ８は、ＣＰＵ２に対し割り込み信
号ＩＮＴを出力し、ＣＰＵ２がレジスタ１４ａ〜１４ｄ
のデータを読み出すタイミングである。アドレス指定信
号ＳＲは、Ｔ、〜Ｔ４のタイミングで、順次出力される
信号ＳＲ，〜ＳＲ４から構成されているため、レジスタ
１４ａ〜１４ｄでは、レジスタ１４ａから順にＡ／Ｄ変
換結果を格納する。
た値ＴＳと、順序設定レジスタ２３に設定された値Ｒ８
とにより、アドレス指定信号ＳＲの各ビットデータＳＲ
，〜ＳＲ４を山男信号５Ｏ１１ＳＯ２、ＳＯ３、ＳＯ４
のどの出力とするかを選択する。アドレス指定信号ＳＲ
はＴ１〜Ｔ４のタイミングで順次データＳＲ１〜ＳＲ４
を出力するため、順序設定レジスタ２３の設定値Ｒ８に
より、スイッチ４１ ａ、 ４ ｌ ｂのいずれか一
方が導通状態となり、出力ＳＯが昇順ＣＳＯ，→Ｓ０２
→ＳＯ３→Ｓｏ、）で出力されるか、降順（Ｓ Ｏａ
” Ｓ Ｏ３＝ Ｓ ０２ ” Ｓ Ｏ１）で出力され
るかを決定し、端子指定レジスタ２２に設定された値Ｔ
ＳによりＳＯｌ、ＳＯ２、ＳＯ３、Ｓ０４のどのタイミ
ングとタイミングとの間にＴｓタイミングをとるかを決
定する。タイミングＴ８は、ＣＰＵ２に対し割り込み信
号ＩＮＴを出力し、ＣＰＵ２がレジスタ１４ａ〜１４ｄ
のデータを読み出すタイミングである。アドレス指定信
号ＳＲは、Ｔ、〜Ｔ４のタイミングで、順次出力される
信号ＳＲ，〜ＳＲ４から構成されているため、レジスタ
１４ａ〜１４ｄでは、レジスタ１４ａから順にＡ／Ｄ変
換結果を格納する。
次に、このように構成された本実施例に係るマイクロコ
ンピュータの動作を説明する。
ンピュータの動作を説明する。
Ａ／Ｄ変換装置１は、１つのアナログ入力端子を継続し
てＡ／Ｄ変換し続けるモード（以下、セレクトモードと
記す）、及び複数のアナログ入力端子を順次Ａ／Ｄ変換
して行くモード（以下、スキャンモードと記す）の２つ
のモードを備えている。
てＡ／Ｄ変換し続けるモード（以下、セレクトモードと
記す）、及び複数のアナログ入力端子を順次Ａ／Ｄ変換
して行くモード（以下、スキャンモードと記す）の２つ
のモードを備えている。
ＣＰＵ２は、セレクトモードを実行する場合、動作指定
レジスタ２１に“０″を設定する。また、同様にスキャ
ンモードを実行する場合、動作指定レジスタ２１に“１
”を設定する。
レジスタ２１に“０″を設定する。また、同様にスキャ
ンモードを実行する場合、動作指定レジスタ２１に“１
”を設定する。
また、端子指定レジスタ２２を設定することにより、セ
レクトモードでのＡ／Ｄ変換を行う入力端子の指定、ス
キャンモードでどの入力端子からＡ／Ｄ変換を開始する
か、つまりどのタイミングで変換結果を読み出すかの指
定を行う。順序設定レジスタ２３では、スキャンモード
でＡ／Ｄ変換を行う端子順を昇順（１１ａ→ｆｉｂ→・
・・）にするか、降順（１１ｄ→Ｉｌｃ→・・・）にす
るかの順序を指定する。
レクトモードでのＡ／Ｄ変換を行う入力端子の指定、ス
キャンモードでどの入力端子からＡ／Ｄ変換を開始する
か、つまりどのタイミングで変換結果を読み出すかの指
定を行う。順序設定レジスタ２３では、スキャンモード
でＡ／Ｄ変換を行う端子順を昇順（１１ａ→ｆｉｂ→・
・・）にするか、降順（１１ｄ→Ｉｌｃ→・・・）にす
るかの順序を指定する。
次に、各モードでのＡ／Ｄ変換動作について説明する。
（１）動作指定レジスタ２１が“０′′のとき、Ａ／Ｄ
変換装置１は前述の端子指定レジスタ２２が指定する単
一のアナログ入力端子を継続してＡ／Ｄ変換し続ける（
セレクトモード）。Ａ／Ｄ変換結果は、例えば、アナロ
グ入力端子がｌｌａであればレジスタ１４ａと、アナロ
グ入力端子に対応したレジスタに格納される。４回のＡ
／Ｄ変換が終了する度に割り込み信号ＩＮＴがアクティ
ブ（“１”）になる。これにより、レジスタ１４ａ〜１
４ｄ内のＡ／Ｄ変換結果が、ＣＰＵ２に取り込まれる。
変換装置１は前述の端子指定レジスタ２２が指定する単
一のアナログ入力端子を継続してＡ／Ｄ変換し続ける（
セレクトモード）。Ａ／Ｄ変換結果は、例えば、アナロ
グ入力端子がｌｌａであればレジスタ１４ａと、アナロ
グ入力端子に対応したレジスタに格納される。４回のＡ
／Ｄ変換が終了する度に割り込み信号ＩＮＴがアクティ
ブ（“１”）になる。これにより、レジスタ１４ａ〜１
４ｄ内のＡ／Ｄ変換結果が、ＣＰＵ２に取り込まれる。
以上の動作を繰り返す。
（２）動作指定レジスタ２１が“１″のとき、Ａ／Ｄ変
換装置工は、全アナログ入力端子を順次Ａ／Ｄ変換して
行く動作を行う。この場合、端子指定レジスタ２２によ
り指定された端子よりスキャン動作を行い、順次設定レ
ジスタ２０３により指定された端子順序でＡ／Ｄ変換動
作を行う（スキャンモード）。つまり、端子指定レジス
タ２２はＡ／Ｄ変換を行う最初の端子を指定し、順序設
定レジスタ２３はＡ／Ｄ変換端子の端子順を昇順か降順
か設定する。
換装置工は、全アナログ入力端子を順次Ａ／Ｄ変換して
行く動作を行う。この場合、端子指定レジスタ２２によ
り指定された端子よりスキャン動作を行い、順次設定レ
ジスタ２０３により指定された端子順序でＡ／Ｄ変換動
作を行う（スキャンモード）。つまり、端子指定レジス
タ２２はＡ／Ｄ変換を行う最初の端子を指定し、順序設
定レジスタ２３はＡ／Ｄ変換端子の端子順を昇順か降順
か設定する。
具体的には、例えば端子設定レジスタ２２に“３″、順
序設定レジスタ２３にＩＩ Ｉ ＩＩが設定されたとす
ると、最初にアナログ入力端子１１ｄのレベルを変換し
、レジスタ１４ｄに変換結果が格納される。以下、同様
にして変換を行い、アナログ入力端子１１ｄ→１１ｃ→
１１ｂ−＊Ｌ１ａに印加されたアナログ値を順次変換し
、アナログ入力端子１１ａの変換を終了すると、割り込
み信号ＩＮＴをアクティブ（１”）にする。・以後、再
びＡ／Ｄ変換動作をアナログ入力端子１１ｄから開始し
、上記動作を繰り返す。
序設定レジスタ２３にＩＩ Ｉ ＩＩが設定されたとす
ると、最初にアナログ入力端子１１ｄのレベルを変換し
、レジスタ１４ｄに変換結果が格納される。以下、同様
にして変換を行い、アナログ入力端子１１ｄ→１１ｃ→
１１ｂ−＊Ｌ１ａに印加されたアナログ値を順次変換し
、アナログ入力端子１１ａの変換を終了すると、割り込
み信号ＩＮＴをアクティブ（１”）にする。・以後、再
びＡ／Ｄ変換動作をアナログ入力端子１１ｄから開始し
、上記動作を繰り返す。
以上のような動作指定レジスタ２１．端子指定レジスタ
２２、及び順序設定レジスタ２３の設定値による動作内
容の例を第１表に示す。
２２、及び順序設定レジスタ２３の設定値による動作内
容の例を第１表に示す。
第１表
×：不定
第６図は、本発明の第２の実施例に係るＡ／Ｄ変換装置
における動作制御部の構成を示すブロック図である。な
お、第６図において、第２図と同一部分には同一符号を
付し、重複する部分の説明は省略する。
における動作制御部の構成を示すブロック図である。な
お、第６図において、第２図と同一部分には同一符号を
付し、重複する部分の説明は省略する。
この実施例が先の実施例と異なる点は、順序設定レジス
タ２３及びセレクタ２５に代えて、順序設定回路５１を
新たに設けた点である。
タ２３及びセレクタ２５に代えて、順序設定回路５１を
新たに設けた点である。
順序設定回路５１は、例えば第７図に示すように、４つ
の変換端子指定レジスタ８１ａ〜６１ｄと、これらの出
力を択一的に選択するセレクタ６２ａ〜６２ｄとにより
構成されている。変換端子指定レジスタ６１ａ〜Ｂｉｄ
は４ビツトのレジスタで、そのうちのいずれか１つのビ
ットにハイレベル（“１”）が設定され、ハイレベルが
設定されている端子の値がＡ／Ｄ変換される。つまり、
変換端子指定レジスタ６１ａ〜６１ｄに設定された端子
のデータが、タイミング発生回路２４の出力ＳＲにより
選択され、選択された変換端子指定レジスタ６１ａ〜Ｂ
ｉｄに設定された端子のデータがＡ／Ｄ変換され、ＴＩ
タイミングで変換端子指定レジスタ６１ａｓＴａタイミ
ングで変換端子指定レジスタ６１ｂ１ＴＯタイミングで
変換端子指定レジスタ６１ ＣＮ Ｔ４タイミングで変
換端子指定レジスタ６１ｄに設定された端子の値をＡ／
Ｄ変換する。ここで、タイミング発生回路２４の出力Ｓ
Ｒは、Ａ／Ｄ変換結果を格納するレジスタ１４ａ〜１４
ｄを選択するアドレス信号線でもあるので、Ａ／Ｄ変換
した順にレジスタ１４ａ〜１４ｄに格納される。
の変換端子指定レジスタ８１ａ〜６１ｄと、これらの出
力を択一的に選択するセレクタ６２ａ〜６２ｄとにより
構成されている。変換端子指定レジスタ６１ａ〜Ｂｉｄ
は４ビツトのレジスタで、そのうちのいずれか１つのビ
ットにハイレベル（“１”）が設定され、ハイレベルが
設定されている端子の値がＡ／Ｄ変換される。つまり、
変換端子指定レジスタ６１ａ〜６１ｄに設定された端子
のデータが、タイミング発生回路２４の出力ＳＲにより
選択され、選択された変換端子指定レジスタ６１ａ〜Ｂ
ｉｄに設定された端子のデータがＡ／Ｄ変換され、ＴＩ
タイミングで変換端子指定レジスタ６１ａｓＴａタイミ
ングで変換端子指定レジスタ６１ｂ１ＴＯタイミングで
変換端子指定レジスタ６１ ＣＮ Ｔ４タイミングで変
換端子指定レジスタ６１ｄに設定された端子の値をＡ／
Ｄ変換する。ここで、タイミング発生回路２４の出力Ｓ
Ｒは、Ａ／Ｄ変換結果を格納するレジスタ１４ａ〜１４
ｄを選択するアドレス信号線でもあるので、Ａ／Ｄ変換
した順にレジスタ１４ａ〜１４ｄに格納される。
次に、本実施例のＡ／Ｄ変換装置の全体の動作について
説明する。
説明する。
基本動作は第１の実施例と同等であるので省略するが、
スキャンモードのときは、順序設定回路の変換端子指定
レジスタ６１ａ〜６１ｄに指定された値により、スキャ
ン動作を行う。
スキャンモードのときは、順序設定回路の変換端子指定
レジスタ６１ａ〜６１ｄに指定された値により、スキャ
ン動作を行う。
具体的には、例えば変換端子指定レジスタ６１ａにｏｏ
ｉｏ”、変換端子指定レジスタ８１ｂに“１０００”、
変換端子指定レジスタ６１ｃに“０００１”、変換端子
指定レジスタＥ３１ｄに“０１００”と設定されていれ
ば、アナログ入力端子ｆｌｂ−１１ｄ→１ｌａ−＋１１
ｃの値を順次Ａ／Ｄ変換し、入力端子ｌｉｅの変換を終
了すると、割り込み要求信号ＩＮＴをアクティブ（“１
”）にする。以降、再びＡ／Ｄ変換をアナログ入力端子
ｆｌｂから開始し繰り返す。
ｉｏ”、変換端子指定レジスタ８１ｂに“１０００”、
変換端子指定レジスタ６１ｃに“０００１”、変換端子
指定レジスタＥ３１ｄに“０１００”と設定されていれ
ば、アナログ入力端子ｆｌｂ−１１ｄ→１ｌａ−＋１１
ｃの値を順次Ａ／Ｄ変換し、入力端子ｌｉｅの変換を終
了すると、割り込み要求信号ＩＮＴをアクティブ（“１
”）にする。以降、再びＡ／Ｄ変換をアナログ入力端子
ｆｌｂから開始し繰り返す。
この実施例によれば、スキャンモードにおける端子スキ
ャンの順番を全く任意に設定することができるという利
点がある。
ャンの順番を全く任意に設定することができるという利
点がある。
なお、本実施例では変換端子指定レジスタ６１ａ〜６１
ｄを４ビツトのレジスタとしたが、変換端子指定レジス
タを２ビツトのレジスタとし、２ビツトの値をエンコー
ドして変換する端子の指定を行うようにしてもよい。
ｄを４ビツトのレジスタとしたが、変換端子指定レジス
タを２ビツトのレジスタとし、２ビツトの値をエンコー
ドして変換する端子の指定を行うようにしてもよい。
［発明の効果］
以上詳述したように、本発明によれば、指定されたＡ／
Ｄ変換順序に従って、動作制御手段が入力端子指定信号
をアナログ入力選択手段に出力することにより、アナロ
グ入力選択手段が、指定された順序でアナログ入力端子
を順次選択するので、動作制御手段に設定するＡ／Ｄ変
換順序を任意に設定することにより、Ａ／Ｄ変換に優先
順序を付けたり、そのスキャン順序を変更すること等が
可能になり、マイクロコンピュータシステムに適用した
場合に、システムの大幅な性能向上を図ることができる
という効果を奏する。
Ｄ変換順序に従って、動作制御手段が入力端子指定信号
をアナログ入力選択手段に出力することにより、アナロ
グ入力選択手段が、指定された順序でアナログ入力端子
を順次選択するので、動作制御手段に設定するＡ／Ｄ変
換順序を任意に設定することにより、Ａ／Ｄ変換に優先
順序を付けたり、そのスキャン順序を変更すること等が
可能になり、マイクロコンピュータシステムに適用した
場合に、システムの大幅な性能向上を図ることができる
という効果を奏する。
第１図乃至第５図は本発明の第１の実施例に係るＡ／Ｄ
変換装置を説明するための図で、第１図は同装置を内蔵
したマイクロコンピュータのブロック図、第２図は同装
置における動作制御部のブロック図、第３図は同動作制
御部におけるタイミング発生回路のブロック図、第４図
は同タイミング発生回路の出力波形を示す波形図、第５
図は同動作制御部におけるセレクタのブロック図、第６
図は本発明の第２の実施例に係るＡ／Ｄ変換装置におけ
る動作制御部のブロック図、第７図は同動作制御部にお
ける順序設定回路のブロック図である。
変換装置を説明するための図で、第１図は同装置を内蔵
したマイクロコンピュータのブロック図、第２図は同装
置における動作制御部のブロック図、第３図は同動作制
御部におけるタイミング発生回路のブロック図、第４図
は同タイミング発生回路の出力波形を示す波形図、第５
図は同動作制御部におけるセレクタのブロック図、第６
図は本発明の第２の実施例に係るＡ／Ｄ変換装置におけ
る動作制御部のブロック図、第７図は同動作制御部にお
ける順序設定回路のブロック図である。
Claims (1)
- （１）入力端子指定信号に基づいて複数のアナログ入力
端子のうちの１つを選択するアナログ入力選択手段と、
このアナログ入力選択手段によって選択されたアナログ
入力端子のアナログ値をディジタル値に変換するＡ／Ｄ
変換器と、このＡ／Ｄ変換器の変換結果を格納するＡ／
Ｄ変換結果格納レジスタと、任意に指定されたＡ／Ｄ変
換順序に基づいて前記アナログ入力選択手段へ前記入力
端子指定信号を出力する動作制御手段とを有することを
特徴とするＡ／Ｄ変換装置。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2203315A JPH0488723A (ja) | 1990-07-31 | 1990-07-31 | Ａ／ｄ変換装置 |
| US07/738,227 US5172116A (en) | 1990-07-31 | 1991-07-30 | A/D conversion apparatus |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2203315A JPH0488723A (ja) | 1990-07-31 | 1990-07-31 | Ａ／ｄ変換装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH0488723A true JPH0488723A (ja) | 1992-03-23 |
Family
ID=16471989
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2203315A Pending JPH0488723A (ja) | 1990-07-31 | 1990-07-31 | Ａ／ｄ変換装置 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US5172116A (ja) |
| JP (1) | JPH0488723A (ja) |
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2005278107A (ja) * | 2004-03-26 | 2005-10-06 | Nec Electronics Corp | Ａｄ変換装置とａｄ変換方法 |
| WO2007088706A1 (ja) * | 2006-02-02 | 2007-08-09 | Kabushiki Kaisha Toshiba | アナログ/ディジタル変換装置 |
| US7319422B2 (en) | 2004-04-09 | 2008-01-15 | Nec Electronics Corporation | Apparatus and method for AD conversion |
| JP2015192217A (ja) * | 2014-03-27 | 2015-11-02 | 旭化成エレクトロニクス株式会社 | アナログ信号回路 |
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|---|---|---|---|---|
| JP3134104B2 (ja) * | 1991-09-03 | 2001-02-13 | 株式会社日立製作所 | アナログ−デジタル変換装置とインバータシステム及びマイクロコンピュータ |
| JPH07131349A (ja) * | 1993-11-02 | 1995-05-19 | Mitsubishi Electric Corp | アナログ／デジタル変換器 |
| JPH098659A (ja) * | 1995-06-22 | 1997-01-10 | Mitsubishi Electric Corp | アナログデジタル変換装置 |
| JPH09297658A (ja) * | 1996-05-08 | 1997-11-18 | Mitsubishi Electric Corp | Ａ／ｄ変換装置 |
| DE19820735C1 (de) * | 1998-05-08 | 1999-10-28 | Siemens Ag | Zeitgeber für einen A/D-Wandler |
| US6522274B1 (en) * | 1999-05-28 | 2003-02-18 | Cirrus Logic, Inc. | Use of pointers to enhance flexibility of serial port interface for an integrated circuit with programmable components |
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| JP2001243018A (ja) * | 2000-02-25 | 2001-09-07 | Denso Corp | データ変換装置 |
| WO2005011124A1 (en) * | 2003-07-31 | 2005-02-03 | Philips Intellectual Property & Standards Gmbh | Method and arrangement for multichannel analog/digital conversion |
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| US4933676A (en) * | 1989-06-12 | 1990-06-12 | Technology 80, Inc. | Programmable multi-input A/D converter |
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-
1990
- 1990-07-31 JP JP2203315A patent/JPH0488723A/ja active Pending
-
1991
- 1991-07-30 US US07/738,227 patent/US5172116A/en not_active Expired - Lifetime
Patent Citations (2)
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| JP4599312B2 (ja) * | 2006-02-02 | 2010-12-15 | Ｏｋｉセミコンダクタ株式会社 | アナログ／ディジタル変換装置 |
| JP2015192217A (ja) * | 2014-03-27 | 2015-11-02 | 旭化成エレクトロニクス株式会社 | アナログ信号回路 |
Also Published As
| Publication number | Publication date |
|---|---|
| US5172116A (en) | 1992-12-15 |
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