JPH09297658A - Ａ／ｄ変換装置 - Google Patents
Ａ／ｄ変換装置Info
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- JPH09297658A JPH09297658A JP8113852A JP11385296A JPH09297658A JP H09297658 A JPH09297658 A JP H09297658A JP 8113852 A JP8113852 A JP 8113852A JP 11385296 A JP11385296 A JP 11385296A JP H09297658 A JPH09297658 A JP H09297658A
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-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03M—CODING; DECODING; CODE CONVERSION IN GENERAL
- H03M1/00—Analogue/digital conversion; Digital/analogue conversion
- H03M1/12—Analogue/digital converters
-
- G—PHYSICS
- G06—COMPUTING; CALCULATING OR COUNTING
- G06F—ELECTRIC DIGITAL DATA PROCESSING
- G06F3/00—Input arrangements for transferring data to be processed into a form capable of being handled by the computer; Output arrangements for transferring data from processing unit to output unit, e.g. interface arrangements
- G06F3/05—Digital input using the sampling of an analogue quantity at regular intervals of time, input from a/d converter or output to d/a converter
Abstract
(57)【要約】
【課題】 スキャンモードによるＡ／Ｄ変換と単一モー
ドによるＡ／Ｄ変換を選択的に１系統で行うものでは、
単一モードのＡ／Ｄ変換に対する変換結果をリアルタイ
ムに得ることができず、ソフトウエアによる負担が重い
という課題があった。 【解決手段】 複数のアナログ信号入力端子を選択する
チャネルセレクタ２と、このチャネルセレクタ２から選
択供給されたアナログ信号をデジタル信号に変換するＡ
／Ｄ変換器５と、スキャン変換開始トリガ受信時におけ
るスキャンモードと単一変換開始トリガ受信時における
単一モードとのいずれか一方を他方に対し優先的に動作
させるように前記チャネルセレクタ２を制御する制御手
段３とを備えたものである。
ドによるＡ／Ｄ変換を選択的に１系統で行うものでは、
単一モードのＡ／Ｄ変換に対する変換結果をリアルタイ
ムに得ることができず、ソフトウエアによる負担が重い
という課題があった。 【解決手段】 複数のアナログ信号入力端子を選択する
チャネルセレクタ２と、このチャネルセレクタ２から選
択供給されたアナログ信号をデジタル信号に変換するＡ
／Ｄ変換器５と、スキャン変換開始トリガ受信時におけ
るスキャンモードと単一変換開始トリガ受信時における
単一モードとのいずれか一方を他方に対し優先的に動作
させるように前記チャネルセレクタ２を制御する制御手
段３とを備えたものである。
Description
【０００１】
【発明の属する技術分野】この発明は、アナログ信号が
入力される複数のアナログ信号入力端子の中から周期的
および非周期的にアナログ信号入力端子を選択して、１
系統のＡ／Ｄ変換器でアナログ信号をデジタル信号に変
換するＡ／Ｄ変換装置に関するものである。
入力される複数のアナログ信号入力端子の中から周期的
および非周期的にアナログ信号入力端子を選択して、１
系統のＡ／Ｄ変換器でアナログ信号をデジタル信号に変
換するＡ／Ｄ変換装置に関するものである。
【０００２】
【従来の技術】図１１は従来のＡ／Ｄ変換装置の構成を
示すブロック図であり、図において、１０１Ａ1 〜１０
１Ａn 、１０１Ｂ1 〜１０１Ｂn はアナログ信号が入力
される複数のアナログ入力端子、１０２Ａ、１０２Ｂは
複数の入力チャネルから１つを選択するためのチャネル
セレクタ、１０３Ａ、１０３ＢはチャネルセレクタやＡ
／Ｄ動作を制御するための制御回路、１０４Ａ、１０４
ＢはＣＰＵ１０９よりアドレスバス１１０およびデータ
バス１１１を介して入力された指令信号に基づいて、Ａ
／Ｄ変換器１０５Ａ、１０５Ｂのモードを設定するため
の動作モードレジスタ、１０６Ａ、１０６ＢはＡ／Ｄ変
換器１０５Ａ、１０５Ｂの変換結果を格納する変換結果
格納レジスタである。上記動作モードレジスタ１０４
Ａ、１０４Ｂには、変換開始トリガ選択の他に、動作ス
ピードの選択、割り込み信号１０８Ａ、１０８Ｂの発生
の制御ビット、スキャンモードのモード選択、アナログ
信号を入力する入力チャネル選択などの設定ができる。
示すブロック図であり、図において、１０１Ａ1 〜１０
１Ａn 、１０１Ｂ1 〜１０１Ｂn はアナログ信号が入力
される複数のアナログ入力端子、１０２Ａ、１０２Ｂは
複数の入力チャネルから１つを選択するためのチャネル
セレクタ、１０３Ａ、１０３ＢはチャネルセレクタやＡ
／Ｄ動作を制御するための制御回路、１０４Ａ、１０４
ＢはＣＰＵ１０９よりアドレスバス１１０およびデータ
バス１１１を介して入力された指令信号に基づいて、Ａ
／Ｄ変換器１０５Ａ、１０５Ｂのモードを設定するため
の動作モードレジスタ、１０６Ａ、１０６ＢはＡ／Ｄ変
換器１０５Ａ、１０５Ｂの変換結果を格納する変換結果
格納レジスタである。上記動作モードレジスタ１０４
Ａ、１０４Ｂには、変換開始トリガ選択の他に、動作ス
ピードの選択、割り込み信号１０８Ａ、１０８Ｂの発生
の制御ビット、スキャンモードのモード選択、アナログ
信号を入力する入力チャネル選択などの設定ができる。
【０００３】次に動作について説明する。制御回路１０
３Ａ、１０３ＢはＡ／Ｄ変換の開始時、変換開始トリガ
１０７Ａ，１０７Ｂを用いるか、動作モードレジスタ内
のビットセットによるソフトウエアスタートを用いるか
を選択する。そして、制御回路１０３Ａ、１０３Ｂはチ
ャネルセレクタ１０２Ａ、１０２Ｂを制御して、複数の
アナログ入力端子１０１Ａ1 〜１０１Ａn 、１０１Ｂ1
〜１０１Ｂn に入力されたアナログ信号を順次にＡ／Ｄ
変換器１０５Ａ、１０５Ｂに入力してＡ／Ｄ変換を行
い、変換結果を変換結果格納レジスタ１０６Ａ、１０６
Ｂに格納する。
３Ａ、１０３ＢはＡ／Ｄ変換の開始時、変換開始トリガ
１０７Ａ，１０７Ｂを用いるか、動作モードレジスタ内
のビットセットによるソフトウエアスタートを用いるか
を選択する。そして、制御回路１０３Ａ、１０３Ｂはチ
ャネルセレクタ１０２Ａ、１０２Ｂを制御して、複数の
アナログ入力端子１０１Ａ1 〜１０１Ａn 、１０１Ｂ1
〜１０１Ｂn に入力されたアナログ信号を順次にＡ／Ｄ
変換器１０５Ａ、１０５Ｂに入力してＡ／Ｄ変換を行
い、変換結果を変換結果格納レジスタ１０６Ａ、１０６
Ｂに格納する。
【０００４】図１２は従来の他のＡ／Ｄ変換器の構成を
示すブロック図であり、図において、１２１1 〜１２１
n はアナログ信号が入力される複数のアナログ入力端
子、１２２は複数のアナログ入力端子から１つを選択す
るためのチャネルセレクタ、１２３はチャネルセレクタ
やＡ／Ｄ動作を制御するための制御回路、１２４はＣＰ
Ｕ１２９よりアドレスバス１３０およびデータバス１３
１を介して入力された指令信号に基づいて、Ａ／Ｄ変換
器１２５のモードを設定するための動作モードレジス
タ、１２６はＡ／Ｄ変換器１２５の変換結果を格納する
変換結果格納レジスタ、１２７は割り込み要求制御回
路、１２８は割り込み信号、１３２は割り込み変換要求
信号である。
示すブロック図であり、図において、１２１1 〜１２１
n はアナログ信号が入力される複数のアナログ入力端
子、１２２は複数のアナログ入力端子から１つを選択す
るためのチャネルセレクタ、１２３はチャネルセレクタ
やＡ／Ｄ動作を制御するための制御回路、１２４はＣＰ
Ｕ１２９よりアドレスバス１３０およびデータバス１３
１を介して入力された指令信号に基づいて、Ａ／Ｄ変換
器１２５のモードを設定するための動作モードレジス
タ、１２６はＡ／Ｄ変換器１２５の変換結果を格納する
変換結果格納レジスタ、１２７は割り込み要求制御回
路、１２８は割り込み信号、１３２は割り込み変換要求
信号である。
【０００５】次に動作について説明する。制御回路１２
３はチャネルセレクタ１２２を制御して、複数のアナロ
グ入力端子１２１1 〜１２１n に入力されたアナログ信
号を順次にＡ／Ｄ変換器１２５に入力して、連続スキャ
ンモードでＡ／Ｄ変換を行い、変換結果を変換結果格納
レジスタ１２６に格納する。この連続スキャンモード動
作中に、非同期の割り込み変換要求信号１３２が入力さ
れると、割り込み要求制御回路１２７からアドレスバス
１３０およびデータバス１３１を介して入力された信号
に基づき、ＣＰＵ１２９が不図示のメモリから読み出し
たソフトウエアによって示された内容により、まず、動
作モードレジスタの内容を、連続スキャンモードで動作
中のＡ／Ｄ変換器１２５を停止し、動作モードレジスタ
内のスキャンモード設定を単一モードに設定し直し、再
スタートを実行する。なお、上記従来例に関連する先行
技術として、例えば、特開平５−３１５９５７号公報、
特開平１−１４７６１８号公報がある。
３はチャネルセレクタ１２２を制御して、複数のアナロ
グ入力端子１２１1 〜１２１n に入力されたアナログ信
号を順次にＡ／Ｄ変換器１２５に入力して、連続スキャ
ンモードでＡ／Ｄ変換を行い、変換結果を変換結果格納
レジスタ１２６に格納する。この連続スキャンモード動
作中に、非同期の割り込み変換要求信号１３２が入力さ
れると、割り込み要求制御回路１２７からアドレスバス
１３０およびデータバス１３１を介して入力された信号
に基づき、ＣＰＵ１２９が不図示のメモリから読み出し
たソフトウエアによって示された内容により、まず、動
作モードレジスタの内容を、連続スキャンモードで動作
中のＡ／Ｄ変換器１２５を停止し、動作モードレジスタ
内のスキャンモード設定を単一モードに設定し直し、再
スタートを実行する。なお、上記従来例に関連する先行
技術として、例えば、特開平５−３１５９５７号公報、
特開平１−１４７６１８号公報がある。
【０００６】
【発明が解決しようとする課題】従来のＡ／Ｄ変換装置
は以上のように構成されているので、スキャンモードお
よび単一モードのＡ／Ｄ変換器モジュールがそれぞれ別
個独立して２系統設けられたものでは、それぞれのＡ／
Ｄ変換器を単独で動作させることができ、定期的な変換
と非定期的な変換を同時に実現することができるが、Ｉ
Ｃチップのレイアウトにおいて、大部分を占めるアナロ
グ部および変換結果の格納レジスタ部を２つ持つため、
チップ面積が拡大するという課題があった。
は以上のように構成されているので、スキャンモードお
よび単一モードのＡ／Ｄ変換器モジュールがそれぞれ別
個独立して２系統設けられたものでは、それぞれのＡ／
Ｄ変換器を単独で動作させることができ、定期的な変換
と非定期的な変換を同時に実現することができるが、Ｉ
Ｃチップのレイアウトにおいて、大部分を占めるアナロ
グ部および変換結果の格納レジスタ部を２つ持つため、
チップ面積が拡大するという課題があった。
【０００７】また、１系統のＡ／Ｄ変換器を、ソフトウ
エアによってスキャンモードによるＡ／Ｄ変換と単一モ
ードによるＡ／Ｄ変換を選択的に行うものでは、単一モ
ードのＡ／Ｄ変換に対する変換結果をリアルタイムに得
ることができず、ソフトウエアによる負担が重いという
課題があった。
エアによってスキャンモードによるＡ／Ｄ変換と単一モ
ードによるＡ／Ｄ変換を選択的に行うものでは、単一モ
ードのＡ／Ｄ変換に対する変換結果をリアルタイムに得
ることができず、ソフトウエアによる負担が重いという
課題があった。
【０００８】この発明は上記のような課題を解決するた
めになされたもので、優先度の低いＡ／Ｄ変換を実施し
ている途中で優先度の高いＡ／Ｄ変換の必要が生じた場
合、ＣＰＵの介入を必要とすることなく、しかもチップ
レイアウト面積の小さな１系統で、その優先度の高い変
換動作を直ちに実行できるとともにＣＰＵの処理能力の
向上を図ることのできるＡ／Ｄ変換装置を得ることを目
的とする。
めになされたもので、優先度の低いＡ／Ｄ変換を実施し
ている途中で優先度の高いＡ／Ｄ変換の必要が生じた場
合、ＣＰＵの介入を必要とすることなく、しかもチップ
レイアウト面積の小さな１系統で、その優先度の高い変
換動作を直ちに実行できるとともにＣＰＵの処理能力の
向上を図ることのできるＡ／Ｄ変換装置を得ることを目
的とする。
【０００９】また、優先度の高いＡ／Ｄ変換の動作状態
を意識することなく、優先度の低いＡ／Ｄ変換の起動を
かけることのできるＡ／Ｄ変換装置を得ることを目的と
する。
を意識することなく、優先度の低いＡ／Ｄ変換の起動を
かけることのできるＡ／Ｄ変換装置を得ることを目的と
する。
【００１０】さらに、割り込み要因別の動作をさせるこ
とのできるＡ／Ｄ変換装置を得ることを目的とする。
とのできるＡ／Ｄ変換装置を得ることを目的とする。
【００１１】さらに、単一モードとスキャンモードのモ
ード設定を、他のモードレジスタも内容を全く意識する
ことなくできるＡ／Ｄ変換装置を得ることを目的とす
る。
ード設定を、他のモードレジスタも内容を全く意識する
ことなくできるＡ／Ｄ変換装置を得ることを目的とす
る。
【００１２】さらに、優先順位を細かく設定できるＡ／
Ｄ変換装置を得ることを目的とする。
Ｄ変換装置を得ることを目的とする。
【００１３】
【課題を解決するための手段】請求項１記載の発明に係
るＡ／Ｄ変換器は、複数のアナログ信号入力端子を選択
するチャネルセレクタと、このチャネルセレクタから選
択供給されたアナログ信号をデジタル信号に変換するＡ
／Ｄ変換器と、スキャン変換開始トリガ受信時における
スキャンモードと単一変換開始トリガ受信時における単
一モードとのいずれか一方を他方に対し優先的に動作さ
せるように前記チャネルセレクタを制御する制御手段と
を備えたものである。
るＡ／Ｄ変換器は、複数のアナログ信号入力端子を選択
するチャネルセレクタと、このチャネルセレクタから選
択供給されたアナログ信号をデジタル信号に変換するＡ
／Ｄ変換器と、スキャン変換開始トリガ受信時における
スキャンモードと単一変換開始トリガ受信時における単
一モードとのいずれか一方を他方に対し優先的に動作さ
せるように前記チャネルセレクタを制御する制御手段と
を備えたものである。
【００１４】請求項２記載の発明に係るＡ／Ｄ変換器
は、制御手段は、優先度の高い単一変換開始トリガを受
けて変換動作を行う単一実行フラグと、優先度の低いス
キャン変換開始トリガを受けて変換動作を行うスキャン
実行フラグと、前記単一実行フラグの動作信号により前
記スキャン実行フラグの動作を停止させる動作選択手段
とを有する制御装置を備えたものである。
は、制御手段は、優先度の高い単一変換開始トリガを受
けて変換動作を行う単一実行フラグと、優先度の低いス
キャン変換開始トリガを受けて変換動作を行うスキャン
実行フラグと、前記単一実行フラグの動作信号により前
記スキャン実行フラグの動作を停止させる動作選択手段
とを有する制御装置を備えたものである。
【００１５】請求項３記載の発明に係るＡ／Ｄ変換器
は、優先度の高い変換動作中に優先度の低い変換開始信
号が入力された時は、優先度の低い変換動作を待たせる
スキャン待機フラグと、このスキャン待機フラグを制御
する待機制御手段を有する制御装置を備えたものであ
る。
は、優先度の高い変換動作中に優先度の低い変換開始信
号が入力された時は、優先度の低い変換動作を待たせる
スキャン待機フラグと、このスキャン待機フラグを制御
する待機制御手段を有する制御装置を備えたものであ
る。
【００１６】請求項４記載の発明に係るＡ／Ｄ変換器
は、優先度の高い変換動作終了時と優先度の低い変換動
作時にそれぞれ別個独立して割り込み信号を発生する割
り込み制御回路を有する制御装置を備えたものである。
は、優先度の高い変換動作終了時と優先度の低い変換動
作時にそれぞれ別個独立して割り込み信号を発生する割
り込み制御回路を有する制御装置を備えたものである。
【００１７】請求項５記載の発明に係るＡ／Ｄ変換器
は、単一モード変換時の動作モードを設定する単一動作
モードレジスタおよびスキャンモード変換時の動作モー
ドを設定するスキャンモードレジスタを別個独立に備え
たものである。
は、単一モード変換時の動作モードを設定する単一動作
モードレジスタおよびスキャンモード変換時の動作モー
ドを設定するスキャンモードレジスタを別個独立に備え
たものである。
【００１８】請求項６記載の発明に係るＡ／Ｄ変換器
は、チャネル毎に優先順位付けを行う優先チャネルを有
する動作モードレジスタを備えたものである。
は、チャネル毎に優先順位付けを行う優先チャネルを有
する動作モードレジスタを備えたものである。
【００１９】
【発明の実施の形態】以下、この発明の実施の一形態を
説明する。 実施の形態１．図１はこの発明の実施の形態１によるＡ
／Ｄ変換装置を示すブロック図であり、１1 〜１n は複
数のアナログ信号入力端子、２は複数のアナログ信号入
力端子１1 〜１n を順次に選択するチャネルセレクタ、
３はチャネルセレクタ２を制御する制御回路（制御手
段）、４はデータバス１０、アドレスバス１１に接続さ
れ、動作モード信号を制御回路３に供給する動作モード
レジスタ、５は制御回路３からの制御信号に基づきチャ
ネルセレクタ２から選択供給されたアナログ信号をデジ
タル信号に変換するＡ／Ｄ変換器、６はＡ／Ｄ変換器５
の変換結果を格納する変換結果格納レジスタ、９はデー
タバス１０、アドレスバス１１に接続されたＣＰＵ、１
２は例えば、スキャンモード時のチャネル切り換えやス
キャンのループ設定を行うスキャンチャネル制御回路、
８０はＡ／Ｄ変換の終了信号を受けて割り込み信号８を
発生する割り込み制御回路である。
説明する。 実施の形態１．図１はこの発明の実施の形態１によるＡ
／Ｄ変換装置を示すブロック図であり、１1 〜１n は複
数のアナログ信号入力端子、２は複数のアナログ信号入
力端子１1 〜１n を順次に選択するチャネルセレクタ、
３はチャネルセレクタ２を制御する制御回路（制御手
段）、４はデータバス１０、アドレスバス１１に接続さ
れ、動作モード信号を制御回路３に供給する動作モード
レジスタ、５は制御回路３からの制御信号に基づきチャ
ネルセレクタ２から選択供給されたアナログ信号をデジ
タル信号に変換するＡ／Ｄ変換器、６はＡ／Ｄ変換器５
の変換結果を格納する変換結果格納レジスタ、９はデー
タバス１０、アドレスバス１１に接続されたＣＰＵ、１
２は例えば、スキャンモード時のチャネル切り換えやス
キャンのループ設定を行うスキャンチャネル制御回路、
８０はＡ／Ｄ変換の終了信号を受けて割り込み信号８を
発生する割り込み制御回路である。
【００２０】図２は上記制御回路３の一例を示すブロッ
ク図であり、図において、３１は優先度の高い単一変換
開始トリガ７Ａを受けて変換動作を行い、出力信号３２
をＡ／Ｄ変換器５に供給する単一実行フラグ、３３は優
先度の低いスキャナモードによる変換動作中に優先度の
高い単一モードの変換開始信号が入力された時に優先度
の低い変換を待たせるスキャン待機フラグ、３５は優先
度の低いスキャナモードによる変換開始信号を受けて変
換動作を行うスキャン実行フラグ、３８は前記単一実行
フラグ３１の動作信号により前記スキャン実行フラグ３
５の動作を停止させる動作選択手段であり、この動作選
択手段３８はＡＮＤ回路６１，６２、ＯＲ回路６６、イ
ンバータ回路６７により構成されている。３９はスキャ
ン待機フラグ３３を作動させる待機制御回路であり、Ａ
ＮＤ回路６３，６４、ＯＲ回路６５により構成されてい
る。
ク図であり、図において、３１は優先度の高い単一変換
開始トリガ７Ａを受けて変換動作を行い、出力信号３２
をＡ／Ｄ変換器５に供給する単一実行フラグ、３３は優
先度の低いスキャナモードによる変換動作中に優先度の
高い単一モードの変換開始信号が入力された時に優先度
の低い変換を待たせるスキャン待機フラグ、３５は優先
度の低いスキャナモードによる変換開始信号を受けて変
換動作を行うスキャン実行フラグ、３８は前記単一実行
フラグ３１の動作信号により前記スキャン実行フラグ３
５の動作を停止させる動作選択手段であり、この動作選
択手段３８はＡＮＤ回路６１，６２、ＯＲ回路６６、イ
ンバータ回路６７により構成されている。３９はスキャ
ン待機フラグ３３を作動させる待機制御回路であり、Ａ
ＮＤ回路６３，６４、ＯＲ回路６５により構成されてい
る。
【００２１】上記図１，２に示す動作モードレジスタ４
は、スキャンモード（定期的な変換モード）と単一モー
ド（非定期的な変換モード）のそれぞれに対応したモー
ド設定ができる。例えばスキャンモードにおいては、内
部ソフトウエアによるＡ／Ｄ起動、動作速度は倍速モー
ド、４チャネルスキャンモード１周期のスキャン終了時
に割り込みを発生するように設定し、単一モードにおい
ては、外部からの単一変換開始トリガによるＡ／Ｄ起
動、動作スピードはノーマルモード、アナログ入力端子
はチャネルＣＨ５を選択、変更終了時にＤＡＭ起動を行
うという設定をする。
は、スキャンモード（定期的な変換モード）と単一モー
ド（非定期的な変換モード）のそれぞれに対応したモー
ド設定ができる。例えばスキャンモードにおいては、内
部ソフトウエアによるＡ／Ｄ起動、動作速度は倍速モー
ド、４チャネルスキャンモード１周期のスキャン終了時
に割り込みを発生するように設定し、単一モードにおい
ては、外部からの単一変換開始トリガによるＡ／Ｄ起
動、動作スピードはノーマルモード、アナログ入力端子
はチャネルＣＨ５を選択、変更終了時にＤＡＭ起動を行
うという設定をする。
【００２２】次に動作について説明する。まず、Ａ／Ｄ
変換装置５が停止中に単一変換開始トリガ７Ａが入力さ
れた場合は、単一実行フラグ３１に１が立ち、単一モー
ドでの変換動作が開始し、変換終了後は終了信号５１で
単一実行フラグ３１を０にクリアする。
変換装置５が停止中に単一変換開始トリガ７Ａが入力さ
れた場合は、単一実行フラグ３１に１が立ち、単一モー
ドでの変換動作が開始し、変換終了後は終了信号５１で
単一実行フラグ３１を０にクリアする。
【００２３】次にＡ／Ｄ変換装置５５が停止中にスキャ
ン変換開始トリガ７Ｂが入力された場合は、インバータ
回路６７の出力でＡＮＤ回路６１の出力が１となり、Ｏ
Ｒ回路６６を介してスキャン実行フラグに１を立て、図
３、図４に示すように、チャネルＣＨ０から順次にスキ
ャンモードでの変換動作を開始する。このときスキャン
実行フラグの内容が１で、単一実行フラグおよびスキャ
ン待機フラグの内容は０である。
ン変換開始トリガ７Ｂが入力された場合は、インバータ
回路６７の出力でＡＮＤ回路６１の出力が１となり、Ｏ
Ｒ回路６６を介してスキャン実行フラグに１を立て、図
３、図４に示すように、チャネルＣＨ０から順次にスキ
ャンモードでの変換動作を開始する。このときスキャン
実行フラグの内容が１で、単一実行フラグおよびスキャ
ン待機フラグの内容は０である。
【００２４】上記スキャンモードでチャネルＣＨ２の変
換動作中に単一変換開始トリガ７Ａが入力された場合
は、このトリガとスキャン実行フラグ３５からの出力と
によってＡＮＤ回路６４の出力が１となり、ＯＲ回路６
５を介してスキャン待機フラグ３３に１を立て、スキャ
ンチャネルデータ４２に変換動作中のチャネルがＣＨ２
であることの情報を保存する。
換動作中に単一変換開始トリガ７Ａが入力された場合
は、このトリガとスキャン実行フラグ３５からの出力と
によってＡＮＤ回路６４の出力が１となり、ＯＲ回路６
５を介してスキャン待機フラグ３３に１を立て、スキャ
ンチャネルデータ４２に変換動作中のチャネルがＣＨ２
であることの情報を保存する。
【００２５】一方、単一変換開始トリガによってインバ
ータ回路６７の出力が０となるため、ＡＮＤ回路６１の
出力が０となり、スキャン実行フラグ３５の出力は０と
なると同時に単一実行フラグ３１に１が立ち、単一モー
ドでの変換動作が開始する。そして、単一モードでの変
換が終了すると、スキャン待機フラグの内容がＡＮＤ回
路６２、ＯＲ回路６６を介してスキャン実行フラグ３５
に転送され、図３、図４に示すように再びスキャンモー
ドでチャネルＣＨ２からの変換が開始される。
ータ回路６７の出力が０となるため、ＡＮＤ回路６１の
出力が０となり、スキャン実行フラグ３５の出力は０と
なると同時に単一実行フラグ３１に１が立ち、単一モー
ドでの変換動作が開始する。そして、単一モードでの変
換が終了すると、スキャン待機フラグの内容がＡＮＤ回
路６２、ＯＲ回路６６を介してスキャン実行フラグ３５
に転送され、図３、図４に示すように再びスキャンモー
ドでチャネルＣＨ２からの変換が開始される。
【００２６】上記の動作時、スキャンチャネル制御回路
１２は、動作モードの内容とＡ／Ｄ変換動作の終了信号
によってスキャンチャネルデータの内容を書き換える。
通常のスキャン動作中は、終了信号５１が入力されるた
びにチャネルをインクリメントして、１周期終了後に割
り込みを発生するため、割り込み制御回路８０へ信号を
伝える。１周期のスキャンによってＡ／Ｄ変換動作を停
止するモードが動作モードによって選択されている場合
は、信号１２Ａによってスキャン実行フラグをクリアす
る。また、スキャン中に単一モードがスタートした場合
には、スキャン待機フラグ３３からの信号３４によって
スキャンチャネルデータの内容を保持する。
１２は、動作モードの内容とＡ／Ｄ変換動作の終了信号
によってスキャンチャネルデータの内容を書き換える。
通常のスキャン動作中は、終了信号５１が入力されるた
びにチャネルをインクリメントして、１周期終了後に割
り込みを発生するため、割り込み制御回路８０へ信号を
伝える。１周期のスキャンによってＡ／Ｄ変換動作を停
止するモードが動作モードによって選択されている場合
は、信号１２Ａによってスキャン実行フラグをクリアす
る。また、スキャン中に単一モードがスタートした場合
には、スキャン待機フラグ３３からの信号３４によって
スキャンチャネルデータの内容を保持する。
【００２７】以上のように、この実施の形態１によれ
ば、優先度の低いスキャンモードでの変換動作時に優先
度の高い単一モードの開始信号が入力された時は、ハー
ド回路の切り換え動作によってＣＰＵの介入なしで、自
動的に優先度の高い単一モードによる変換動作がリアル
タイムで開始され、ＣＰＵの処理能力の向上を図り、し
かもソフトウエアに負担をかけることがないという効果
がある。
ば、優先度の低いスキャンモードでの変換動作時に優先
度の高い単一モードの開始信号が入力された時は、ハー
ド回路の切り換え動作によってＣＰＵの介入なしで、自
動的に優先度の高い単一モードによる変換動作がリアル
タイムで開始され、ＣＰＵの処理能力の向上を図り、し
かもソフトウエアに負担をかけることがないという効果
がある。
【００２８】実施の形態２．上記の実施の形態１では、
優先度の低いスキャンモードでの変換中に優先度の高い
単一モードでの変換が割り込む例を示したが、優先度の
高い単一モードによりチャネルＣＨ５の変換動作中に、
優先度の低いスキャンモードのスキャン変換開始トリガ
７Ｂが入力されると、ＡＮＤ回路６３、ＯＲ回路６５に
より、スキャン待機フラグ３３に１がセットされる。そ
して、図５に示すように、優先度の高い単一モードでの
チャネルＣＨ５の変換動作が終了するのを待って、スキ
ャン待機フラグ３３の内容がＡＮＤ回路６２、ＯＲ回路
６６を介してスキャン実行フラグ３５に転送され、自動
的に優先度の低いスキャンモードでの変換を開始する。
優先度の低いスキャンモードでの変換中に優先度の高い
単一モードでの変換が割り込む例を示したが、優先度の
高い単一モードによりチャネルＣＨ５の変換動作中に、
優先度の低いスキャンモードのスキャン変換開始トリガ
７Ｂが入力されると、ＡＮＤ回路６３、ＯＲ回路６５に
より、スキャン待機フラグ３３に１がセットされる。そ
して、図５に示すように、優先度の高い単一モードでの
チャネルＣＨ５の変換動作が終了するのを待って、スキ
ャン待機フラグ３３の内容がＡＮＤ回路６２、ＯＲ回路
６６を介してスキャン実行フラグ３５に転送され、自動
的に優先度の低いスキャンモードでの変換を開始する。
【００２９】以上のように、この実施の形態２によれ
ば、Ａ／Ｄ変換の動作状態をソフトウエアで監視するこ
となく、優先度の高い単一モードでの変換が終了する
と、自動的に優先度の低いスキャンモードでの変換動作
を開始することができるという効果がある。
ば、Ａ／Ｄ変換の動作状態をソフトウエアで監視するこ
となく、優先度の高い単一モードでの変換が終了する
と、自動的に優先度の低いスキャンモードでの変換動作
を開始することができるという効果がある。
【００３０】実施の形態３．上記実施の形態１では、変
換動作終了後に出力される割り込み信号８の系統は１系
統であるが、この実施の形態３では、前記図２と同一部
分に同一符号を付して重複説明を省略した図６に示すよ
うに、出力系統を２系統とした割り込み制御回路８０を
設けたものである。
換動作終了後に出力される割り込み信号８の系統は１系
統であるが、この実施の形態３では、前記図２と同一部
分に同一符号を付して重複説明を省略した図６に示すよ
うに、出力系統を２系統とした割り込み制御回路８０を
設けたものである。
【００３１】次に動作にについて説明する。割り込み制
御回路８０は、動作モードレジスタ４の動作モード４３
によって設定された内容で変換動作終了時に割り込みを
発生するもので、単一変換動作終了時には単一変換割り
込み信号８１を出力し、スキャンモードにとる１周期の
スキャン変換動作終了時にスキャン変換割り込み信号８
２を出力する。また、スキャン変換動作が終了したこと
は、スキャンチャネル制御回路１２から出力される信号
１２Ｂによって判断する。
御回路８０は、動作モードレジスタ４の動作モード４３
によって設定された内容で変換動作終了時に割り込みを
発生するもので、単一変換動作終了時には単一変換割り
込み信号８１を出力し、スキャンモードにとる１周期の
スキャン変換動作終了時にスキャン変換割り込み信号８
２を出力する。また、スキャン変換動作が終了したこと
は、スキャンチャネル制御回路１２から出力される信号
１２Ｂによって判断する。
【００３２】以上のように、この実施の形態３によれ
ば、単一変換割り込み信号８１とスキャン変換割り込み
信号８２を別々に出力することにより、割り込み信号に
よる優先度の判定ができるようになるなど割り込み要因
別の処理を行うことができるという効果がある。
ば、単一変換割り込み信号８１とスキャン変換割り込み
信号８２を別々に出力することにより、割り込み信号に
よる優先度の判定ができるようになるなど割り込み要因
別の処理を行うことができるという効果がある。
【００３３】実施の形態４．この実施の形態４は、前記
図２と同一部分に同一符号を付して重複説明を省略した
図７に示すように、単一モード変換時の動作モードを設
定する単一動作モードレジスタ４Ａおよびスキャンモー
ド変換時の動作モードを設定するスキャンモードレジス
タ４Ｂとを別々に設けたもので、例えば、図８に示すス
キャンモードレジスタ内のハードウエアトリガ選択ビッ
トと単一モードレジスタ内のハードウエアトリガ選択ビ
ットを別々のレジスタとして持つものである。
図２と同一部分に同一符号を付して重複説明を省略した
図７に示すように、単一モード変換時の動作モードを設
定する単一動作モードレジスタ４Ａおよびスキャンモー
ド変換時の動作モードを設定するスキャンモードレジス
タ４Ｂとを別々に設けたもので、例えば、図８に示すス
キャンモードレジスタ内のハードウエアトリガ選択ビッ
トと単一モードレジスタ内のハードウエアトリガ選択ビ
ットを別々のレジスタとして持つものである。
【００３４】次に動作について説明する。例えば、単一
動作モードで変換スピードをノーマルモードに設定し、
スキャンモードで変換スピードを倍速モードに設定す
る。そして、スキャンモード変換をスタートすると、倍
速モードでスキャン変換を開始する。スキャン変換中に
単一変換開始トリガ７Ａが入力されると、倍速モードの
スキャンを中断し、ノーマルスピードでの単一モードで
の変換動作を開始させることができる。
動作モードで変換スピードをノーマルモードに設定し、
スキャンモードで変換スピードを倍速モードに設定す
る。そして、スキャンモード変換をスタートすると、倍
速モードでスキャン変換を開始する。スキャン変換中に
単一変換開始トリガ７Ａが入力されると、倍速モードの
スキャンを中断し、ノーマルスピードでの単一モードで
の変換動作を開始させることができる。
【００３５】以上のように、この実施の形態４によれ
ば、他方のモードレジスタの内容をまったく意識するこ
となくモード設定ができ、あたかも２系統のＡ／Ｄ変換
器を備えているかのように動作させることができるとい
う効果がある。
ば、他方のモードレジスタの内容をまったく意識するこ
となくモード設定ができ、あたかも２系統のＡ／Ｄ変換
器を備えているかのように動作させることができるとい
う効果がある。
【００３６】実施の形態５．上記実施の形態１において
は、スキャンモードと単一モードとの間であらかじめ決
まっており、例えば優先順位の低いスキャンモードでチ
ャネルＣＨ２の変換動作時に優先度の高い単一モードの
単一変換開始トリガ７Ａが入力されると、スキャンモー
ドによる変換動作を停止して単一モードによるチャネル
ＣＨ５の変換動作を行うものであるが、この実施の形態
５では、前記図２と同一部分に同一符号を付して重複説
明を省略した図９に示すように、単一待機フラグ３６、
インバータ回路６８、ＡＮＤ回路６９、７０を付加し、
かつ動作モードレジスタ４に優先チャネル４４を設ける
ことにより、スキャンチャネルごとに優先順位を設定で
きるようにしたものである。
は、スキャンモードと単一モードとの間であらかじめ決
まっており、例えば優先順位の低いスキャンモードでチ
ャネルＣＨ２の変換動作時に優先度の高い単一モードの
単一変換開始トリガ７Ａが入力されると、スキャンモー
ドによる変換動作を停止して単一モードによるチャネル
ＣＨ５の変換動作を行うものであるが、この実施の形態
５では、前記図２と同一部分に同一符号を付して重複説
明を省略した図９に示すように、単一待機フラグ３６、
インバータ回路６８、ＡＮＤ回路６９、７０を付加し、
かつ動作モードレジスタ４に優先チャネル４４を設ける
ことにより、スキャンチャネルごとに優先順位を設定で
きるようにしたものである。
【００３７】次に動作について説明する。スキャンモー
ドによりチャネルＣＨ２の変換動作時に単一モードの変
換開始トリガ７Ａが入力されたとき、優先チャネル４４
がビット１を示していると、ＡＮＤ回路６９の出力が０
で単一実行フラグ３１は作動せず、ＡＮＤ回路７０の出
力が１となり、単一待機フラグ３６に単一モード変換動
作を待機させる。
ドによりチャネルＣＨ２の変換動作時に単一モードの変
換開始トリガ７Ａが入力されたとき、優先チャネル４４
がビット１を示していると、ＡＮＤ回路６９の出力が０
で単一実行フラグ３１は作動せず、ＡＮＤ回路７０の出
力が１となり、単一待機フラグ３６に単一モード変換動
作を待機させる。
【００３８】そして、図１０に示すように、チャネルＣ
Ｈ２のスキャンモードによる変換動作が終了して、優先
チャネル４４に０が立つと、ＡＮＤ回路６９の出力は
０、ＡＮＤ回路７０の出力は１となるのを待って、単一
実行フラグ３１が作動して単一モードによりチャネルＣ
Ｈ５の変換動作が開始される。つまり、優先チャネル４
４に１が立つか０が立つかにより、スキャンモードによ
る変換動作時に単一モードの変換開始トリガが入力され
たとき、いずれのモードによる変換動作を実行するかを
選択することができる。
Ｈ２のスキャンモードによる変換動作が終了して、優先
チャネル４４に０が立つと、ＡＮＤ回路６９の出力は
０、ＡＮＤ回路７０の出力は１となるのを待って、単一
実行フラグ３１が作動して単一モードによりチャネルＣ
Ｈ５の変換動作が開始される。つまり、優先チャネル４
４に１が立つか０が立つかにより、スキャンモードによ
る変換動作時に単一モードの変換開始トリガが入力され
たとき、いずれのモードによる変換動作を実行するかを
選択することができる。
【００３９】以上のように、この実施の形態５によれ
ば、優先順位付けを細かく設定でき、アプリケーション
に沿ったソフトウエアを開発できるという効果がある。
ば、優先順位付けを細かく設定でき、アプリケーション
に沿ったソフトウエアを開発できるという効果がある。
【００４０】
【発明の効果】請求項１記載の発明によれば、単一モー
ド変換動作とスキャンモード変換動作とのいずれか一方
を他方に対し優先的に動作させるように構成したので、
優先度の低い変換動作を実施している途中で優先度の高
い変換動作開始の必要が生じた場合、その優先度の高い
変換動作を直ちに実行できる効果がある。
ド変換動作とスキャンモード変換動作とのいずれか一方
を他方に対し優先的に動作させるように構成したので、
優先度の低い変換動作を実施している途中で優先度の高
い変換動作開始の必要が生じた場合、その優先度の高い
変換動作を直ちに実行できる効果がある。
【００４１】請求項２記載の発明によれば、優先度の高
い単一変換開始トリガを受けて変換動作を行う単一実行
フラグの動作信号により、優先度の低いスキャン変換開
始トリガを受けて変換動作を行うスキャン実行フラグの
動作を停止させるように構成したので、ＣＰＵの介入な
しで、しかもチップレイアウト面積の小さな１系統で優
先度の高い変換動作を行うことができ、ＣＰＵの処理能
力の向上を図ることができる効果がある。
い単一変換開始トリガを受けて変換動作を行う単一実行
フラグの動作信号により、優先度の低いスキャン変換開
始トリガを受けて変換動作を行うスキャン実行フラグの
動作を停止させるように構成したので、ＣＰＵの介入な
しで、しかもチップレイアウト面積の小さな１系統で優
先度の高い変換動作を行うことができ、ＣＰＵの処理能
力の向上を図ることができる効果がある。
【００４２】請求項３記載の発明によれば、優先度の高
い変換動作中に優先度の低い変換開始信号が入力された
時は、スキャン待機フラグで優先度の低い変換動作を待
たせるように構成したので、優先度の高いＡ／Ｄ変換の
動作状態を意識することなく、その優先度の高い変換動
作終了に伴い優先度の低い変換動作を開始させることが
できる効果がある。
い変換動作中に優先度の低い変換開始信号が入力された
時は、スキャン待機フラグで優先度の低い変換動作を待
たせるように構成したので、優先度の高いＡ／Ｄ変換の
動作状態を意識することなく、その優先度の高い変換動
作終了に伴い優先度の低い変換動作を開始させることが
できる効果がある。
【００４３】請求項４記載の発明によれば、割り込み要
因を２系統有するように構成したので、割り込み要因別
の動作をさせることができる効果がある。
因を２系統有するように構成したので、割り込み要因別
の動作をさせることができる効果がある。
【００４４】請求項５記載の発明によれば、単一モード
変換時の動作モードを設定する単一動作モードレジスタ
およびスキャンモード変換時の動作モードを設定するス
キャンレジスタとを別々に設けるように構成したので、
単一モードとスキャンモードのモード設定を、他のモー
ドレジスタの内容を全く意識することなくできる効果が
ある。
変換時の動作モードを設定する単一動作モードレジスタ
およびスキャンモード変換時の動作モードを設定するス
キャンレジスタとを別々に設けるように構成したので、
単一モードとスキャンモードのモード設定を、他のモー
ドレジスタの内容を全く意識することなくできる効果が
ある。
【００４５】請求項６記載の発明によれば、チャネル毎
に優先順位付けを行うように構成したので、優先順位を
細かく設定できる効果がある。
に優先順位付けを行うように構成したので、優先順位を
細かく設定できる効果がある。
【図１】 この発明の実施の形態１によるＡ／Ｄ変換装
置を示すブロック図である。
置を示すブロック図である。
【図２】 実施の形態１における制御回路のブロック図
である。
である。
【図３】 実施の形態１における動作を説明するタイミ
ングチャートである。
ングチャートである。
【図４】 実施の形態１における変換状態図である。
【図５】 実施の形態２における変換状態図である。
【図６】 実施の形態３における制御回路のブロック図
である。
である。
【図７】 実施の形態４における制御回路のブロック図
である。
である。
【図８】 実施の形態４におけるレジスタの構成図であ
る。
る。
【図９】 実施の形態５における制御回路のブロック図
である。
である。
【図１０】 実施の形態５における変換状態図である。
【図１１】 従来のＡ／Ｄ変換装置を示すブロック図で
ある。
ある。
【図１２】 従来の他のＡ／Ｄ変換装置を示すブロック
図である。
図である。
２ チャネルセレクタ、３ 制御回路（制御手段）、４
動作モードレジスタ、４Ａ 単一動作モードレジス
タ、４Ｂ スキャンモードレジスタ、５ Ａ／Ｄ変換
器、３１ 単一実行フラグ、３３ スキャン待機フラ
グ、３５ スキャン実行フラグ、４４ 優先チャネル、
８０ 割り込み制御回路。
動作モードレジスタ、４Ａ 単一動作モードレジス
タ、４Ｂ スキャンモードレジスタ、５ Ａ／Ｄ変換
器、３１ 単一実行フラグ、３３ スキャン待機フラ
グ、３５ スキャン実行フラグ、４４ 優先チャネル、
８０ 割り込み制御回路。
Claims (6)
- 【請求項１】 複数のアナログ信号入力端子を選択する
チャネルセレクタと、このチャネルセレクタから選択供
給されたアナログ信号をデジタル信号に変換するＡ／Ｄ
変換器と、スキャン変換開始トリガ受信時におけるスキ
ャンモードと単一変換開始トリガ受信時における単一モ
ードとのいずれか一方を他方に対し優先的に動作させる
ように前記チャネルセレクタを制御する制御手段とを備
えたＡ／Ｄ変換装置。 - 【請求項２】 制御手段は、優先度の高い単一変換開始
トリガを受けて変換動作を行う単一実行フラグと、優先
度の低いスキャン変換開始トリガを受けて変換動作を行
うスキャン実行フラグと、前記単一実行フラグの動作信
号により前記スキャン実行フラグの動作を停止させる動
作選択手段とを備えたことを特徴とする請求項１記載の
Ａ／Ｄ変換装置。 - 【請求項３】 制御手段は、優先度の高い変換動作中に
優先度の低い変換開始信号が入力された時は、優先度の
低い変換動作を待たせるスキャン待機フラグと、このス
キャン待機フラグを制御する待機制御手段とを備えたこ
とを特徴とする請求項２記載のＡ／Ｄ変換装置。 - 【請求項４】 制御手段は、優先度の高い変換動作終了
時と優先度の低い変換動作時にそれぞれ別個独立して割
り込み信号を発生する割り込み制御回路を有することを
特徴とする請求項２記載のＡ／Ｄ変換装置。 - 【請求項５】 制御手段は、単一モード変換時の動作モ
ードを設定する単一動作モードレジスタおよびスキャン
モード変換時の動作モードを設定するスキャンモードレ
ジスタを別個独立に備えたことを特徴とする請求項２記
載のＡ／Ｄ変換装置。 - 【請求項６】 制御手段は、チャネル毎に優先順位付け
を行う優先チャネルを有する動作モードレジスタを備え
たことを特徴とする請求項２記載のＡ／Ｄ変換装置。
Priority Applications (5)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8113852A JPH09297658A (ja) | 1996-05-08 | 1996-05-08 | Ａ／ｄ変換装置 |
| US08/731,312 US5760721A (en) | 1996-05-08 | 1996-10-15 | Analog-to-digital conversion device |
| DE19650341A DE19650341C2 (de) | 1996-05-08 | 1996-12-04 | A/D-Wandlervorrichtung |
| CN96117944A CN1118138C (zh) | 1996-05-08 | 1996-12-25 | A/d变换装置 |
| KR1019970000015A KR100273610B1 (ko) | 1996-05-08 | 1997-01-03 | 아날로그/디지탈 변환 장치 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8113852A JPH09297658A (ja) | 1996-05-08 | 1996-05-08 | Ａ／ｄ変換装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH09297658A true JPH09297658A (ja) | 1997-11-18 |
Family
ID=14622692
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP8113852A Pending JPH09297658A (ja) | 1996-05-08 | 1996-05-08 | Ａ／ｄ変換装置 |
Country Status (5)
| Country | Link |
|---|---|
| US (1) | US5760721A (ja) |
| JP (1) | JPH09297658A (ja) |
| KR (1) | KR100273610B1 (ja) |
| CN (1) | CN1118138C (ja) |
| DE (1) | DE19650341C2 (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2008278309A (ja) * | 2007-05-01 | 2008-11-13 | Denso Corp | 変換制御装置 |
| JP2009180644A (ja) * | 2008-01-31 | 2009-08-13 | Yamatake Corp | 計測機器 |
| JP2012134717A (ja) * | 2010-12-21 | 2012-07-12 | Renesas Electronics Corp | 半導体装置 |
Families Citing this family (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP3645044B2 (ja) * | 1996-10-01 | 2005-05-11 | 株式会社ルネサステクノロジ | マイクロコンピュータ |
| EP1076847B1 (de) * | 1998-05-08 | 2005-03-23 | Infineon Technologies AG | Verfahren zum a/d-wandeln analoger signale sowie entsprechende a/d-wandleranordnung |
| US6809674B1 (en) * | 2003-10-15 | 2004-10-26 | Lattice Semiconductor Corporation | Analog-to-digital converters |
| KR20050058867A (ko) * | 2003-12-12 | 2005-06-17 | 삼성전자주식회사 | 아날로그-디지털 변환 제어장치 및 그 방법 |
| JP4646285B2 (ja) * | 2004-03-26 | 2011-03-09 | ルネサスエレクトロニクス株式会社 | Ａｄ変換装置とａｄ変換方法 |
Family Cites Families (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH01147618A (ja) * | 1987-12-02 | 1989-06-09 | Matsushita Electric Ind Co Ltd | Ａ／ｄ変換装置 |
| US5291197A (en) * | 1988-07-13 | 1994-03-01 | Nec Corporation | One-chip data processor with built-in A/D converter for automatically repeating A/D conversions without instructions from a CPU |
| JPH0488723A (ja) * | 1990-07-31 | 1992-03-23 | Nec Corp | Ａ／ｄ変換装置 |
| DE69125674T2 (de) * | 1990-09-04 | 1997-10-23 | Motorola Inc | Automatische analog digital Convertierung mit auswählbaren Formatresultaten |
| JPH05315957A (ja) * | 1991-03-12 | 1993-11-26 | Mitsubishi Electric Corp | アナログデジタル変換装置 |
| JP2804402B2 (ja) * | 1992-03-06 | 1998-09-24 | 三菱電機株式会社 | アナログデジタル変換装置 |
| JPH07131349A (ja) * | 1993-11-02 | 1995-05-19 | Mitsubishi Electric Corp | アナログ／デジタル変換器 |
| US5617090A (en) * | 1995-05-10 | 1997-04-01 | Harris Corporation | Multi-channel sigma-delta A/D converters with improved throughput |
-
1996
- 1996-05-08 JP JP8113852A patent/JPH09297658A/ja active Pending
- 1996-10-15 US US08/731,312 patent/US5760721A/en not_active Expired - Fee Related
- 1996-12-04 DE DE19650341A patent/DE19650341C2/de not_active Expired - Fee Related
- 1996-12-25 CN CN96117944A patent/CN1118138C/zh not_active Expired - Fee Related
-
1997
- 1997-01-03 KR KR1019970000015A patent/KR100273610B1/ko not_active IP Right Cessation
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2008278309A (ja) * | 2007-05-01 | 2008-11-13 | Denso Corp | 変換制御装置 |
| JP2009180644A (ja) * | 2008-01-31 | 2009-08-13 | Yamatake Corp | 計測機器 |
| JP2012134717A (ja) * | 2010-12-21 | 2012-07-12 | Renesas Electronics Corp | 半導体装置 |
| US9094037B2 (en) | 2010-12-21 | 2015-07-28 | Renesas Electronics Corporation | Semiconductor device |
| US9286250B2 (en) | 2010-12-21 | 2016-03-15 | Renesas Electronics Corporation | Semiconductor device |
Also Published As
| Publication number | Publication date |
|---|---|
| CN1118138C (zh) | 2003-08-13 |
| CN1164778A (zh) | 1997-11-12 |
| DE19650341A1 (de) | 1997-11-13 |
| US5760721A (en) | 1998-06-02 |
| DE19650341C2 (de) | 2000-04-06 |
| KR970075825A (ko) | 1997-12-10 |
| KR100273610B1 (ko) | 2000-12-15 |
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