JPH05266218A - アナログ−ディジタル変換制御装置 - Google Patents
アナログ−ディジタル変換制御装置Info
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- JPH05266218A JPH05266218A JP6267992A JP6267992A JPH05266218A JP H05266218 A JPH05266218 A JP H05266218A JP 6267992 A JP6267992 A JP 6267992A JP 6267992 A JP6267992 A JP 6267992A JP H05266218 A JPH05266218 A JP H05266218A
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Abstract
(57)【要約】
【目的】 Ａ／Ｄ変換処理を中央処理装置の割り込み処
理によって制御するアナログ−ディジタル変換制御装置
に関し、中央処理装置が無駄な待ち状態に入ることな
く、より短い割り込み処理によって制御可能なアナログ
−ディジタル変換制御装置を提供することを目的とす
る。 【構成】 複数のアナログ信号入力チャネルＡＩ０〜Ａ
Ｉｎを切り換えて１つのアナログ信号ＡＤを供給するア
ナログスイッチ１と、アナログ信号ＡＤをディジタル信
号ＤＤに変換するＡ／Ｄ変換器２と、時間を計数すると
共にＡ／Ｄ変換器２の変換の起動制御を行なう制御手段
３と、制御手段３からの時間情報に基づきアナログスイ
ッチ１の切り換え制御を行なう切り換え制御手段４と、
Ａ／Ｄ変換器２からの変換終了信号ＣＥＮＤにより、割
り込み処理によってＡ／Ｄ変換器２からの変換後のデー
タを読み込む中央処理装置８とを有して構成する。
理によって制御するアナログ−ディジタル変換制御装置
に関し、中央処理装置が無駄な待ち状態に入ることな
く、より短い割り込み処理によって制御可能なアナログ
−ディジタル変換制御装置を提供することを目的とす
る。 【構成】 複数のアナログ信号入力チャネルＡＩ０〜Ａ
Ｉｎを切り換えて１つのアナログ信号ＡＤを供給するア
ナログスイッチ１と、アナログ信号ＡＤをディジタル信
号ＤＤに変換するＡ／Ｄ変換器２と、時間を計数すると
共にＡ／Ｄ変換器２の変換の起動制御を行なう制御手段
３と、制御手段３からの時間情報に基づきアナログスイ
ッチ１の切り換え制御を行なう切り換え制御手段４と、
Ａ／Ｄ変換器２からの変換終了信号ＣＥＮＤにより、割
り込み処理によってＡ／Ｄ変換器２からの変換後のデー
タを読み込む中央処理装置８とを有して構成する。
Description
【０００１】
【産業上の利用分野】本発明は、アナログ信号からディ
ジタル信号への変換処理を中央処理装置の割り込み処理
によって制御するアナログ−ディジタル変換制御装置に
係り、特に、中央処理装置が無駄な待ち状態に入ること
なく、より短い割り込み処理によって制御可能なアナロ
グ−ディジタル変換制御装置に関する。
ジタル信号への変換処理を中央処理装置の割り込み処理
によって制御するアナログ−ディジタル変換制御装置に
係り、特に、中央処理装置が無駄な待ち状態に入ること
なく、より短い割り込み処理によって制御可能なアナロ
グ−ディジタル変換制御装置に関する。
【０００２】アナログ信号をディジタル信号処理する場
合に、いかにして中央処理装置（以下ＣＰＵと略記す
る）の負担を低減させるかということは重大な課題であ
る。
合に、いかにして中央処理装置（以下ＣＰＵと略記す
る）の負担を低減させるかということは重大な課題であ
る。
【０００３】
【従来の技術】図４に、従来のアナログ−ディジタル変
換制御装置の構成図を示す。同図において、アナログ−
ディジタル変換制御装置は、複数のアナログ信号入力チ
ャネルＡＩ０〜ＡＩｎを切り換えてＡ／Ｄ変換器２に供
給するアナログスイッチ１と、アナログ−ディジタル変
換を行なうＡ／Ｄ変換器２と、Ａ／Ｄ変換器２の変換動
作のタイミングを制御するタイミング発生器１０５と、
Ａ／Ｄ変換後のディジタル値を一時的に保持するラッチ
６と、ＣＰＵ８にタイマ割り込みをかけるタイマ１０３
と、他の構成要素を制御するＣＰＵ８とから構成されて
いる。
換制御装置の構成図を示す。同図において、アナログ−
ディジタル変換制御装置は、複数のアナログ信号入力チ
ャネルＡＩ０〜ＡＩｎを切り換えてＡ／Ｄ変換器２に供
給するアナログスイッチ１と、アナログ−ディジタル変
換を行なうＡ／Ｄ変換器２と、Ａ／Ｄ変換器２の変換動
作のタイミングを制御するタイミング発生器１０５と、
Ａ／Ｄ変換後のディジタル値を一時的に保持するラッチ
６と、ＣＰＵ８にタイマ割り込みをかけるタイマ１０３
と、他の構成要素を制御するＣＰＵ８とから構成されて
いる。
【０００４】このような構成のアナログ−ディジタル変
換制御装置においては、タイマ割り込みにより、ＣＰＵ
８の割り込み処理ルーチンを起動して、アナログスイッ
チ１の切り換え、Ａ／Ｄ変換器２の起動、並びにＡ／Ｄ
変換終了後ラッチ６に保持されたディジタル値の読み込
みの処理が行なわれていた。
換制御装置においては、タイマ割り込みにより、ＣＰＵ
８の割り込み処理ルーチンを起動して、アナログスイッ
チ１の切り換え、Ａ／Ｄ変換器２の起動、並びにＡ／Ｄ
変換終了後ラッチ６に保持されたディジタル値の読み込
みの処理が行なわれていた。
【０００５】即ち、タイマ１０３により、アナログ入力
チャネルＡＩ０〜ＡＩｎの各サンプリング時間毎に、Ｃ
ＰＵ８に対し割り込みＩＮＴを発生する。ＣＰＵ８は通
常の処理ルーチンから割り込み処理ルーチンに移行し
て、アナログスイッチ１を切り換え、特定のアナログ入
力のみをＡ／Ｄ変換器２に供給させる。次に、ＣＰＵ８
はＡ／Ｄ変換器２に対し変換起動を行ない、Ａ／Ｄ変換
終了後、変換されたディジタル信号値をラッチ６からバ
スＢＵＳを介して読み込むことにより、割り込み処理ル
ーチンを終了し、通常の処理ルーチンに復帰する。
チャネルＡＩ０〜ＡＩｎの各サンプリング時間毎に、Ｃ
ＰＵ８に対し割り込みＩＮＴを発生する。ＣＰＵ８は通
常の処理ルーチンから割り込み処理ルーチンに移行し
て、アナログスイッチ１を切り換え、特定のアナログ入
力のみをＡ／Ｄ変換器２に供給させる。次に、ＣＰＵ８
はＡ／Ｄ変換器２に対し変換起動を行ない、Ａ／Ｄ変換
終了後、変換されたディジタル信号値をラッチ６からバ
スＢＵＳを介して読み込むことにより、割り込み処理ル
ーチンを終了し、通常の処理ルーチンに復帰する。
【０００６】つまり、図３（１）に示すように、Ａ／Ｄ
変換を行なう度に、ＣＰＵ８はアナログスイッチ１に対
してチャネルの切り換え指令ＣＳＷを出力し、Ａ／Ｄ変
換器２に対して変換開始指令ＣＳＴを毎回出力する必要
がある。また、Ａ／Ｄ変換器２が起動されてからＡ／Ｄ
変換を終了するまでの間、ＣＰＵ８は変換終了待ちの状
態となり、この期間だけＣＰＵ８の割り込み処理時間を
増すこととなり、これらの動作制御を全てＣＰＵ８の割
り込み処理ルーチンで行なうことは、ＣＰＵ８にとって
大きな負担であった。
変換を行なう度に、ＣＰＵ８はアナログスイッチ１に対
してチャネルの切り換え指令ＣＳＷを出力し、Ａ／Ｄ変
換器２に対して変換開始指令ＣＳＴを毎回出力する必要
がある。また、Ａ／Ｄ変換器２が起動されてからＡ／Ｄ
変換を終了するまでの間、ＣＰＵ８は変換終了待ちの状
態となり、この期間だけＣＰＵ８の割り込み処理時間を
増すこととなり、これらの動作制御を全てＣＰＵ８の割
り込み処理ルーチンで行なうことは、ＣＰＵ８にとって
大きな負担であった。
【０００７】
【発明が解決しようとする課題】以上のように、従来の
アナログ−ディジタル変換制御装置においては、アナロ
グ−ディジタル変換を行なう度に、中央処理装置は、チ
ャネルの切り換え、変換起動、並びに変換後の値の読み
込みという一連の動作を割り込み処理ルーチンにより行
なうため大きな負担であり、また、アナログ−ディジタ
ル変換の間待ち状態となり、無駄が発生するという問題
があった。
アナログ−ディジタル変換制御装置においては、アナロ
グ−ディジタル変換を行なう度に、中央処理装置は、チ
ャネルの切り換え、変換起動、並びに変換後の値の読み
込みという一連の動作を割り込み処理ルーチンにより行
なうため大きな負担であり、また、アナログ−ディジタ
ル変換の間待ち状態となり、無駄が発生するという問題
があった。
【０００８】本発明は、上記問題点を解決するもので、
中央処理装置が無駄な待ち状態に入ることなく、短い割
り込み処理によって制御可能なアナログ−ディジタル変
換制御装置を提供することを目的とする。
中央処理装置が無駄な待ち状態に入ることなく、短い割
り込み処理によって制御可能なアナログ−ディジタル変
換制御装置を提供することを目的とする。
【０００９】
【課題を解決するための手段】上記課題を解決するため
に、本発明の第１の特徴のアナログ−ディジタル変換制
御装置は、図１に示す如く、複数のアナログ信号入力チ
ャネルＡＩ０〜ＡＩｎを切り換えて１つのアナログ信号
ＡＤを供給するアナログスイッチ１と、前記アナログ信
号ＡＤをディジタル信号ＤＤに変換するＡ／Ｄ変換器２
と、時間を計数すると共に前記Ａ／Ｄ変換器２の変換の
起動制御を行なう制御手段３と、前記制御手段３からの
時間情報に基づき前記アナログスイッチ１の切り換え制
御を行なう切り換え制御手段４と、前記Ａ／Ｄ変換器２
からの変換が終了した旨を示す信号ＣＥＮＤにより、割
り込み処理によって前記Ａ／Ｄ変換器２からの変換後の
データを読み込む中央処理装置８とを有して構成する。
に、本発明の第１の特徴のアナログ−ディジタル変換制
御装置は、図１に示す如く、複数のアナログ信号入力チ
ャネルＡＩ０〜ＡＩｎを切り換えて１つのアナログ信号
ＡＤを供給するアナログスイッチ１と、前記アナログ信
号ＡＤをディジタル信号ＤＤに変換するＡ／Ｄ変換器２
と、時間を計数すると共に前記Ａ／Ｄ変換器２の変換の
起動制御を行なう制御手段３と、前記制御手段３からの
時間情報に基づき前記アナログスイッチ１の切り換え制
御を行なう切り換え制御手段４と、前記Ａ／Ｄ変換器２
からの変換が終了した旨を示す信号ＣＥＮＤにより、割
り込み処理によって前記Ａ／Ｄ変換器２からの変換後の
データを読み込む中央処理装置８とを有して構成する。
【００１０】また、本発明の第２の特徴のアナログ−デ
ィジタル変換制御装置は、請求項１に記載のアナログ−
ディジタル変換制御装置において、図２に示す如く、前
記切り換え制御手段４は、前記制御手段３からの時間情
報を計数するカウンタ４１と、前記カウンタ４１の出力
をアドレス入力として、該アドレスに保持されているデ
ータによって前記アナログスイッチ１の切り換え制御を
行なうメモリ４２とを有して構成する。
ィジタル変換制御装置は、請求項１に記載のアナログ−
ディジタル変換制御装置において、図２に示す如く、前
記切り換え制御手段４は、前記制御手段３からの時間情
報を計数するカウンタ４１と、前記カウンタ４１の出力
をアドレス入力として、該アドレスに保持されているデ
ータによって前記アナログスイッチ１の切り換え制御を
行なうメモリ４２とを有して構成する。
【００１１】
【作用】本発明の第１の特徴のアナログ−ディジタル変
換制御装置では、図１に示す如く、制御手段３からの時
間情報に基づき、切り換え制御手段４は、アナログスイ
ッチ１において、複数のアナログ信号入力チャネルＡＩ
０〜ＡＩｎの内１つを切り換えてＡ／Ｄ変換器２に供給
するよう制御し、また、Ａ／Ｄ変換器２は、制御手段３
からの動作制御により、アナログ信号ＡＤをディジタル
信号ＤＤに変換し、変換が終了した旨を示す信号ＣＥＮ
Ｄを中央処理装置８に供給する。中央処理装置８は、こ
の変換終了信号ＣＥＮＤにより割り込み処理ルーチンに
移行して、Ａ／Ｄ変換器２から変換後のディジタルデー
タを読み込む。
換制御装置では、図１に示す如く、制御手段３からの時
間情報に基づき、切り換え制御手段４は、アナログスイ
ッチ１において、複数のアナログ信号入力チャネルＡＩ
０〜ＡＩｎの内１つを切り換えてＡ／Ｄ変換器２に供給
するよう制御し、また、Ａ／Ｄ変換器２は、制御手段３
からの動作制御により、アナログ信号ＡＤをディジタル
信号ＤＤに変換し、変換が終了した旨を示す信号ＣＥＮ
Ｄを中央処理装置８に供給する。中央処理装置８は、こ
の変換終了信号ＣＥＮＤにより割り込み処理ルーチンに
移行して、Ａ／Ｄ変換器２から変換後のディジタルデー
タを読み込む。
【００１２】このように、アナログスイッチ１のチャネ
ルの切り換え、及びＡ／Ｄ変換器２の変換起動の動作制
御を、中央処理装置８とは非同期に制御手段３及び切り
換え制御手段４により行なうこととし、Ａ／Ｄ変換後の
ディジタル値の読み込み動作の制御のみを中央処理装置
８の割り込み処理ルーチンにより行なうこととしたの
で、Ａ／Ｄ変換の間の中央処理装置８の待ち状態が無く
なり、無駄な時間を発生することなく、中央処理装置８
のより少ない負担でアナログ−ディジタル変換の制御が
可能となる。
ルの切り換え、及びＡ／Ｄ変換器２の変換起動の動作制
御を、中央処理装置８とは非同期に制御手段３及び切り
換え制御手段４により行なうこととし、Ａ／Ｄ変換後の
ディジタル値の読み込み動作の制御のみを中央処理装置
８の割り込み処理ルーチンにより行なうこととしたの
で、Ａ／Ｄ変換の間の中央処理装置８の待ち状態が無く
なり、無駄な時間を発生することなく、中央処理装置８
のより少ない負担でアナログ−ディジタル変換の制御が
可能となる。
【００１３】また、本発明の第２の特徴のアナログ−デ
ィジタル変換制御装置では、図２に示す如く、カウンタ
４１により制御手段３からの時間情報を計数し、このカ
ウンタ４１出力をメモリ４２のアドレス入力として、メ
モリ４２の該アドレスに保持されているデータによって
アナログスイッチ１の切り換え制御を行なう。これによ
り、サンプリング時間に応じてアナログスイッチ１の切
り換え制御を行なうことができる。
ィジタル変換制御装置では、図２に示す如く、カウンタ
４１により制御手段３からの時間情報を計数し、このカ
ウンタ４１出力をメモリ４２のアドレス入力として、メ
モリ４２の該アドレスに保持されているデータによって
アナログスイッチ１の切り換え制御を行なう。これによ
り、サンプリング時間に応じてアナログスイッチ１の切
り換え制御を行なうことができる。
【００１４】
【実施例】次に、本発明に係る実施例を図面に基づいて
説明する。図１に本発明の一実施例に係るアナログ−デ
ィジタル変換制御装置の構成図を示す。同図において、
図４（従来例）と重複する部分には同一の符号を附す。
説明する。図１に本発明の一実施例に係るアナログ−デ
ィジタル変換制御装置の構成図を示す。同図において、
図４（従来例）と重複する部分には同一の符号を附す。
【００１５】図１において、本実施例のアナログ−ディ
ジタル変換制御装置は、複数のアナログ信号入力チャネ
ルＡＩ０〜ＡＩｎを切り換えて１つのアナログ信号ＡＤ
を供給するアナログスイッチ１と、アナログ信号ＡＤを
ディジタル信号ＤＤに変換するＡ／Ｄ変換器２と、Ａ／
Ｄ変換器２の出力を一時的に保持するラッチ６と、時間
を計数すると共にＡ／Ｄ変換器２の変換の起動制御を行
なうための変換開始信号ＣＳＴを出力するタイマ３と、
タイマ３からのサンプリング信号ＳＡＭによりＡ／Ｄ変
換器２に対して変換クロックを出力するタイミング発生
器５と、タイマ３からの時間情報に基づき制御信号ＣＳ
Ｗを生成して、アナログスイッチ１の切り換え制御を行
なうデコーダ４と、Ａ／Ｄ変換器２からの変換終了信号
ＣＥＮＤにより割り込み処理ルーチンに移行して、ラッ
チ６から変換後のディジタルデータをバスＢＵＳを介し
て読み込む中央処理装置（以下、ＣＰＵと略記する）８
とから構成されている。
ジタル変換制御装置は、複数のアナログ信号入力チャネ
ルＡＩ０〜ＡＩｎを切り換えて１つのアナログ信号ＡＤ
を供給するアナログスイッチ１と、アナログ信号ＡＤを
ディジタル信号ＤＤに変換するＡ／Ｄ変換器２と、Ａ／
Ｄ変換器２の出力を一時的に保持するラッチ６と、時間
を計数すると共にＡ／Ｄ変換器２の変換の起動制御を行
なうための変換開始信号ＣＳＴを出力するタイマ３と、
タイマ３からのサンプリング信号ＳＡＭによりＡ／Ｄ変
換器２に対して変換クロックを出力するタイミング発生
器５と、タイマ３からの時間情報に基づき制御信号ＣＳ
Ｗを生成して、アナログスイッチ１の切り換え制御を行
なうデコーダ４と、Ａ／Ｄ変換器２からの変換終了信号
ＣＥＮＤにより割り込み処理ルーチンに移行して、ラッ
チ６から変換後のディジタルデータをバスＢＵＳを介し
て読み込む中央処理装置（以下、ＣＰＵと略記する）８
とから構成されている。
【００１６】また、デコーダ４は、図２に示すように、
タイマ３からの時間情報を計数するカウンタ４１と、カ
ウンタ４１の出力をアドレス入力として、該アドレスに
保持されているデータによってアナログスイッチ１の切
り換え制御を行なうメモリ４２とから構成されている。
タイマ３からの時間情報を計数するカウンタ４１と、カ
ウンタ４１の出力をアドレス入力として、該アドレスに
保持されているデータによってアナログスイッチ１の切
り換え制御を行なうメモリ４２とから構成されている。
【００１７】次に、本実施例の動作を図３（２）を参照
して説明する。タイマ３から、ある一定時間間隔でＡ／
Ｄ変換信号ＣＴが出力される。デコーダ４はこの信号Ｃ
Ｔを受けて、アナログスイッチ１に対し信号ＣＳＷを出
力して、複数のアナログ信号入力チャネルＡＩ０〜ＡＩ
ｎの内１つのアナログ信号ＡＤを選択してＡ／Ｄ変換器
２に供給するよう制御する。
して説明する。タイマ３から、ある一定時間間隔でＡ／
Ｄ変換信号ＣＴが出力される。デコーダ４はこの信号Ｃ
Ｔを受けて、アナログスイッチ１に対し信号ＣＳＷを出
力して、複数のアナログ信号入力チャネルＡＩ０〜ＡＩ
ｎの内１つのアナログ信号ＡＤを選択してＡ／Ｄ変換器
２に供給するよう制御する。
【００１８】次に、タイマ３は、Ａ／Ｄ変換器２に対し
て変換開始信号ＣＳＴを出力し、Ａ／Ｄ変換器２を起動
する。同時に、タイミング発生器５に対してＡ／Ｄ変換
器２の変換クロック出力制御を行ない、Ａ／Ｄ変換器２
の変換動作の制御を行なう。
て変換開始信号ＣＳＴを出力し、Ａ／Ｄ変換器２を起動
する。同時に、タイミング発生器５に対してＡ／Ｄ変換
器２の変換クロック出力制御を行ない、Ａ／Ｄ変換器２
の変換動作の制御を行なう。
【００１９】Ａ／Ｄ変換器２は、変換が終了すると、変
換後のディジタル信号ＤＤをラッチ６に書き込むと共
に、ＣＰＵ８に対して変換終了信号ＣＥＮＤを出力す
る。ＣＰＵ８は、変換終了信号ＣＥＮＤにより割り込み
処理ルーチンに移行して、ラッチ６から変換後のディジ
タルデータをバスＢＵＳを介して読み込んで、割り込み
処理ルーチンを終了して通常の処理ルーチンに戻る。
換後のディジタル信号ＤＤをラッチ６に書き込むと共
に、ＣＰＵ８に対して変換終了信号ＣＥＮＤを出力す
る。ＣＰＵ８は、変換終了信号ＣＥＮＤにより割り込み
処理ルーチンに移行して、ラッチ６から変換後のディジ
タルデータをバスＢＵＳを介して読み込んで、割り込み
処理ルーチンを終了して通常の処理ルーチンに戻る。
【００２０】以上の動作は、連続して複数のアナログ信
号入力チャネルＡＩ０〜ＡＩｎを変換する場合にも、同
様に動作する。即ち、タイマ３より信号ＣＴが出力され
る毎に、アナログスイッチ１は自動的に切り換わり、順
々にチャネルを走査していく。
号入力チャネルＡＩ０〜ＡＩｎを変換する場合にも、同
様に動作する。即ち、タイマ３より信号ＣＴが出力され
る毎に、アナログスイッチ１は自動的に切り換わり、順
々にチャネルを走査していく。
【００２１】以上のように、本実施例によれば、タイマ
３からの信号ＣＴに基づき、デコーダ４によりアナログ
スイッチ１の切り換え制御を、また、タイマ３及びタイ
ミング発生器５によりＡ／Ｄ変換器２の変換の動作制御
を、それぞれＣＰＵ８とは非同期に行なう。つまり、Ａ
／Ｄ変換後のディジタル値の読み込み動作の制御のみを
ＣＰＵ８の割り込み処理ルーチンにより行なうこととな
る。従って、Ａ／Ｄ変換の間のＣＰＵ８の待ち状態が無
くなり、無駄な待ち時間を発生することなく、ＣＰＵ８
の割り込み処理ルーチンを瞬時に終了することができ
る。
３からの信号ＣＴに基づき、デコーダ４によりアナログ
スイッチ１の切り換え制御を、また、タイマ３及びタイ
ミング発生器５によりＡ／Ｄ変換器２の変換の動作制御
を、それぞれＣＰＵ８とは非同期に行なう。つまり、Ａ
／Ｄ変換後のディジタル値の読み込み動作の制御のみを
ＣＰＵ８の割り込み処理ルーチンにより行なうこととな
る。従って、Ａ／Ｄ変換の間のＣＰＵ８の待ち状態が無
くなり、無駄な待ち時間を発生することなく、ＣＰＵ８
の割り込み処理ルーチンを瞬時に終了することができ
る。
【００２２】
【発明の効果】以上説明したように、本発明によれば、
アナログスイッチのチャネルの切り換え、及びＡ／Ｄ変
換器の変換起動の動作制御を、中央処理装置とは非同期
に制御手段及び切り換え制御手段により行なうことと
し、Ａ／Ｄ変換後のディジタル値の読み込み動作の制御
のみを中央処理装置の割り込み処理ルーチンにより行な
うこととしたので、Ａ／Ｄ変換の間の中央処理装置の待
ち状態が無くなり、無駄な時間を発生することなく、中
央処理装置のより少ない割り込み処理時間でアナログ−
ディジタル変換の制御が可能なアナログ−ディジタル変
換制御装置を提供することができる。
アナログスイッチのチャネルの切り換え、及びＡ／Ｄ変
換器の変換起動の動作制御を、中央処理装置とは非同期
に制御手段及び切り換え制御手段により行なうことと
し、Ａ／Ｄ変換後のディジタル値の読み込み動作の制御
のみを中央処理装置の割り込み処理ルーチンにより行な
うこととしたので、Ａ／Ｄ変換の間の中央処理装置の待
ち状態が無くなり、無駄な時間を発生することなく、中
央処理装置のより少ない割り込み処理時間でアナログ−
ディジタル変換の制御が可能なアナログ−ディジタル変
換制御装置を提供することができる。
【００２３】また、中央処理装置の割り込み処理時間が
短縮されることにより、その短縮された時間だけ、中央
処理装置は他の処理を実行することが可能となり、中央
処理装置のアナログ−ディジタル変換に対する負担を大
きく低減させることができる。
短縮されることにより、その短縮された時間だけ、中央
処理装置は他の処理を実行することが可能となり、中央
処理装置のアナログ−ディジタル変換に対する負担を大
きく低減させることができる。
【図１】本発明の一実施例に係るアナログ−ディジタル
変換制御装置の構成図である。
変換制御装置の構成図である。
【図２】実施例のデコーダの詳細構成図である。
【図３】従来例及び実施例の動作を説明するタイミング
チャートであり、図３（１）は従来例、図３（２）は実
施例である。
チャートであり、図３（１）は従来例、図３（２）は実
施例である。
【図４】従来のアナログ−ディジタル変換制御装置の構
成図である。
成図である。
１，ＳＷ１〜ＳＷｎ…アナログスイッチ ２…Ａ／Ｄ変換器 ３…タイマ（制御手段） １０３…タイマ ４…デコーダ（切り換え制御手段） ４１…カウンタ ４２…メモリ ５，１０５…タイミング発生器 ６…ラッチ ８…ＣＰＵ（中央処理装置） ＡＩ０〜ＡＩｎ…アナログ信号入力チャネル ＡＤ…アナログ信号 ＤＤ…ディジタル信号 ＣＴ…Ａ／Ｄ変換信号 ＣＳＴ…変換開始信号 ＣＥＮＤ…変換終了信号 ＳＡＭ…サンプリング信号 ＣＳＷ…切り換え制御信号 ＢＵＳ…バス
Claims (2)
- 【請求項１】 複数のアナログ信号入力チャネル（ＡＩ
０〜ＡＩｎ）を切り換えて１つのアナログ信号（ＡＤ）
を供給するアナログスイッチ（１）と、前記アナログ信
号（ＡＤ）をディジタル信号（ＤＤ）に変換するＡ／Ｄ
変換器（２）と、時間を計数すると共に前記Ａ／Ｄ変換
器（２）の変換の起動制御を行なう制御手段（３）と、
前記制御手段（３）からの時間情報に基づき前記アナロ
グスイッチ（１）の切り換え制御を行なう切り換え制御
手段（４）と、前記Ａ／Ｄ変換器（２）からの変換が終
了した旨を示す信号（ＣＥＮＤ）により、割り込み処理
によって前記Ａ／Ｄ変換器（２）からの変換後のデータ
を読み込む中央処理装置（８）とを有することを特徴と
するアナログ−ディジタル変換制御装置。 - 【請求項２】 前記切り換え制御手段（４）は、前記制
御手段（３）からの時間情報を計数するカウンタ（４
１）と、前記カウンタ（４１）の出力をアドレス入力と
して、該アドレスに保持されているデータによって前記
アナログスイッチ（１）の切り換え制御を行なうメモリ
（４２）とを有することを特徴とする請求項１に記載の
アナログ−ディジタル変換制御装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6267992A JPH05266218A (ja) | 1992-03-18 | 1992-03-18 | アナログ−ディジタル変換制御装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6267992A JPH05266218A (ja) | 1992-03-18 | 1992-03-18 | アナログ−ディジタル変換制御装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH05266218A true JPH05266218A (ja) | 1993-10-15 |
Family
ID=13207215
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP6267992A Pending JPH05266218A (ja) | 1992-03-18 | 1992-03-18 | アナログ−ディジタル変換制御装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH05266218A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US8046087B2 (en) | 2003-11-04 | 2011-10-25 | Hitachi, Ltd. | Electronic controller for power converter and motor drive circuit |
-
1992
- 1992-03-18 JP JP6267992A patent/JPH05266218A/ja active Pending
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US8046087B2 (en) | 2003-11-04 | 2011-10-25 | Hitachi, Ltd. | Electronic controller for power converter and motor drive circuit |
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