JPH0664517B2 - ホールド型アナログ入力データの取込方式 - Google Patents
ホールド型アナログ入力データの取込方式Info
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- JPH0664517B2 JPH0664517B2 JP63107275A JP10727588A JPH0664517B2 JP H0664517 B2 JPH0664517 B2 JP H0664517B2 JP 63107275 A JP63107275 A JP 63107275A JP 10727588 A JP10727588 A JP 10727588A JP H0664517 B2 JPH0664517 B2 JP H0664517B2
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Description
【発明の詳細な説明】 〔産業上の利用分野〕 この発明は、多数チャンネルのアナログ入力を同時にサ
ンプリングし、Ａ／Ｄ変換するホールド型アナログ入力
カードにおけるアナログ入力データの取込方式に関す
る。
ンプリングし、Ａ／Ｄ変換するホールド型アナログ入力
カードにおけるアナログ入力データの取込方式に関す
る。
一般の多チャンネルアナログ入力カードは、第４図に示
すように、例えば16チャンネルのアナログデータ入力チ
ャンネルCH0〜CH15を有するマルチプレクサ１と、その
出力が供給されるサンプル／ホールド回路２と、そのサ
ンプル／ホールドした入力アナログデータをディジタル
データに変換するＡ／Ｄ変換器３と、そのディジタルデ
ータを格納し且つバス６を介してデータが読出されるデ
ータレジスタ４とを有し、これらマルチプレクサ１、サ
ンプル／ホールド回路２、Ａ／Ｄ変換データ器３及びデ
ータレジスタ４が制御部５によって制御される。
すように、例えば16チャンネルのアナログデータ入力チ
ャンネルCH0〜CH15を有するマルチプレクサ１と、その
出力が供給されるサンプル／ホールド回路２と、そのサ
ンプル／ホールドした入力アナログデータをディジタル
データに変換するＡ／Ｄ変換器３と、そのディジタルデ
ータを格納し且つバス６を介してデータが読出されるデ
ータレジスタ４とを有し、これらマルチプレクサ１、サ
ンプル／ホールド回路２、Ａ／Ｄ変換データ器３及びデ
ータレジスタ４が制御部５によって制御される。
すなわち、制御部６は、第５図に示すように、先ず時点
t1で第５図（ａ）に示すように、マルチプレクサ１でチ
ャンネルCH0を選択してアナログ入力データを読込み、
これをサンプル／ホールド回路２でサンプル／ホールド
すると共に、サンプル／ホールドされたアナログ入力デ
ータをＡ／Ｄ変換器３でディジタルデータに変換し、こ
の変換されたディジタルデータを第５図（ｂ）に示す如
くデータレジスタ４に格納する。次いで、Ａ／Ｄ変換が
終了した時点でチャンネルCH1のアナログ入力データを
読込み、上記と同様の処理を行ってＡ／Ｄ変換したディ
ジタルデータをデータレジスタ４にセットし、以下順次
チャンネルCH2〜CH15のアナログ入力データをディジタ
ル変換してデータレジスタ４に格納する。そして、デー
タレジスタ４に格納された各チャンネルCH0〜CH15に対
応するディジタルデータが第５図（ｃ）に示す如く図示
しない処理装置によってバス５を介して読出されると、
その読出し開始後の時点で再度アナログ入力データの取
込みを開始する。
t1で第５図（ａ）に示すように、マルチプレクサ１でチ
ャンネルCH0を選択してアナログ入力データを読込み、
これをサンプル／ホールド回路２でサンプル／ホールド
すると共に、サンプル／ホールドされたアナログ入力デ
ータをＡ／Ｄ変換器３でディジタルデータに変換し、こ
の変換されたディジタルデータを第５図（ｂ）に示す如
くデータレジスタ４に格納する。次いで、Ａ／Ｄ変換が
終了した時点でチャンネルCH1のアナログ入力データを
読込み、上記と同様の処理を行ってＡ／Ｄ変換したディ
ジタルデータをデータレジスタ４にセットし、以下順次
チャンネルCH2〜CH15のアナログ入力データをディジタ
ル変換してデータレジスタ４に格納する。そして、デー
タレジスタ４に格納された各チャンネルCH0〜CH15に対
応するディジタルデータが第５図（ｃ）に示す如く図示
しない処理装置によってバス５を介して読出されると、
その読出し開始後の時点で再度アナログ入力データの取
込みを開始する。
しかしながら、この一般の多チャンネルアナログ入力カ
ードにあっては、データレジスタ４の読出し動作で常に
最新のアナログ入力データをＡ／Ｄ変換したディジタル
データを読出せるが、各入力チャンネルCH0〜CH15のサ
ンプル時刻が異なるため、アナログ入力データの同時性
を確保することができないという欠点があった。
ードにあっては、データレジスタ４の読出し動作で常に
最新のアナログ入力データをＡ／Ｄ変換したディジタル
データを読出せるが、各入力チャンネルCH0〜CH15のサ
ンプル時刻が異なるため、アナログ入力データの同時性
を確保することができないという欠点があった。
この欠点を解決するために、従来、多チャンネルのアナ
ログ入力データを同時に取込むようにしたホールド型ア
ナログ入力カードが提案されている。
ログ入力データを同時に取込むようにしたホールド型ア
ナログ入力カードが提案されている。
このホールド型アナログ入力カードは、第６図に示すよ
うに、前記第４図のサンプル／ホールド回路２が省略さ
れ、これに代えて各入力チャンネルCH0〜CH15及びマル
チプレクサ１間に個別にサンプル／ホールド回路SH0〜S
H15が介挿され、且つバス６を介して外部コマンドがコ
マンドレジスタ７に入力され、このコマンドレジスタ７
に入力された外部コマンがサンプル／ホールド回路SH0
〜SH15及び制御部５に供給されることを除いては、第４
図と同様の構成を有する。
うに、前記第４図のサンプル／ホールド回路２が省略さ
れ、これに代えて各入力チャンネルCH0〜CH15及びマル
チプレクサ１間に個別にサンプル／ホールド回路SH0〜S
H15が介挿され、且つバス６を介して外部コマンドがコ
マンドレジスタ７に入力され、このコマンドレジスタ７
に入力された外部コマンがサンプル／ホールド回路SH0
〜SH15及び制御部５に供給されることを除いては、第４
図と同様の構成を有する。
而して、第７図（ａ）に示すように、外部コマンドがバ
ス６を介してコマンドレジスタ７に入力されると、これ
に応じて各サンプル／ホールド回路SH0〜SH15で各チャ
ンネルCH0〜CH15に供給されているアナログ入力データ
をサンプル／ホールドし、その後制御部６によって第７
図（ｂ）に示すように各サンプル／ホールド回路SH0〜S
H15にホールドされているアナログ入力データをマルチ
プレクサ１を介して順次Ａ／Ｄ変換器３に供給してディ
ジタルデータに変換して、これを第７図（ｃ）に示すよ
うにデータレジスタ４に格納し、このデータレジスタ４
に格納された各チャンネルCH0〜CH15のアナログ入力デ
ータに対応するディジタルデータが第７図（ｄ）に示す
ように、バス６を介して続出される。
ス６を介してコマンドレジスタ７に入力されると、これ
に応じて各サンプル／ホールド回路SH0〜SH15で各チャ
ンネルCH0〜CH15に供給されているアナログ入力データ
をサンプル／ホールドし、その後制御部６によって第７
図（ｂ）に示すように各サンプル／ホールド回路SH0〜S
H15にホールドされているアナログ入力データをマルチ
プレクサ１を介して順次Ａ／Ｄ変換器３に供給してディ
ジタルデータに変換して、これを第７図（ｃ）に示すよ
うにデータレジスタ４に格納し、このデータレジスタ４
に格納された各チャンネルCH0〜CH15のアナログ入力デ
ータに対応するディジタルデータが第７図（ｄ）に示す
ように、バス６を介して続出される。
しかしながら、上記従来のホールド型アナログ入力カー
ドにあっては、バスを介して入力される外部コマンドに
よって、各チャンネルのアナログ入力データを同時にサ
ンプル／ホールドするので、アナログ入力データの同時
性を確保することができるが、処理装置側から外部コマ
ンドをバスを介して供給する必要があると共に、外部コ
マンドが入力されてからアナログ入力データのサンプル
／ホールド及びＡ／Ｄ変換を行うので、アナログ入力デ
ータを読取るための手続きが煩雑となるという未解決の
課題があった。
ドにあっては、バスを介して入力される外部コマンドに
よって、各チャンネルのアナログ入力データを同時にサ
ンプル／ホールドするので、アナログ入力データの同時
性を確保することができるが、処理装置側から外部コマ
ンドをバスを介して供給する必要があると共に、外部コ
マンドが入力されてからアナログ入力データのサンプル
／ホールド及びＡ／Ｄ変換を行うので、アナログ入力デ
ータを読取るための手続きが煩雑となるという未解決の
課題があった。
そこで、この発明は、上記従来例の未解決の課題に着目
してなされたものであり、変換コマンドを入力すること
なく、同時にサンプル／ホールドしたアナログ入力デー
タを取込むことができると共に、最新のアナログ入力デ
ータの取込みを行うことができるホールド型アナログ入
力データの取込方式を提供することを目的としている。
してなされたものであり、変換コマンドを入力すること
なく、同時にサンプル／ホールドしたアナログ入力デー
タを取込むことができると共に、最新のアナログ入力デ
ータの取込みを行うことができるホールド型アナログ入
力データの取込方式を提供することを目的としている。
上記目的を達成するために、この発明は、多数チャンネ
ルのアナログ入力を同時にサンプリングし、Ａ／Ｄ変換
するホールド型アナログ入力カードにおいて、最後のチ
ャンネルのＡ／Ｄ変換データ読出し時にその時実行され
ている変換動作をキャンセルすると共に、新たなアナロ
グ入力データのホールド及びＡ／Ｄ変換を開始し、且つ
Ａ／Ｄ変換データの読出し中であるか否かを判定し、デ
ータ読出中であるときには新たなアナログ入力データの
ホールド及びＡ／Ｄ変換を中止し、データ読出中でない
ときには自動的に新たなアナログ入力データのホールド
及びＡ／Ｄ変換を行うようにしたことを特徴としてい
る。
ルのアナログ入力を同時にサンプリングし、Ａ／Ｄ変換
するホールド型アナログ入力カードにおいて、最後のチ
ャンネルのＡ／Ｄ変換データ読出し時にその時実行され
ている変換動作をキャンセルすると共に、新たなアナロ
グ入力データのホールド及びＡ／Ｄ変換を開始し、且つ
Ａ／Ｄ変換データの読出し中であるか否かを判定し、デ
ータ読出中であるときには新たなアナログ入力データの
ホールド及びＡ／Ｄ変換を中止し、データ読出中でない
ときには自動的に新たなアナログ入力データのホールド
及びＡ／Ｄ変換を行うようにしたことを特徴としてい
る。
この発明においては、最後のチャンネルのデータ読出し
時に、その時のＡ／Ｄ変換動作をキャンセルし、新たに
多チャンネルの各アナログ入力データを同時にサンプル
／ホールドし、次いでサンプル／ホールドしたアナログ
入力データを時間順次にＡ／Ｄ変換して、その変換デー
タを格納する。そして、変換データが読出中であるか否
かを判定し、読出中であるときには、データの更新即ち
新たなアナログ入力データのサンプル／ホールドを中止
し、読出中でないときには、自動的にサイクリックにホ
ールド及びＡ／Ｄ変換を行うことによって、変換コマン
ドを必要とすることがないと共に、最新のアナログ入力
データの取込みを行うことができ、最後のチャンネルを
アクセスしたときにホールド・Ａ／Ｄ変換起動を行える
ので、プログラムで指示した時点のデータを取込むこと
ができる。
時に、その時のＡ／Ｄ変換動作をキャンセルし、新たに
多チャンネルの各アナログ入力データを同時にサンプル
／ホールドし、次いでサンプル／ホールドしたアナログ
入力データを時間順次にＡ／Ｄ変換して、その変換デー
タを格納する。そして、変換データが読出中であるか否
かを判定し、読出中であるときには、データの更新即ち
新たなアナログ入力データのサンプル／ホールドを中止
し、読出中でないときには、自動的にサイクリックにホ
ールド及びＡ／Ｄ変換を行うことによって、変換コマン
ドを必要とすることがないと共に、最新のアナログ入力
データの取込みを行うことができ、最後のチャンネルを
アクセスしたときにホールド・Ａ／Ｄ変換起動を行える
ので、プログラムで指示した時点のデータを取込むこと
ができる。
以下、この発明の実施例を図面に基づいて説明する。
第１図はこの発明の一実施例を示すブロック図である。
図中、SH0〜SH15は各チャンネルCH0〜CH15に供給される
アナログ入力データをサンプル／ホールドするサンプル
／ホールド回路であって、これらサンプル／ホールド回
路SH0〜SH15でサンプル／ホールドされたアナログ入力
データがマルチペレクサ１で順次選択されてＡ／Ｄ変換
器２に入力され、このＡ／Ｄ変換器２で変換されたディ
ジタルデータが制御部５によって制御される入力側選択
回路８を介してデータレジスタ4a又は4bに格納される。
また、各データレジスタ4a,4bに格納されているディジ
タルデータは、制御部５によって制御される出力側選択
回路９及び伝送ドライバ10を介してバス６に読出され
る。ここで、選択回路８及び９は、それぞれ常閉スイッ
チ8a,9b及び常閉スイッチ8b,9aを有し、これらスイッチ
が制御部５からの切換信号によってバンク切換えされ
る。
アナログ入力データをサンプル／ホールドするサンプル
／ホールド回路であって、これらサンプル／ホールド回
路SH0〜SH15でサンプル／ホールドされたアナログ入力
データがマルチペレクサ１で順次選択されてＡ／Ｄ変換
器２に入力され、このＡ／Ｄ変換器２で変換されたディ
ジタルデータが制御部５によって制御される入力側選択
回路８を介してデータレジスタ4a又は4bに格納される。
また、各データレジスタ4a,4bに格納されているディジ
タルデータは、制御部５によって制御される出力側選択
回路９及び伝送ドライバ10を介してバス６に読出され
る。ここで、選択回路８及び９は、それぞれ常閉スイッ
チ8a,9b及び常閉スイッチ8b,9aを有し、これらスイッチ
が制御部５からの切換信号によってバンク切換えされ
る。
そして、サンプル／ホールド回路SH0〜SH15、マルチプ
レクサ１、Ａ／Ｄ変換器４及び選択回路8,9が制御部５
によって制御される。
レクサ１、Ａ／Ｄ変換器４及び選択回路8,9が制御部５
によって制御される。
制御部５は、第２図に示すように、マルチプレクサ１及
びＡ／Ｄ変換器３を制御し、且つ最後のチャンネルCH15
のＡ／Ｄ変換が終了した時点で変換完了信号S1を出力す
る中央処理装置5aと、バス６を介して外部の処理装置
（図示せず）から供給されるデータレジスタ4a,4bに格
納されている最初のチャンネルCH0及び最後のチャンネ
ルCH15のアナログ入力信号に対応するディジタルデータ
を読出すためのデータ読出制御信号C0及びC15がそれぞ
れセット側及びリセット側に入力されるRS型フリップフ
ロップ5bと、中央処理装置5aからの変換完了信号S1がセ
ット側に、後述するAND回路15dの出力信号がリセット側
にそれぞれ入力されるRS型フリップフロップ5cと、フリ
ップフロップ5bの肯定出力が一方の反転入力側に、フリ
ップフロップ5cの肯定出力が他方の入力側に供給される
AND回路5dと、このAND回路5dの出力及び前記データ読出
制御信号C15が入力されるOR回路5eとを備えており、AND
回路5dから選択回路8,9を制御する切換制御信号S2が、O
R回路5eからサンプル／ホールド回路SH0〜SH15を作動さ
せるホールド信号S3がそれぞれ出力され、切換制御信号
S2がT0入力側を倫理値“1"に維持したＴ型フリップフロ
ップ11のＴ入力側に供給され、このＴ型フリップフロッ
プ11の肯定出力がスイッチ8a,9bに、否定出力がスイッ
チ8b及び9bに供給される。
びＡ／Ｄ変換器３を制御し、且つ最後のチャンネルCH15
のＡ／Ｄ変換が終了した時点で変換完了信号S1を出力す
る中央処理装置5aと、バス６を介して外部の処理装置
（図示せず）から供給されるデータレジスタ4a,4bに格
納されている最初のチャンネルCH0及び最後のチャンネ
ルCH15のアナログ入力信号に対応するディジタルデータ
を読出すためのデータ読出制御信号C0及びC15がそれぞ
れセット側及びリセット側に入力されるRS型フリップフ
ロップ5bと、中央処理装置5aからの変換完了信号S1がセ
ット側に、後述するAND回路15dの出力信号がリセット側
にそれぞれ入力されるRS型フリップフロップ5cと、フリ
ップフロップ5bの肯定出力が一方の反転入力側に、フリ
ップフロップ5cの肯定出力が他方の入力側に供給される
AND回路5dと、このAND回路5dの出力及び前記データ読出
制御信号C15が入力されるOR回路5eとを備えており、AND
回路5dから選択回路8,9を制御する切換制御信号S2が、O
R回路5eからサンプル／ホールド回路SH0〜SH15を作動さ
せるホールド信号S3がそれぞれ出力され、切換制御信号
S2がT0入力側を倫理値“1"に維持したＴ型フリップフロ
ップ11のＴ入力側に供給され、このＴ型フリップフロッ
プ11の肯定出力がスイッチ8a,9bに、否定出力がスイッ
チ8b及び9bに供給される。
また、伝送ドライバー10には、バス６を介して供給され
るデータ読出制御信号が入力され、このデータ読出制御
信号に応じてデータレジスタ4a又は4bに格納されている
ディジタルデータをバス６に送出する。
るデータ読出制御信号が入力され、このデータ読出制御
信号に応じてデータレジスタ4a又は4bに格納されている
ディジタルデータをバス６に送出する。
次に、上記実施例の動作を第３図のタイムチャートを伴
って説明する。
って説明する。
今、制御部５のフリップフロップ5b及び5cが共にリセッ
ト状態にあるものとして、この状態で、外部の処理装置
からバス６を介して最初のチャンネルCH0に対応するデ
ィジタルデータを読み出すためのデータ読出制御信号C0
が第３図（ａ）に示すように、時点t1で入力されると、
このデータ読出制御信号C0によってフリップフロップ5b
が第３図（ｂ）に示す如くセットされ、その肯定出力が
論理値“1"となるが、フリップフロップ5cの肯定出力は
論理値“0"を維持しているので、AND回路5dの出力即ち
切換制御信号S2は第３図（ｃ）に示す如く論理値“0"を
維持し、入力側選択回路８はデータレジスタ4aを選択
し、出力側選択回路９はデータレジスタ4bを選択する。
このため、データレジスタ4bに格納されているチャンネ
ルCH0に対応するディジタルデータが伝送ドライバー10
を介してバス６に送出されるが、このときのデータレジ
スタ4bに格納されているディジタルデータは不定である
ので、処理装置側でキャンセルする。
ト状態にあるものとして、この状態で、外部の処理装置
からバス６を介して最初のチャンネルCH0に対応するデ
ィジタルデータを読み出すためのデータ読出制御信号C0
が第３図（ａ）に示すように、時点t1で入力されると、
このデータ読出制御信号C0によってフリップフロップ5b
が第３図（ｂ）に示す如くセットされ、その肯定出力が
論理値“1"となるが、フリップフロップ5cの肯定出力は
論理値“0"を維持しているので、AND回路5dの出力即ち
切換制御信号S2は第３図（ｃ）に示す如く論理値“0"を
維持し、入力側選択回路８はデータレジスタ4aを選択
し、出力側選択回路９はデータレジスタ4bを選択する。
このため、データレジスタ4bに格納されているチャンネ
ルCH0に対応するディジタルデータが伝送ドライバー10
を介してバス６に送出されるが、このときのデータレジ
スタ4bに格納されているディジタルデータは不定である
ので、処理装置側でキャンセルする。
このとき、AND回路5dから出力される切換制御信号S2が
論理値“0"であり、且つ最後のチャンネルCH15に対応す
るデータ読出制御信号C15が入力されていないので、OR
回路5eから出力されるホールド信号S3も論理値“0"を維
持し、これがサンプル／ホールド回路SH0〜SH15に供給
されるので、各サンプル／ホールド回路SH0〜SH15は各
チャンネルCH0〜CH15のアナログ入力データの取込みを
停止している。
論理値“0"であり、且つ最後のチャンネルCH15に対応す
るデータ読出制御信号C15が入力されていないので、OR
回路5eから出力されるホールド信号S3も論理値“0"を維
持し、これがサンプル／ホールド回路SH0〜SH15に供給
されるので、各サンプル／ホールド回路SH0〜SH15は各
チャンネルCH0〜CH15のアナログ入力データの取込みを
停止している。
そして、処理装置側から順次データ読出制御信号がバス
６を介して入力されることに応じてデータレジスタ4bに
格納されている対応するディジタルデータがバス６に送
出され、最後のチャンネルCH15に対応するデータ読出制
御信号C15が第３図（ａ）に示す如く時点t2でバス６を
介して入力されると、これに応じてフリップフロップ5b
が第３図（ｂ）に示す如くリセット状態となり、その肯
定出力が論理値“0"となる。一方、最後のデータ読出制
御信号C15がOR回路5eに供給されるので、このOR回路5e
から第３図（ｄ）に示す如くホールド信号S3がサンプル
／ホールド回路CH0〜SH15に出力され、各サンプル／ホ
ールド回路SH0〜SH15で各チャンネルCH0〜CH15に供給さ
れているアナログ入力データをサンプル／ホールドす
る。その後、中央処理装置5aからの制御信号によってマ
ルチプレクサ１が駆動されて、各サンプル／ホールド回
路SH0〜SH15にホールドされたアナログ入力データが順
次Ａ／Ｄ変換器３に入力され、このＡ／Ｄ変換器３が同
様に中央処理装置5aによって作動されて、アナログ入力
データをディジタルデータに変換し、その変換処理が終
了する毎に変換データを選択回路８のスイッチ8aを介し
て第３図（ｆ）に示す如くデータレジスタ4aに格納す
る。
６を介して入力されることに応じてデータレジスタ4bに
格納されている対応するディジタルデータがバス６に送
出され、最後のチャンネルCH15に対応するデータ読出制
御信号C15が第３図（ａ）に示す如く時点t2でバス６を
介して入力されると、これに応じてフリップフロップ5b
が第３図（ｂ）に示す如くリセット状態となり、その肯
定出力が論理値“0"となる。一方、最後のデータ読出制
御信号C15がOR回路5eに供給されるので、このOR回路5e
から第３図（ｄ）に示す如くホールド信号S3がサンプル
／ホールド回路CH0〜SH15に出力され、各サンプル／ホ
ールド回路SH0〜SH15で各チャンネルCH0〜CH15に供給さ
れているアナログ入力データをサンプル／ホールドす
る。その後、中央処理装置5aからの制御信号によってマ
ルチプレクサ１が駆動されて、各サンプル／ホールド回
路SH0〜SH15にホールドされたアナログ入力データが順
次Ａ／Ｄ変換器３に入力され、このＡ／Ｄ変換器３が同
様に中央処理装置5aによって作動されて、アナログ入力
データをディジタルデータに変換し、その変換処理が終
了する毎に変換データを選択回路８のスイッチ8aを介し
て第３図（ｆ）に示す如くデータレジスタ4aに格納す
る。
そして、最後のチャンネルCH15のアナログ入力データに
対するＡ／Ｄ変換処理が終了した時点t3で第３図（ｈ）
に示す如く中央処理装置5aから変換完了信号S1がフリッ
プフロップ5cに出力され、このためフリップフロップ5c
がセット状態となり、その肯定出力が論理値“1"に反転
する。したがって、AND回路5dから第３図（ｃ）に示す
如く論理値“1"の切換制御信号S2が出力され、これによ
ってＴ型フリップフロップ11の出力が反転し、各選択回
路8,9のスイッチ8a,8b,9a,9bが第３図（ｉ），（ｊ），
（ｋ），（ｌ）に示すように切り換えられる。
対するＡ／Ｄ変換処理が終了した時点t3で第３図（ｈ）
に示す如く中央処理装置5aから変換完了信号S1がフリッ
プフロップ5cに出力され、このためフリップフロップ5c
がセット状態となり、その肯定出力が論理値“1"に反転
する。したがって、AND回路5dから第３図（ｃ）に示す
如く論理値“1"の切換制御信号S2が出力され、これによ
ってＴ型フリップフロップ11の出力が反転し、各選択回
路8,9のスイッチ8a,8b,9a,9bが第３図（ｉ），（ｊ），
（ｋ），（ｌ）に示すように切り換えられる。
このように、AND回路5dから論理値“1"の切換制御信号S
2が出力されると、これがフリップフロップ5cのリセッ
ト側に供給されるので、フリップフロップ5cがリセット
状態となり、これに応じてAND回路5dの切換制御信号S2
も論理値“0"となり、AND回路5dから出力される切換制
御信号S2は第３図（ｃ）に示す如くパルス状信号とな
る。
2が出力されると、これがフリップフロップ5cのリセッ
ト側に供給されるので、フリップフロップ5cがリセット
状態となり、これに応じてAND回路5dの切換制御信号S2
も論理値“0"となり、AND回路5dから出力される切換制
御信号S2は第３図（ｃ）に示す如くパルス状信号とな
る。
また、AND回路5dのパルス状切換信号S2がOR回路5eに供
給されるので、このOR回路5eから第３図（ｄ）に示す如
くホールド信号S3がサンプル／ホールド回路SH0〜SH15
に出力され、前述した時点t2と同様に、各チャンネルCH
0〜CH15のアナログ入力データが同時にホールドされ
る。その後、中央処理装置5aによってマルチプレクサ１
及びＡ／Ｄ変換器３が作動されて、アナログ入力データ
がＡ／Ｄ変換され、その変換ディジタルデータが入力側
選択回路８のスイッチ8bを通じてデータレジスタ4bに格
納される。
給されるので、このOR回路5eから第３図（ｄ）に示す如
くホールド信号S3がサンプル／ホールド回路SH0〜SH15
に出力され、前述した時点t2と同様に、各チャンネルCH
0〜CH15のアナログ入力データが同時にホールドされ
る。その後、中央処理装置5aによってマルチプレクサ１
及びＡ／Ｄ変換器３が作動されて、アナログ入力データ
がＡ／Ｄ変換され、その変換ディジタルデータが入力側
選択回路８のスイッチ8bを通じてデータレジスタ4bに格
納される。
その後、Ａ／Ｄ変換器３が動作中の時点t4で外部の処理
装置からデータ読出制御信号C0が入力されると、このデ
ータ読出制御信号C0によってフリップフロップ5bがセッ
ト状態となり、AND回路5dの出力の論理値“1"への反転
が禁止されると共に、前回のホールド・変換動作でデー
タレジスタ4aに格納されている各チャンネルCH0〜CH15
のアナログ入力データに対応するディジタルデータが伝
送ドライバー11を介してバス６に送出される。
装置からデータ読出制御信号C0が入力されると、このデ
ータ読出制御信号C0によってフリップフロップ5bがセッ
ト状態となり、AND回路5dの出力の論理値“1"への反転
が禁止されると共に、前回のホールド・変換動作でデー
タレジスタ4aに格納されている各チャンネルCH0〜CH15
のアナログ入力データに対応するディジタルデータが伝
送ドライバー11を介してバス６に送出される。
そして、最後のデータ読出制御信号C15が入力された時
点t5で、中央処理装置5aからＡ／Ｄ変換器３に対してＡ
／Ｄ変換をキャンセルする制御信号が出力され、Ａ／Ｄ
変換動作を中止すると共に、OR回路5eからホールド信号
S3が出力され、サンプル／ホールド回路SH0〜SH15で各
チャンネルCH0〜CH15に供給されているアナログ入力デ
ータを新たにサンプル／ホールドし、その後中央処理装
置5aによってホールドされたアナログ入力データをＡ／
Ｄ変換器３でディジタルデータに変換し、これをデータ
レジスタ4bに格納する。
点t5で、中央処理装置5aからＡ／Ｄ変換器３に対してＡ
／Ｄ変換をキャンセルする制御信号が出力され、Ａ／Ｄ
変換動作を中止すると共に、OR回路5eからホールド信号
S3が出力され、サンプル／ホールド回路SH0〜SH15で各
チャンネルCH0〜CH15に供給されているアナログ入力デ
ータを新たにサンプル／ホールドし、その後中央処理装
置5aによってホールドされたアナログ入力データをＡ／
Ｄ変換器３でディジタルデータに変換し、これをデータ
レジスタ4bに格納する。
そして、時点t6で最後のディジタルデータの格納が終了
すると、前記時点t3と同様に中央処理装置5aから変換完
了信号S1が出力され、各選択回路8,9のスイッチが切換
えられると共に、サンプル／ホールド回路SH0〜SH15で
アナログ入力データをホールドし、これらをＡ／Ｄ変換
したディジタルデータを順次データレジスタ4aに更新記
憶する。
すると、前記時点t3と同様に中央処理装置5aから変換完
了信号S1が出力され、各選択回路8,9のスイッチが切換
えられると共に、サンプル／ホールド回路SH0〜SH15で
アナログ入力データをホールドし、これらをＡ／Ｄ変換
したディジタルデータを順次データレジスタ4aに更新記
憶する。
その後、最後のディジタルデータをデータレジスタ4aに
格納する前の時点t7で外部の処理装置からデータ読出制
御信号C0が入力されると、これに応じてフリップフロッ
プ5bがセット状態となると共に、データレジスタ4bに格
納されている前回の処理時のディジタルデータが選択回
路９のスイッチ9b及び伝送ドライバー10を介してバス６
に送出される。
格納する前の時点t7で外部の処理装置からデータ読出制
御信号C0が入力されると、これに応じてフリップフロッ
プ5bがセット状態となると共に、データレジスタ4bに格
納されている前回の処理時のディジタルデータが選択回
路９のスイッチ9b及び伝送ドライバー10を介してバス６
に送出される。
その後、時点t8でＡ／Ｄ変換処理が終了すると、中央処
理装置5aから変換完了信号S1が出力されてフリップフロ
ップ5cがセットされるが、この時点t8では、フリップフ
ロップ5bがセットされているので、AND回路5dから出力
される切換制御信号S2は第３図（ｃ）に示す如く論理値
“0"を維持し、データの更新即ちサンプル／ホールド回
路SH0〜SH15でのアナログ入力データのサンプル／ホー
ルドは行われない。
理装置5aから変換完了信号S1が出力されてフリップフロ
ップ5cがセットされるが、この時点t8では、フリップフ
ロップ5bがセットされているので、AND回路5dから出力
される切換制御信号S2は第３図（ｃ）に示す如く論理値
“0"を維持し、データの更新即ちサンプル／ホールド回
路SH0〜SH15でのアナログ入力データのサンプル／ホー
ルドは行われない。
その後、時点t9で最後のデータ読出制御信号が入力され
ると、これによってOR回路5eからホールド信号S3が出力
されて、新たなアナログ入力データのサンプル／ホール
ドが行われ、そのＡ／Ｄ変換されたディジタルデータが
データレジスタ4aに格納され、そのＡ／Ｄ変換処理が終
了した時点t10でAND回路5dから論理値“1"の切換制御信
号S2が出力されて、選択回路8,9のスイッチが切換えら
れ、次のサンプル／ホールドされたアナログ入力データ
が順次Ａ／Ｄ変換されてデータレジスタ4bに格納され
る。
ると、これによってOR回路5eからホールド信号S3が出力
されて、新たなアナログ入力データのサンプル／ホール
ドが行われ、そのＡ／Ｄ変換されたディジタルデータが
データレジスタ4aに格納され、そのＡ／Ｄ変換処理が終
了した時点t10でAND回路5dから論理値“1"の切換制御信
号S2が出力されて、選択回路8,9のスイッチが切換えら
れ、次のサンプル／ホールドされたアナログ入力データ
が順次Ａ／Ｄ変換されてデータレジスタ4bに格納され
る。
このように、上記実施例によると、外部の処理装置から
データ読出制御信号が入力されず、データの読出しを行
っていないときには、サンプル／ホールド回路SH0〜SH
15で同時にサンプル／ホールドされたアナログ入力デー
タがＡ／Ｄ変換されて、データレジスタ4a,4bに交互に
自動的に更新格納され、外部の処理装置からデータ読出
制御信号が入力されたときに、前回の処理によって正常
にディジタルデータが格納されているデータレジスタか
らディジタルデータの読出しが行われるので、最新のＡ
／Ｄ変換データを取込むことができる。しかも、このデ
ータ読出時にＡ／Ｄ変換処理中であるときには、この処
理がキャンセルされ、最後のデータ読出制御信号が入力
されたときに新たにアナログ入力データを同時にサンプ
ル／ホールドするので、全チャンネルのアナログ入力デ
ータの同時性を確保することができると共に、ホールド
型アナログ入力カード本来のバス６からのホールド動作
を妨げることがない。
データ読出制御信号が入力されず、データの読出しを行
っていないときには、サンプル／ホールド回路SH0〜SH
15で同時にサンプル／ホールドされたアナログ入力デー
タがＡ／Ｄ変換されて、データレジスタ4a,4bに交互に
自動的に更新格納され、外部の処理装置からデータ読出
制御信号が入力されたときに、前回の処理によって正常
にディジタルデータが格納されているデータレジスタか
らディジタルデータの読出しが行われるので、最新のＡ
／Ｄ変換データを取込むことができる。しかも、このデ
ータ読出時にＡ／Ｄ変換処理中であるときには、この処
理がキャンセルされ、最後のデータ読出制御信号が入力
されたときに新たにアナログ入力データを同時にサンプ
ル／ホールドするので、全チャンネルのアナログ入力デ
ータの同時性を確保することができると共に、ホールド
型アナログ入力カード本来のバス６からのホールド動作
を妨げることがない。
なお、上記実施例においては、データレジスタを２つ設
け、これらを制御部５で切換えるようにした場合につい
て説明したが、これに限定されるものではなく、データ
レジスタ４を１つとし、且つＡ／Ｄ変換したディジタル
データを中央処理装置5aの内部レジスタに格納し、AND
回路5dから出力されるレジスタ切換信号のタイミングで
内部レジスタに格納されているデータをデータレジスタ
に転送するようにしてもよい。
け、これらを制御部５で切換えるようにした場合につい
て説明したが、これに限定されるものではなく、データ
レジスタ４を１つとし、且つＡ／Ｄ変換したディジタル
データを中央処理装置5aの内部レジスタに格納し、AND
回路5dから出力されるレジスタ切換信号のタイミングで
内部レジスタに格納されているデータをデータレジスタ
に転送するようにしてもよい。
以上説明したように、この発明によれば、多チャンネル
のアナログ入力データを同時にサンプル／ホールドし、
これらをＡ／Ｄ変換処理したディジタルデータを読出し
たときに、その最後のチャンネルに対応するディジタル
データの読出時に、その時に行われているＡ／Ｄ変換動
作をキャンセルして新たなサンプル／ホールドを行って
Ａ／Ｄ変換を行うことにより、データの同時性を確保す
ることができ、且つデータの読出中であるか否かを判定
し、データの読出中であるときには、アナログ入力デー
タのサンプル／ホールドを中止してＡ／Ｄ変換データの
更新を行わないことで、外部から指示した時点でのアナ
ログ入力データの取込を行うことができ、データの読出
中でないときには、自動的にサンプル／ホールド及びＡ
／Ｄ変換処理を行うので、新たにデータを読出すとき
に、最新データを読出すことができるという効果が得ら
れる。
のアナログ入力データを同時にサンプル／ホールドし、
これらをＡ／Ｄ変換処理したディジタルデータを読出し
たときに、その最後のチャンネルに対応するディジタル
データの読出時に、その時に行われているＡ／Ｄ変換動
作をキャンセルして新たなサンプル／ホールドを行って
Ａ／Ｄ変換を行うことにより、データの同時性を確保す
ることができ、且つデータの読出中であるか否かを判定
し、データの読出中であるときには、アナログ入力デー
タのサンプル／ホールドを中止してＡ／Ｄ変換データの
更新を行わないことで、外部から指示した時点でのアナ
ログ入力データの取込を行うことができ、データの読出
中でないときには、自動的にサンプル／ホールド及びＡ
／Ｄ変換処理を行うので、新たにデータを読出すとき
に、最新データを読出すことができるという効果が得ら
れる。
【図面の簡単な説明】 第１図はこの発明の一実施例を示すブロック図、第２図
は制御部の具体的構成を示すブロック図、第３図はこの
発明の動作の説明に供する信号波形図、第４図は一般的
なアナログ入力カードのブロック図、第５図は第４図の
動作の説明に供する信号波形図、第６図は従来のホール
ド型アナログ入力カードのブロック図、第７図は第６図
の動作の説明に供する信号波形図である。 図中、SH0〜SH15はサンプル／ホールド回路、１はマル
チプレクサ、３はＡ／Ｄ変換器、4a,4bはデータレジス
タ、５は制御部、5aは中央処理装置、5b,5cはRS型フリ
ップフロップ、5dはAND回路、5eはOR回路、６はバス、
8,9は選択回路、10は伝送ドライバーである。
は制御部の具体的構成を示すブロック図、第３図はこの
発明の動作の説明に供する信号波形図、第４図は一般的
なアナログ入力カードのブロック図、第５図は第４図の
動作の説明に供する信号波形図、第６図は従来のホール
ド型アナログ入力カードのブロック図、第７図は第６図
の動作の説明に供する信号波形図である。 図中、SH0〜SH15はサンプル／ホールド回路、１はマル
チプレクサ、３はＡ／Ｄ変換器、4a,4bはデータレジス
タ、５は制御部、5aは中央処理装置、5b,5cはRS型フリ
ップフロップ、5dはAND回路、5eはOR回路、６はバス、
8,9は選択回路、10は伝送ドライバーである。
Claims (1)
- 【請求項１】多数チャンネルのアナログ入力を個別に同
時にサンプルホールドし、該サンプルホールドしたアナ
ログ入力データを順次Ａ／Ｄ変換するようにしたホール
ド型アナログ入力カードにおいて、最後のチャンネルの
Ａ／Ｄ変換データ読出し時にその時実行されている変換
動作をキャンセルすると共に、新たなアナログ入力デー
タのホールド及びＡ／Ｄ変換を開始し、且つＡ／Ｄ変換
データの読出し中であるか否かを判定し、データ読出中
であるときには新たなアナログ入力データのホールド及
びＡ／Ｄ変換を中止し、データ読出中でないときには自
動的に新たなアナログ入力データのホールド及びＡ／Ｄ
変換を行うようにしたことを特徴とするホールド型アナ
ログ入力データの取込方式。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63107275A JPH0664517B2 (ja) | 1988-04-28 | 1988-04-28 | ホールド型アナログ入力データの取込方式 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63107275A JPH0664517B2 (ja) | 1988-04-28 | 1988-04-28 | ホールド型アナログ入力データの取込方式 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH01277925A JPH01277925A (ja) | 1989-11-08 |
| JPH0664517B2 true JPH0664517B2 (ja) | 1994-08-22 |
Family
ID=14454933
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63107275A Expired - Fee Related JPH0664517B2 (ja) | 1988-04-28 | 1988-04-28 | ホールド型アナログ入力データの取込方式 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0664517B2 (ja) |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2710460B2 (ja) * | 1990-08-29 | 1998-02-10 | 日本電気アイシーマイコンシステム株式会社 | Ａ／ｄ変換装置 |
| US7277040B2 (en) * | 2005-07-01 | 2007-10-02 | Dsp Group Inc. | Analog to digital converter with ping-pong architecture |
| WO2007020712A1 (ja) * | 2005-08-17 | 2007-02-22 | Test Research Laboratories Inc. | 信号出力回路 |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS63262716A (ja) * | 1987-04-20 | 1988-10-31 | Yokogawa Electric Corp | アナログ入力装置 |
-
1988
- 1988-04-28 JP JP63107275A patent/JPH0664517B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH01277925A (ja) | 1989-11-08 |
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Legal Events
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