JPS6129069Y2 - - Google Patents
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- JPS6129069Y2 JPS6129069Y2 JP8297681U JP8297681U JPS6129069Y2 JP S6129069 Y2 JPS6129069 Y2 JP S6129069Y2 JP 8297681 U JP8297681 U JP 8297681U JP 8297681 U JP8297681 U JP 8297681U JP S6129069 Y2 JPS6129069 Y2 JP S6129069Y2
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- Japan
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- circuit
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- 238000006243 chemical reaction Methods 0.000 claims description 36
- 238000010586 diagram Methods 0.000 description 2
- NINIDFKCEFEMDL-UHFFFAOYSA-N Sulfur Chemical compound [S] NINIDFKCEFEMDL-UHFFFAOYSA-N 0.000 description 1
- 230000008676 import Effects 0.000 description 1
- 229910052717 sulfur Inorganic materials 0.000 description 1
- 239000011593 sulfur Substances 0.000 description 1
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- Analogue/Digital Conversion (AREA)
Description
【考案の詳細な説明】
本考案は中央演算処理装置（以下CPUと略称
する）を用いた、データ収集システムにおける
Ａ／Ｄ変換回路に関するものである。
する）を用いた、データ収集システムにおける
Ａ／Ｄ変換回路に関するものである。
従来のＡ／Ｄ変換回路を第１図に示す。
先ず、ソフトウエアでCPU（図示省略）より
アナログデータのチヤンネルを指定するための信
号をロジツク回路４に出力し、ロジツク回路４か
ら出力される信号により、アナログスイツチ１が
切替わる。そして切替わることにより指定された
アナロデータは、アナログスイツチ１、サンプル
ホールド回路２を夫々介して、Ａ／Ｄ変換器３に
入力する。このとき、CPUより変換開始指令信
号をロジツク回路４を介してＡ／Ｄ変換器３に出
力することにより、Ａ／Ｄ変換器３はＡ／Ｄ変換
を開始し、変換を完了すると、完了信号をロジツ
ク回路４を介してCPUに出力し、CPUは変換し
たデータを入力する。このような動作をくり返え
し行うことにより、CPUはデイジタルデータを
入力するものである。
アナログデータのチヤンネルを指定するための信
号をロジツク回路４に出力し、ロジツク回路４か
ら出力される信号により、アナログスイツチ１が
切替わる。そして切替わることにより指定された
アナロデータは、アナログスイツチ１、サンプル
ホールド回路２を夫々介して、Ａ／Ｄ変換器３に
入力する。このとき、CPUより変換開始指令信
号をロジツク回路４を介してＡ／Ｄ変換器３に出
力することにより、Ａ／Ｄ変換器３はＡ／Ｄ変換
を開始し、変換を完了すると、完了信号をロジツ
ク回路４を介してCPUに出力し、CPUは変換し
たデータを入力する。このような動作をくり返え
し行うことにより、CPUはデイジタルデータを
入力するものである。
すなわち、このＡ／Ｄ変換回路を使用する場
合、CPUのソフトウエアは、アナログスイツ
チ１のチヤンネル指定をする。Ａ／Ｄ変換器３
への変換開始指令信号を出力する。完了信号を
入力後、変換データを入力する。という〜の
手順をくり返えして行なうため、〜の処理
中、他の処硫を行うことが出来なかつた。このこ
とは、アナログデータを入力するために、CPU
の専有率を高めるとともに、他の高速に処理をし
なければならない制御演算等に大きな影響を与え
ることになつた。
合、CPUのソフトウエアは、アナログスイツ
チ１のチヤンネル指定をする。Ａ／Ｄ変換器３
への変換開始指令信号を出力する。完了信号を
入力後、変換データを入力する。という〜の
手順をくり返えして行なうため、〜の処理
中、他の処硫を行うことが出来なかつた。このこ
とは、アナログデータを入力するために、CPU
の専有率を高めるとともに、他の高速に処理をし
なければならない制御演算等に大きな影響を与え
ることになつた。
本考案は上記事情に鑑みなされたもので、その
目的とするところは、CPUのソフトウエアがア
ナログ入力とするための数々の手順をふまなくア
ナログデータを取り込み、しかも必要な時に直ぐ
にアナログデータを使用出来るＡ／Ｄ変換回路を
提供しようというものである。
目的とするところは、CPUのソフトウエアがア
ナログ入力とするための数々の手順をふまなくア
ナログデータを取り込み、しかも必要な時に直ぐ
にアナログデータを使用出来るＡ／Ｄ変換回路を
提供しようというものである。
以下本考案を、第２図・第３図に基いて詳述す
る。第２図において、第１図と同一符号のもの
は、同一名称若しくは相当部分を示す。同図にお
いて、４１は制御回路で、CPU１０よりアドレ
スをアドレスバス１０１を通して入力するととも
に、バス１０２を通して読み込み信号を入力す
る。また制御回路４１は、制御回路４１で作成す
るチヤンネルアドレス信号ａ，ｂ，ｃをバス１０
３を通して、CPU１０とアナログスイツチ１と
アドレス切換え回路５と夫々出力する。このチヤ
ンネルアドレス信号ａ，ｂ，ｃはアナログチヤン
ネルが８個の場合、３bitの信号で表わされ、Ｏ
チヤンネルを指定する場合はａ，ｂ，ｃが（０，
０，０）（以下ａ，ｂ，ｃの信号をこのように示
す）となつて出力し、１チヤンネルの場合は
（０，０，１）というようにチヤンネルアドレス
信号を出力する。また、制御回路４１はＡ／Ｄ変
換開始信号ｈを通信線２０３，OR回路１１を介
してＡ／Ｄ変換器３に出力する。このＡ／Ｄ変換
開始信号ｈの他に、CPU１０よりＡ／Ｄ変換開
始を示すソフトウエアトリガ信号ｄよりも通信線
２０２，OR回路９を介しＡ／Ｄ変換器３に出力
する。
る。第２図において、第１図と同一符号のもの
は、同一名称若しくは相当部分を示す。同図にお
いて、４１は制御回路で、CPU１０よりアドレ
スをアドレスバス１０１を通して入力するととも
に、バス１０２を通して読み込み信号を入力す
る。また制御回路４１は、制御回路４１で作成す
るチヤンネルアドレス信号ａ，ｂ，ｃをバス１０
３を通して、CPU１０とアナログスイツチ１と
アドレス切換え回路５と夫々出力する。このチヤ
ンネルアドレス信号ａ，ｂ，ｃはアナログチヤン
ネルが８個の場合、３bitの信号で表わされ、Ｏ
チヤンネルを指定する場合はａ，ｂ，ｃが（０，
０，０）（以下ａ，ｂ，ｃの信号をこのように示
す）となつて出力し、１チヤンネルの場合は
（０，０，１）というようにチヤンネルアドレス
信号を出力する。また、制御回路４１はＡ／Ｄ変
換開始信号ｈを通信線２０３，OR回路１１を介
してＡ／Ｄ変換器３に出力する。このＡ／Ｄ変換
開始信号ｈの他に、CPU１０よりＡ／Ｄ変換開
始を示すソフトウエアトリガ信号ｄよりも通信線
２０２，OR回路９を介しＡ／Ｄ変換器３に出力
する。
Ａ／Ｄ変換器３から、Ａ／Ｄ変換中の信号ｅを
通信線２０１を通して入力する。このＡ／Ｄ変換
中の信号ｅは、サンプルホールド回路２にも出力
され、サンプルホールド回路２はＡ／Ｄ変換器３
がＡ／Ｄ変換中アナログデータをホールドしてい
る。そして制御回路４１はＡ／Ｄ変換終了後、
WRITE信号ｆを通信線２０５を通してRAM６に
出力して、Ａ／Ｄ変換データをアドレス切換え回
路５より入力したアドレスを基にRAM６に書き
込む。この場合、アドレス切換え回路５はバス１
０３のアドレスをRAM６に出力している。ま
た、制御回路４１はCPU１０がアナログデータ
を入力する場合、バス１０２を通して読み込み信
号を入力することにより、アドレス切換え信号ｉ
を通信線２０４を通してアドレス切換え回路５に
出力してアドレスを切換えさせるとともに、各
READ信号ｊ，ｋを通信線２０６，２０７を通し
て夫々のバツフア回路７，８に出力する。この各
バツフア回路７，８はRAM６のデータをデータ
バス１０４に出力するゲート回路である。また制
御回路４１は、CPU１０にデータ書き込み中を
知らせるために、READY信号ｇをAND回路１２
に出力する一方、各通信線２０６，２０７から分
岐した各READ信号ｊ，ｋもOR回路１０を介し
てAND回路１１に入力し、このAND条件の出力
により、CPU１０WAIT状態となる。また、制御
回路４１は、全チヤンネルのＡ／Ｄ変換を終了す
ると、終了信号ｘを通信線２０８を通してCPU
１０に出力する。第３図は、第２図のタイミング
を示したタイムチヤート図で、イはCPUのクロ
ツク信号、ロは制御回路４１からバス１０３に出
力するチヤンネルアドレス信号ａ、ハはチヤンネ
ルアドレス信号ｂ、ニはチヤンネルアドレス信号
ｃ、ホはソフトウエアトリガ信号ｄ、ヘはＡ／Ｄ
変換中信号ｅ、トはWRITE信号ｆ、チは
READY信号ｇ、リはＡ／Ｄ変換開始信号ｈを
夫々示している。
通信線２０１を通して入力する。このＡ／Ｄ変換
中の信号ｅは、サンプルホールド回路２にも出力
され、サンプルホールド回路２はＡ／Ｄ変換器３
がＡ／Ｄ変換中アナログデータをホールドしてい
る。そして制御回路４１はＡ／Ｄ変換終了後、
WRITE信号ｆを通信線２０５を通してRAM６に
出力して、Ａ／Ｄ変換データをアドレス切換え回
路５より入力したアドレスを基にRAM６に書き
込む。この場合、アドレス切換え回路５はバス１
０３のアドレスをRAM６に出力している。ま
た、制御回路４１はCPU１０がアナログデータ
を入力する場合、バス１０２を通して読み込み信
号を入力することにより、アドレス切換え信号ｉ
を通信線２０４を通してアドレス切換え回路５に
出力してアドレスを切換えさせるとともに、各
READ信号ｊ，ｋを通信線２０６，２０７を通し
て夫々のバツフア回路７，８に出力する。この各
バツフア回路７，８はRAM６のデータをデータ
バス１０４に出力するゲート回路である。また制
御回路４１は、CPU１０にデータ書き込み中を
知らせるために、READY信号ｇをAND回路１２
に出力する一方、各通信線２０６，２０７から分
岐した各READ信号ｊ，ｋもOR回路１０を介し
てAND回路１１に入力し、このAND条件の出力
により、CPU１０WAIT状態となる。また、制御
回路４１は、全チヤンネルのＡ／Ｄ変換を終了す
ると、終了信号ｘを通信線２０８を通してCPU
１０に出力する。第３図は、第２図のタイミング
を示したタイムチヤート図で、イはCPUのクロ
ツク信号、ロは制御回路４１からバス１０３に出
力するチヤンネルアドレス信号ａ、ハはチヤンネ
ルアドレス信号ｂ、ニはチヤンネルアドレス信号
ｃ、ホはソフトウエアトリガ信号ｄ、ヘはＡ／Ｄ
変換中信号ｅ、トはWRITE信号ｆ、チは
READY信号ｇ、リはＡ／Ｄ変換開始信号ｈを
夫々示している。
以上のように構成されたものにおいて、次に動
作を説明する。
作を説明する。
今、制御回路４１からチヤンネルアドレス信号
ａ、ｂ，ｃ（０，０，０）がバス１０３を通して
CPU１０、アナログスイツチ１、アドレス切換
回路５に夫々出力される。そして第３図のホに示
すように、時刻t0でCPU１０よりソフトウエアト
リガ信号ｄを、通信線２０２，OR回路１１を介
してＡ／Ｄ変換器３に出力する。するとＡ／Ｄ変
換器３はアナログスイツチ１、サンプルホールド
回路２を介してチヤンネル０のアナログ信号を入
力して、第３図のヘに示すように時刻t0〜t1の間
Ａ／Ｄ変換を行う。時刻t1でＡ／Ｄ変換が終了す
ると制御回路４１は、第３図チに示すように時刻
t2でＡ／Ｄ変換したデータをRAM６に書き込む
ことをCPU１０に検知させるために、READY信
号ｇをAND回路２１に出力するとともに、制御
回路４１は第３図のトに示すように時刻t3で、
WRITE信号ｆをRAM６に出力して、Ａ／Ｄ変換
したデータを時刻t3〜t4の間で、アドレス切換回
路５から入力したアドレスに基いてRAM６に書
き込む。書き込みが終了すると、制御回路４１は
第３図チに示すように時刻t5でREADY信号ｇを
OFFにするとともに、チヤンネルアドレス信号
ａ，ｂ，ｃを１インクリメントした（０，０，
１）を、CPU１０、アナログスイツチ１、アド
レス切換え回路５に夫々出力する。そして制御回
路４１は、第３図のリに示すように時刻t5〜t6ま
での時間Ｔだけ待つて、時刻t6にＡ／Ｄ変換開始
信号ｈを、OR開路１１を介してＡ／Ｄ変換器３
に出力し、チヤンネル１を選択する。この時間Ｔ
だけ待つことの理由は、アナログスイツチ１のタ
ーンオンタイム、ターオフタイム及びサンプルホ
ールド回路のスルーレートを考慮するためであ
る。Ａ／Ｄ変換器３がＡ／Ｄ変換開始信号ｈを入
力した後の処理は前述のチヤンネル０のデータ入
力の場合と同様である。
ａ、ｂ，ｃ（０，０，０）がバス１０３を通して
CPU１０、アナログスイツチ１、アドレス切換
回路５に夫々出力される。そして第３図のホに示
すように、時刻t0でCPU１０よりソフトウエアト
リガ信号ｄを、通信線２０２，OR回路１１を介
してＡ／Ｄ変換器３に出力する。するとＡ／Ｄ変
換器３はアナログスイツチ１、サンプルホールド
回路２を介してチヤンネル０のアナログ信号を入
力して、第３図のヘに示すように時刻t0〜t1の間
Ａ／Ｄ変換を行う。時刻t1でＡ／Ｄ変換が終了す
ると制御回路４１は、第３図チに示すように時刻
t2でＡ／Ｄ変換したデータをRAM６に書き込む
ことをCPU１０に検知させるために、READY信
号ｇをAND回路２１に出力するとともに、制御
回路４１は第３図のトに示すように時刻t3で、
WRITE信号ｆをRAM６に出力して、Ａ／Ｄ変換
したデータを時刻t3〜t4の間で、アドレス切換回
路５から入力したアドレスに基いてRAM６に書
き込む。書き込みが終了すると、制御回路４１は
第３図チに示すように時刻t5でREADY信号ｇを
OFFにするとともに、チヤンネルアドレス信号
ａ，ｂ，ｃを１インクリメントした（０，０，
１）を、CPU１０、アナログスイツチ１、アド
レス切換え回路５に夫々出力する。そして制御回
路４１は、第３図のリに示すように時刻t5〜t6ま
での時間Ｔだけ待つて、時刻t6にＡ／Ｄ変換開始
信号ｈを、OR開路１１を介してＡ／Ｄ変換器３
に出力し、チヤンネル１を選択する。この時間Ｔ
だけ待つことの理由は、アナログスイツチ１のタ
ーンオンタイム、ターオフタイム及びサンプルホ
ールド回路のスルーレートを考慮するためであ
る。Ａ／Ｄ変換器３がＡ／Ｄ変換開始信号ｈを入
力した後の処理は前述のチヤンネル０のデータ入
力の場合と同様である。
このようにして、全チヤンネルのデータを
RAM６に入力し終ると、制御回路４１はCPU１
０に終了信号ｘを出力する。CPU１０は、この
終了信号ｘを検知してアドレスバス１０１を通し
て、アドレスを制御回路４１及びアドレス切換え
回路５に夫々出力し、また、バス１０２を通して
読み込み信号を制御回路４１に出力する。制御回
路４１は、この読み込み信号によりアドレス切換
え信号ｉを通信線２０４を通してアドレス切換え
回路５に出力する。このアドレス切換え回路５は
バネ１０１から入力したアドレスをRAM６に出
力する。そして制御回路４１は各通信線２０６，
２０７を通して各READ信号ｊ，ｋを各バツフア
回路７，８に夫々出力して、ゲートを開いて
RAM６のデータをデータバス１０４を介して
CPU１０に出力する。
RAM６に入力し終ると、制御回路４１はCPU１
０に終了信号ｘを出力する。CPU１０は、この
終了信号ｘを検知してアドレスバス１０１を通し
て、アドレスを制御回路４１及びアドレス切換え
回路５に夫々出力し、また、バス１０２を通して
読み込み信号を制御回路４１に出力する。制御回
路４１は、この読み込み信号によりアドレス切換
え信号ｉを通信線２０４を通してアドレス切換え
回路５に出力する。このアドレス切換え回路５は
バネ１０１から入力したアドレスをRAM６に出
力する。そして制御回路４１は各通信線２０６，
２０７を通して各READ信号ｊ，ｋを各バツフア
回路７，８に夫々出力して、ゲートを開いて
RAM６のデータをデータバス１０４を介して
CPU１０に出力する。
このように、CPU１０がアナログデータを入
力する場合に、Ａ／Ｄ変換が終了した後には、容
易に取り込める。またＡ／Ｄ変換中の場合でも
Ａ／Ｄ変換回路が、何チヤンネルをＡ／Ｄ変換中
かをCPU１０が知ることにより容易に取り込め
る。例えばＡ／Ｄ変換回路が、４チヤンネルのデ
ータを変換中であれば、０〜３チヤンネルのデー
タは自由に取り込める。またＡ／Ｄ変換回路が
RAM６にデータを書き込む場合はCPU１０は
WAIT状態となる。
力する場合に、Ａ／Ｄ変換が終了した後には、容
易に取り込める。またＡ／Ｄ変換中の場合でも
Ａ／Ｄ変換回路が、何チヤンネルをＡ／Ｄ変換中
かをCPU１０が知ることにより容易に取り込め
る。例えばＡ／Ｄ変換回路が、４チヤンネルのデ
ータを変換中であれば、０〜３チヤンネルのデー
タは自由に取り込める。またＡ／Ｄ変換回路が
RAM６にデータを書き込む場合はCPU１０は
WAIT状態となる。
また、全チヤンネルのＡ／Ｄ変換終了後ソフト
ウエアトリガ信号ｄを出力するが、制御回路４１
から自動的に出力してもかまわず、このＡ／Ｄ変
換回路を使用するシステムに合つたものを選択す
ることができることは当然である。
ウエアトリガ信号ｄを出力するが、制御回路４１
から自動的に出力してもかまわず、このＡ／Ｄ変
換回路を使用するシステムに合つたものを選択す
ることができることは当然である。
以上のように本考案はCPUよりソフトウエア
トリガ信号を与えるだけで自動的にＡ／Ｄ変換を
行ない、Ａ／Ｄ変換したデータをRAMに書き込
むようにしたものであるから、CPUはＡ／Ｄ変
換している間待つことがなく、別の処理を施こ
し、必要なときにＡ／Ｄ変換したデータを入力す
ることができる。また、Ａ／Ｄ変換中でもＡ／Ｄ
変換しているチヤンネルNo.を知ることにより、急
いで入力しなければならないデータも、すみやか
に、迅速に入力することができる等の優れた利点
を有するものである。
トリガ信号を与えるだけで自動的にＡ／Ｄ変換を
行ない、Ａ／Ｄ変換したデータをRAMに書き込
むようにしたものであるから、CPUはＡ／Ｄ変
換している間待つことがなく、別の処理を施こ
し、必要なときにＡ／Ｄ変換したデータを入力す
ることができる。また、Ａ／Ｄ変換中でもＡ／Ｄ
変換しているチヤンネルNo.を知ることにより、急
いで入力しなければならないデータも、すみやか
に、迅速に入力することができる等の優れた利点
を有するものである。
第１図は従来のＡ／Ｄ変換回路を示した構成
図、第２図は本考案の一実施例を示した構成図、
第３図は本考案を説明するためのタイムチヤート
図である。 １はアナログスイツチ、２はサンプルホールド
回路、３はＡ／Ｄ変換器、４はロジツク回路、４
１は制御回路、５はアドレス切換え回路、６は
RAM、７，８はバツフア回路、１０はCPU、１
１，１３はOR回路、１２はAND回路。
図、第２図は本考案の一実施例を示した構成図、
第３図は本考案を説明するためのタイムチヤート
図である。 １はアナログスイツチ、２はサンプルホールド
回路、３はＡ／Ｄ変換器、４はロジツク回路、４
１は制御回路、５はアドレス切換え回路、６は
RAM、７，８はバツフア回路、１０はCPU、１
１，１３はOR回路、１２はAND回路。
Claims (1)
- アナログ信号を、アナログスイツチとサンプル
ホールド回路とを介してＡ／Ｄ変換器に入力し、
中央演算処理装置からのアドレス信号によりこの
アナログ信号をＡ／Ｄ変換し、変換データを中央
演算処理装置に入力するものおいて、前記中央演
算処理装置からのソフトウエアトリガにてＡ／Ｄ
変換を開始するＡ／Ｄ変換器からの変換データを
書き込むRAMと、このRAMのデータをデータバ
スを通して中央演算処理装置に出力するバツフア
回路と、チヤンネルアドレスを、中央演算処理装
置とアナログスイツチ及びアドレス切換え回路と
に夫々出力して次のチヤンネルＡ／Ｄ変換開始信
号をＡ／Ｄ変換器に出力し、Ａ／Ｄ変換終了後
WRITE信号をRAMに出力し、かつ、中央演算処
理装置からの読み込み信号によりアドレス切換え
信号をアドレス切換え回路に出力し、READ信号
をバツフア回路に出力する制御回路とを備えたこ
とを特徴とするＡ／Ｄ変換器。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8297681U JPS6129069Y2 (ja) | 1981-06-05 | 1981-06-05 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP8297681U JPS6129069Y2 (ja) | 1981-06-05 | 1981-06-05 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS57195237U JPS57195237U (ja) | 1982-12-10 |
| JPS6129069Y2 true JPS6129069Y2 (ja) | 1986-08-28 |
Family
ID=29878427
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP8297681U Expired JPS6129069Y2 (ja) | 1981-06-05 | 1981-06-05 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS6129069Y2 (ja) |
-
1981
- 1981-06-05 JP JP8297681U patent/JPS6129069Y2/ja not_active Expired
Also Published As
| Publication number | Publication date |
|---|---|
| JPS57195237U (ja) | 1982-12-10 |
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